JP2007096036A - 昇圧回路 - Google Patents

Abstract

【課題】レイアウトの小面積化を実現する標準ＣＭＯＳプロセスのＬＳＩに混載可能な昇圧回路を提供する。
【解決手段】各段がＭＯＳトランジスタ（Ｍ０４、Ｍ１４、Ｍ２４、Ｍ３４）と、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタ（Ｃ１４、Ｃ２４ａ、Ｃ２４ｂ、Ｃ３４ａ、Ｃ３４ｂ、Ｃ３４ｃ）とからなり、前記ＭＯＳトランジスタが縦列接続されることによって各段が接続され、各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続される。バックバイアス効果が抑制され、かつレイアウト面積を縮小することができる。また、後段の昇圧キャパシタを複数の直列キャパシタで構成することにより、各キャパシタの耐圧劣化を抑制することができる。
【選択図】図８

Description

本発明は、シリコン基板上に形成される昇圧回路に関し、更に詳しくは標準ＣＭＯＳプロセスのＬＳＩに混載可能な昇圧回路に関するものである。

シリコン基板上に形成可能なコッククロフト・ウォルトン（Cockcroft-Walton）型の昇圧回路が、１９７６年の論文に掲載された。これは、ドレインとゲートとを接続した駆動ＭＯＳトランジスタと、キャパシタとで各段の昇圧セルを構成し、２相のクロック信号に応じて順次次段の昇圧セルに前段の電圧を重畳してゆき、最終段の昇圧セルで所望の電圧を得るものである（非特許文献１参照）。

上記コッククロフト・ウォルトン型の昇圧回路では、昇圧電位が大きくなるにつれ、バックバイアス効果の影響が大きくなり、駆動トランジスタの閾値電圧が上昇し、それゆえ昇圧効率が低下するという問題があった。

そこで、ある従来技術によれば、バックバイアス効果の影響を小さくするため、Ｐ型シリコン基板上において各駆動ＰＭＯＳトランジスタを形成するＮ型ウェル領域を互いに電気的に分離し、かつ各段にて基板電位を各駆動ＰＭＯＳトランジスタのソース電位に固定することとした（特許文献１参照）。

他の従来技術によれば、Ｐ型シリコン基板上にトリプルウェル構造を採用し、バックバイアス効果の影響を小さくするため、各駆動ＮＭＯＳトランジスタを形成するＰ型ウェル領域を互いに電気的に分離し、かつ各段にて基板電位を各駆動ＮＭＯＳトランジスタのドレイン電位に固定することとした。また、４相クロック信号タイプの昇圧回路も紹介されている（特許文献２参照）。
J. F. Dickson, "On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique," IEEE J. Solid-State Circuits, Vol. SC-11, No. 3, pp. 374-378, June 1976. 特開平７−２９８６０７号公報 特開平１１−２８３３９２号公報

さて、フラッシュメモリ、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、信号の書き込みや消去時に電源電圧よりも高い電圧を必要とする。フラッシュメモリの場合、昇圧回路には高バイアス対策用の高耐圧トランジスタを専用プロセスで用いることができる。ところが、先端標準ＣＭＯＳプロセスのＬＳＩに昇圧回路を搭載する際、専用プロセスの高耐圧トランジスタを用いることができない。したがって、昇圧回路のキャパシタを１つのＭＯＳトランジスタで構成すると、ゲートと基板との間に高電圧が印加され、経時絶縁破壊（Time Dependent Dielectric Breakdown：ＴＤＤＢ）によりキャパシタの耐圧が保証できない等の問題が生じ、先端標準ＣＭＯＳプロセスのＬＳＩに昇圧回路を搭載することが難しい。

また、上記のようにバックバイアス効果の対策として各駆動ＭＯＳトランジスタを形成するウェル領域を互いに電気的に分離することとすると、各段間で分離層が必要となるため、昇圧回路のレイアウト面積が増加する等の問題が生じる。

本発明によれば、各段がＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタとからなり、前記ＭＯＳトランジスタが縦列接続されることによって各段が接続されており、各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続されていることを特徴とする昇圧回路が提供される。

上記構成の昇圧回路によれば、少なくとも１組の隣接する駆動ＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続されているため、バックバイアス効果が抑制され、昇圧効率の低下を抑制することができる。しかも、少なくとも１組の隣接するＭＯＳトランジスタの基板が共通であることにより基板分離領域を削減することができ、レイアウト面積を縮小することができる。

また、本発明によれば、昇圧回路の各段にてキャパシタを直列接続することで、各キャパシタの両端に印加される電圧を分圧し、キャパシタの耐圧劣化を抑制することができるため、先端標準ＣＭＯＳプロセスのＬＳＩに昇圧回路を搭載することができる。

請求項１、２に記載の発明は、各段がＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタとからなり、前記ＭＯＳトランジスタが縦列接続されることによって各段が接続されており、各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続されていることを特徴とする昇圧回路であって、ＭＯＳトランジスタのバックバイアス効果を緩和し、昇圧効率の劣化を抑制し、かつレイアウト面積を縮小することができるという効果を有する。

請求項３に記載の発明は前記ＭＯＳトランジスタがＮ型ウェル領域に形成されたＰＭＯＳトランジスタであることを特徴とする請求項１に記載の昇圧回路であり、請求項４に記載の発明は前記ＭＯＳトランジスタがＰ型ウェル領域に形成されたＮＭＯＳトランジスタであることを特徴とする請求項１に記載の昇圧回路であって、駆動ＭＯＳトランジスタをウェル上に形成することで、駆動ＭＯＳトランジスタの基板を隣接する駆動ＭＯＳトランジスタで共通にすることが可能となり、ＭＯＳトランジスタのバックバイアス効果を緩和し、昇圧効率の劣化を抑制し、かつレイアウト面積を縮小することができるという効果を有する。

請求項５に記載の発明は、少なくとも１つの段のキャパシタは複数の直列接続されたキャパシタからなることを特徴とする請求項１に記載の昇圧回路であって、各キャパシタの両端に印加される電圧を分圧し、キャパシタの耐圧劣化を抑制できるという効果を有する。

請求項６に記載の発明は、各段がＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタとからなり、少なくとも１つの段のキャパシタは複数の直列接続されたキャパシタからなることを特徴とする昇圧回路であって、各キャパシタの両端に印加される電圧を分圧し、キャパシタの耐圧劣化を抑制できるという効果を有する。

請求項７に記載の発明は前記キャパシタがＮ型のデプレッション（Depletion）ＭＯＳトランジスタで構成されたことを特徴とする請求項６に記載の昇圧回路であり、請求項８に記載の発明は前記キャパシタがＰＭＯＳトランジスタで構成されたことを特徴とする請求項６に記載の昇圧回路であって、ウェル分離が可能なのでキャパシタを複数直列接続することが可能であり、キャパシタの耐圧劣化を抑制できるという効果を有する。

請求項９に記載の発明は、各段がＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセスで製造するＭＯＳトランジスタで構成されたことを特徴とする請求項１又は６に記載の昇圧回路であって、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な昇圧回路を実現するという効果を有する。

以下、本発明の実施形態について図面を用いながら説明する。

図１は、本発明の実施形態１における昇圧回路の構成を示す回路図である。図２は、本発明の実施形態１における昇圧回路の素子構造を示す断面図である。１〜４はゲート、５、６はＮ型ウェル領域、７はＰ型シリコン基板である。図２に示されるように、Ｎ型ウェル領域上に形成されたＰＭＯＳトランジスタを利用して昇圧回路を構成している。２相クロック信号タイプの昇圧回路であり、キャパシタＣｐ（Ｃ１１、Ｃ２１、Ｃ３１）と駆動トランジスタＭ（Ｍ０１、Ｍ１１、Ｍ２１、Ｍ３１）とで構成され、それを駆動するためのクロック信号ＣＬＫＡとそのＣＬＫＡを反転した反転クロック信号ＣＬＫＢとがキャパシタの一端に印加される。ここでは、駆動トランジスタはＰＭＯＳトランジスタ（Ｍ０１、Ｍ１１、Ｍ２１、Ｍ３１）の４つ、キャパシタ（Ｃ１１、Ｃ２１、Ｃ３１）が３段の場合を示している。駆動トランジスタＭ０１、Ｍ１１、Ｍ２１、Ｍ３１を直列に接続し、そのトランジスタ間の拡散層に昇圧用のキャパシタＣｐの一端を接続し、その他端にクロック信号が印加される。クロック信号は図３に示すＣＬＫＡとＣＬＫＢの２相の組み合わせで印加される。駆動トランジスタ（Ｍ０１、Ｍ１１、Ｍ２１、Ｍ３１）はドレインとゲートとを接続したＭＯＳ構成である。この昇圧回路では、クロック信号ＣＬＫＡとＣＬＫＢとに応じて順次次段の昇圧セルに前段の電圧を重畳して昇圧され、最終段の昇圧セルで所望の電圧を得ることができる。

次に昇圧電圧について述べる。図１において駆動トランジスタ（Ｍ０１、Ｍ１１、Ｍ２１、Ｍ３１）の閾値電圧をそれぞれＶｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３とする。電源電圧をＶＤＤとし、キャパシタに印加するクロック信号の電圧振幅をＶＤＤとする。昇圧動作に入ると、ノードＶ１１には（ＶＤＤ−Ｖｔ０＋ＶＤＤ）の電位が、ノードＶ２１には（ＶＤＤ−Ｖｔ０＋ＶＤＤ−Ｖｔ１＋ＶＤＤ）の電位が、ノードＶ３１には（ＶＤＤ−Ｖｔ０＋ＶＤＤ−Ｖｔ１＋ＶＤＤ−Ｖｔ２＋ＶＤＤ）の電位が与えられ、最終駆動トランジスタＭ３１のドレイン電位である昇圧電圧ＶＰＰ１は、
ＶＰＰ１＝（ＶＤＤ−Ｖｔ０）＋ＶＤＤ×３−（Ｖｔ１＋Ｖｔ２＋Ｖｔ３）
の電位まで昇圧される。

駆動トランジスタがｎ段の場合、ｎ段目の駆動トランジスタのドレイン電位である昇圧電圧ＶＰＰ１は、
ＶＰＰ１＝（ＶＤＤ−Ｖｔ０）＋ＶＤＤ×ｎ
−（Ｖｔ１＋Ｖｔ２＋Ｖｔ３＋・・・＋Ｖｔｎ）
の電位まで昇圧される。

図６ｘは、従来技術２の昇圧回路（キャパシタをＮ型のデプレッションＭＯＳ（ＤＭＯＳ）で構成した場合）のレイアウト図を示す。

図４は、本発明の実施形態１における図１の昇圧回路においてキャパシタをＮ型のデプレッションＭＯＳ（ＤＭＯＳ）で構成した場合のレイアウト図である。ここで、１１は駆動ＰＭＯＳトランジスタのウェル電位を与えるウェルコンタクト領域、１２はＮ型ＤＭＯＳのキャパシタ、１３は駆動ＰＭＯＳトランジスタである。本発明の昇圧回路では、駆動ＰＭＯＳトランジスタＭ０１とＭ１１、Ｍ２１とＭ３１のウェルコンタクト領域を共通化することができるのでレイアウト面積を縮小することができる。

以上のとおり、本発明の実施形態１における昇圧回路は、各段がＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタとからなり、前記ＰＭＯＳトランジスタが縦列接続されることによって各段が接続されており、各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＰＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続されているため、昇圧電位が大きくなってもバックバイアス効果の影響を小さくし、駆動トランジスタの閾値電圧上昇を抑制することができる。したがって、図１に示される本発明の昇圧回路は昇圧効率が劣化しない。また、この昇圧回路は少なくとも１組の隣接するＰＭＯＳトランジスタの基板が共通であることにより基板分離領域（ウェル分離）を削減することができるので、レイアウト面積を縮小することができる。

図５は、本発明の実施形態２における昇圧回路の構成を示す回路図である。図６は、本発明の実施形態２における昇圧回路の素子構造を示す断面図である。ここで、１４、１５、１６、１７はゲート、１８、２０はＰ型ウェル領域、１９、２１はＮ型ウェル領域、２２はＰ型シリコン基板である。図６に示されるように、トリプルウェル（Ｎ型ウェル上のＰ型ウェル）上に形成されたＮＭＯＳトランジスタを利用して昇圧回路を構成している。本発明の昇圧回路において、駆動ＭＯＳトランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）にＮＭＯＳを用いる場合には、トリプルウェルプロセスが必要となる。２相クロック信号タイプの昇圧回路であり、キャパシタＣｐ（Ｃ１２、Ｃ２２、Ｃ３２）と駆動トランジスタＭ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）とで構成され、それを駆動するためのクロック信号ＣＬＫＡとそのＣＬＫＡを反転した反転クロック信号ＣＬＫＢとがキャパシタの一端に印加される。ここでは、駆動トランジスタがＭ０２、Ｍ１２、Ｍ２２、Ｍ３２の４つ、キャパシタが３段の場合を示している。駆動トランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）を直列に接続し、そのトランジスタ間の拡散層に昇圧用のキャパシタＣｐの一端を接続し、その他端にクロック信号が印加される。図３に示されるように、クロック信号はＣＬＫＡとＣＬＫＢの２相の組み合わせで印加される。駆動トランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）はドレインとゲートとを接続したＭＯＳ構成である。

この昇圧回路では、クロック信号ＣＬＫＡとＣＬＫＢに応じて順次次段の昇圧セルに前段の電圧を重畳して昇圧され、ｎ段目の昇圧セルで所望の電圧を得ることができる。

図１に示される実施形態１の昇圧回路と同じ構成であり、各段がＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのソースに一端が接続されたキャパシタとからなり、前記ＮＭＯＳトランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）が縦列接続されることによって各段が接続されており、各段における前記ＮＭＯＳトランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）のゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＮＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続されているため、昇圧電位が大きくなってもバックバイアス効果の影響を小さくし、駆動ＮＭＯＳトランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）の閾値電圧の上昇を抑制することができる。したがって、図５に示される本発明の実施形態２における昇圧回路は昇圧効率が劣化しない。また、この昇圧回路は少なくとも１組の隣接するＮＭＯＳトランジスタ（Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２）の基板が共通であることにより基板分離領域を削減することができるので、レイアウト面積を縮小することができる。

図７は、本発明の実施形態３における昇圧回路の構成を示す回路図である。各段がＰＭＯＳトランジスタ（Ｍ０３、Ｍ１３、Ｍ２３、Ｍ３３）と、前記ＰＭＯＳトランジスタ（Ｍ０３、Ｍ１３、Ｍ２３、Ｍ３３）のドレイン又はソースの一方に一端が接続されたキャパシタとからなり、１段目のキャパシタＣ１３は１つ、２段目のキャパシタは２つのキャパシタＣ２３ａ、Ｃ２３ｂの直列接続、３段目のキャパシタは３つのキャパシタＣ３３ａ、Ｃ３３ｂ、Ｃ３３ｃの直列接続により構成されることを特徴とする昇圧回路である。

上述したように、昇圧動作に入ると、ノードＶ１３には（ＶＤＤ−Ｖｔ０＋ＶＤＤ）の電位が、ノードＶ２３には（ＶＤＤ−Ｖｔ０＋ＶＤＤ−Ｖｔ１＋ＶＤＤ）の電位が与えられる。ノードＶ３３には（ＶＤＤ−Ｖｔ０＋ＶＤＤ−Ｖｔ１＋ＶＤＤ−Ｖｔ２＋ＶＤＤ）の電位が与えられる。後段のノードほど高電圧になるため、ここでは１段目のキャパシタＣ１３は１つ、２段目のキャパシタは２つのキャパシタＣ２３ａ、Ｃ２３ｂの直列接続、３段目のキャパシタは３つのキャパシタＣ３３ａ、Ｃ３３ｂ、Ｃ３３ｃの直列接続により、各キャパシタの両端に印加される電圧を分圧し、キャパシタの耐圧を抑制することができる。各段におけるキャパシタの直列接続数は、各段のノードに印加される最大電圧及びキャパシタのＴＤＤＢ特性等を考慮して決める。以上のようなキャパシタ構成にすることで、先端ＣＭＯＳ標準プロセスで追加のマスク無くキャパシタの耐圧劣化を抑制し、昇圧回路を搭載することが可能になる。

図８は、本発明の実施形態４における昇圧回路の構成を示す回路図である。この昇圧回路のキャパシタ（Ｃ１４、Ｃ２４ａ、Ｃ２４ｂ、Ｃ３４ａ、Ｃ３４ｂ、Ｃ３４ｃ）はＮ型のＤＭＯＳキャパシタで構成され、１段目はＮ型ＤＭＯＳキャパシタＣ１４、２段目はＮ型ＤＭＯＳキャパシタＣ２４ａ及びＣ２４ｂ、３段目はＮ型ＤＭＯＳキャパシタＣ３４ａ、Ｃ３４ｂ及びＣ３４ｃからなる。キャパシタにＮ型ＤＭＯＳキャパシタを用いる場合、図８に示されるようにＮ型ＤＭＯＳキャパシタのゲートを高電圧側であるＶ１４、Ｖ２４、Ｖ３４に、Ｎ型ウェルを低電圧側（ＣＬＫＡ、ＣＬＫＢ）に接続することで安定したチャネル反転容量が得られる。

図９は、本発明の実施形態４における昇圧回路に用いるＮ型ＤＭＯＳキャパシタの断面図である。２３はＮ型ＤＭＯＳキャパシタのゲート端子、２４はＮ型ＤＭＯＳキャパシタのＮ型ウェル（拡散層）端子、２５はＮ型ウェル領域、２６はＰ型シリコン基板である。

図１０は、Ｎ型ＤＭＯＳキャパシタを用いた本発明の実施形態４における昇圧回路のレイアウト図である。ここに、３０はウェルコンタクト領域、３１はキャパシタ、３２は駆動ＭＯＳトランジスタである。昇圧キャパシタの値は１ｐＦで、図８においてＣ１４は１ｐＦ、Ｃ２４ａとＣ２４ｂは２ｐＦ、Ｃ３４ａとＣ３４ｂとＣ３４ｃは３ｐＦである。図８に示される本発明の昇圧回路では駆動ＰＭＯＳトランジスタ（Ｍ０４、Ｍ１４、Ｍ２４、Ｍ３４）のウェルが共通に接続されているため、ウェル分離領域を削減することができるので、昇圧回路のレイアウト面積を縮小することができる。

図１１は、本発明の実施形態５における昇圧回路の構成を示す回路図である。この昇圧回路のキャパシタはＰＭＯＳキャパシタ（Ｃ１５、Ｃ２５ａ、Ｃ２５ｂ、Ｃ３５ａ、Ｃ３５ｂ、Ｃ３５ｃ）で構成され、１段目はＰＭＯＳキャパシタＣ１５、２段目はＰＭＯＳキャパシタＣ２５ａ及びＣ２５ｂ、３段目はＰＭＯＳキャパシタＣ３５ａ、Ｃ３５ｂ及びＣ３５ｃからなる。昇圧キャパシタにＰＭＯＳキャパシタを用いる場合、図１１に示されるようにＰＭＯＳキャパシタのゲートを低電圧側（ＣＬＫＡ、ＣＬＫＢ）に、Ｎ型ウェルを高電圧側（Ｖ１５、Ｖ２５、Ｖ３５）に接続することで安定したチャネル反転容量が得られる。

なお、上記各実施形態において、ＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセスで製造するＭＯＳトランジスタで各段を構成すれば、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な昇圧回路を実現できる。

本発明に係る昇圧回路は、標準ＣＭＯＳプロセスのＬＳＩにおける不揮発性メモリの内蔵昇圧回路として有用である。

本発明の実施形態１における昇圧回路の構成を示す回路図である。 本発明の実施形態１における昇圧回路の素子構造を示す断面図である。 本発明の実施形態１における昇圧回路のクロック信号タイミングを示す図である。 本発明の実施形態１における昇圧回路（Ｎ型ＤＭＯＳキャパシタ）のレイアウト図である。 本発明の実施形態２における昇圧回路の構成を示す回路図である。 本発明の実施形態２における昇圧回路の素子構造を示す断面図である。 本発明の実施形態３における昇圧回路の構成を示す回路図である。 本発明の実施形態４における昇圧回路の構成を示す回路図である。 本発明の実施形態４における昇圧回路のＮ型ＤＭＯＳキャパシタの断面図である。 本発明の実施形態４における昇圧回路（Ｎ型ＤＭＯＳキャパシタ）のレイアウト図である。 本発明の実施形態５における昇圧回路の構成を示す回路図である。

符号の説明

１、２、３、４、１４、１５、１６、１７ ゲート
５、６、１９、２１、２５ Ｎ型ウェル領域
７、２２、２６ Ｐ型シリコン基板
１１、３０ ウェルコンタクト領域
１２、３１ キャパシタ領域
１３、３２ ＭＯＳトランジスタ
１８、２０ Ｐ型ウェル領域
２３ Ｎ型ＤＭＯＳキャパシタのゲート端子
２４ Ｎ型ＤＭＯＳキャパシタのＮ型ウェル（拡散層）端子
Ｃ１１、Ｃ２１、Ｃ３１ キャパシタ
Ｃ１２、Ｃ２２、Ｃ３２ キャパシタ
Ｃ１３、Ｃ２３ａ、Ｃ２３ｂ、Ｃ３３ａ、Ｃ３３ｂ、Ｃ３３ｃ キャパシタ
Ｃ１４、Ｃ２４ａ、Ｃ２４ｂ、Ｃ３４ａ、Ｃ３４ｂ、Ｃ３４ｃ キャパシタ
Ｃ１５、Ｃ２５ａ、Ｃ２５ｂ、Ｃ３５ａ、Ｃ３５ｂ、Ｃ３５ｃ キャパシタ
ＣＬＫＡ、ＣＬＫＢ クロック信号
Ｍ０１、Ｍ１１、Ｍ２１、Ｍ３１ 駆動ＰＭＯＳトランジスタ
Ｍ０２、Ｍ１２、Ｍ２２、Ｍ３２ 駆動ＮＭＯＳトランジスタ
Ｍ０３、Ｍ１３、Ｍ２３、Ｍ３３ 駆動ＰＭＯＳトランジスタ
Ｍ０４、Ｍ１４、Ｍ２４、Ｍ３４ 駆動ＰＭＯＳトランジスタ
Ｍ０５、Ｍ１５、Ｍ２５、Ｍ３５ 駆動ＰＭＯＳトランジスタ
Ｖ１１、Ｖ２１、Ｖ３１ ノード
Ｖ１２、Ｖ２２、Ｖ３２ ノード
Ｖ１３、Ｖ２３、Ｖ３３ ノード
Ｖ１４、Ｖ２４、Ｖ３４ ノード
Ｖ１５、Ｖ２５、Ｖ３５ ノード
ＶＤＤ 電源電圧
ＶＰＰ１〜ＶＰＰ５ 昇圧回路の出力電圧

Claims (9)

1. 各段がＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタとからなり、前記ＭＯＳトランジスタが縦列接続されることによって各段が接続されており、
   各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続されていることを特徴とする昇圧回路。
2. 請求項１記載の昇圧回路において、
   連続する２段の前記キャパシタの他端に逆位相の１対のクロック信号が入力されることを特徴とする昇圧回路。
3. 請求項１記載の昇圧回路において、
   前記ＭＯＳトランジスタがＮ型ウェル領域に形成されたＰＭＯＳトランジスタであることを特徴とする昇圧回路。
4. 請求項１記載の昇圧回路において、
   前記ＭＯＳトランジスタがＰ型ウェル領域に形成されたＮＭＯＳトランジスタであることを特徴とする昇圧回路。
5. 請求項１記載の昇圧回路において、
   少なくとも１つの段のキャパシタは複数の直列接続されたキャパシタからなることを特徴とする昇圧回路。
6. 各段がＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタとからなり、少なくとも１つの段のキャパシタは複数の直列接続されたキャパシタからなることを特徴とする昇圧回路。
7. 請求項６記載の昇圧回路において、
   前記キャパシタがＮ型のデプレッションＭＯＳトランジスタで構成されたことを特徴とする昇圧回路。
8. 請求項６記載の昇圧回路において、
   前記キャパシタがＰＭＯＳトランジスタで構成されたことを特徴とする昇圧回路。
9. 請求項１又は６に記載の昇圧回路において、
   各段がＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセスで製造するＭＯＳトランジスタで構成されたことを特徴とする昇圧回路。

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