CN1941579B - 升压电路 - Google Patents
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Abstract
一种升压电路，各级由MOS晶体管(M04、M14、M24、M34)和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器(C14、C24a、C24b、C34a、C34b、C34c)构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。能够抑制反偏置效应，缩小布局面积。另外，用多个串联的电容器构成后级的升压电容器后，能够抑制各电容器的耐压劣化。提供实现小面积化的布局的、可以混载到标准CMOS工艺的LSI中的升压电路。
Description
技术领域
本发明涉及在硅基板上形成的升压电路，更详细地说，涉及可以混载到标准COMS工艺的LSI的升压电路。
背景技术
在1976年的论文中，讲述了可以在硅基板上形成的科克罗夫特·沃统(Cockcroft-Walton)型的升压电路。它是用连接漏极和栅极的驱动MOS晶体管和电容器，构成各级的升压单元，按照2相的时钟脉冲信号，依次将前级的电压重叠到后级的升压单元上，在最终级的升压单元获得所需的电压(参照非专利文献1)。
在上述的科克罗夫特·沃统型的升压电路中，随着升压电位的增大，反偏置效应的影响变大，驱动晶体管的阈值电压上升，因此存在着升压效率下降的问题。
因此，有一种现有技术中，为了减小反偏置效应的影响，在P型硅基板上，将形成各驱动PMOS晶体管的N型阱区，相互电性地分离，而且在各级中，将基板电位固定成各驱动PMOS晶体管的源极电位(参照专利文献1)。
另一种现有技术中，在P型硅基板上，采用三重阱结构，为了减小反偏置效应的影响，将形成各驱动NMOS晶体管的P型阱区，相互电性地分离，而且在各级中，将基板电位固定成各驱动PMOS晶体管的漏极电位(参照专利文献1)。另外，还介绍了4相时钟脉冲信号型的升压电路(参照专利文献2)。
【非专利文献1】J.F.Dickson，“On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique，”IEEE J.S)lid-state Circuits，Vol.SC-11，No.3，pp.374-378，June 1976.
【专利文献1】美国专利6603346号说明书
【专利文献2】美国专利6121821号说明书
在快速存储器、EEPROM等非易失性半导体记忆装置中，在信号的写入及消去时，需要比电源电压高的电压。快速存储器时，在升压电路中，可以在专用工艺中使用高偏压对策用的高耐压晶体管。可是，将升压电路搭载到尖端标准CMOS工艺的LSI中之际，不能使用专用工艺的高耐压晶体管。这样，用一个MOS晶体管构成升压电路的电容器后，在栅极与基板之间就被外加高电压，由于经时绝缘破坏(Time Dependent Dielectric Breakdown：TDDB)，存在着不能保证电容器的耐压等问题，难以将升压电路搭载到尖端标准CMOS工艺的LSI中。
另外，如上所述，由于作为反偏置效应的对策，将形成各驱动MOS晶体管的阱区相互电性地分离后，需要在各级之间形成分离层，所以存在着升压电路的布局面积增加等问题。
发明内容
采用本发明后，提供的升压电路，其特征在于：各级由MOS晶体管和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。
采用上述的结构的升压电路后，由于至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接，所以能够抑制反偏置效应，抑制升压效率的下降。而且，至少一组相邻的MOS晶体管的基板是共同的后，从而能够削减基板分离区域，能够缩小布局面积。
另外，采用本发明后，用升压电路的各级，将电容器串联，从而将外加给各电容器的两端的电压分压，能够抑制电容器的耐压劣化，所以能够将升压电路搭载到标准COMS工艺的LSI中。
本发明提供的升压电路，其特征在于：各级由MOS晶体管和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极与漏极或源极中的一方互相电连接，并且至少一组相邻的MOS晶体管的基板，与其一方的漏极或源极中的一方电连接，至少1组相邻的MOS晶体管的基板上形成有第1N型阱区，所述电容器由形成在第2N型阱区上的N型耗尽型MOS晶体管构成，至少一级的电容器由3个以上串联连接的N型耗尽型MOS晶体管构成，各级N型耗尽型MOS晶体管，用和形成LSI的输出输入电路的MOS晶体管同一工艺制造。该升压电路，具有能够缓和MOS晶体管的基板的反偏置效应，抑制升压效率的下降，而且缩小布局面积的效果。
本发明之3所述的发明，是以所述MOS晶体管是在N型阱区形成的PMOS晶体管为特征的本发明之1所述的升压电路；本发明之4所述的发明，是以所述MOS晶体管是在P型阱区形成的NMOS晶体管为特征的本发明之1所述的升压电路；在阱上形成驱动MOS晶体管后，能够在邻接驱动MOS晶体管的基板的驱动MOS晶体管中作为共同的，具有能够缓和MOS晶体管的基板的反偏置效应，抑制升压效率的下降，而且缩小布局面积的效果。
本发明之5所述的发明，是以至少一级的电容器由多个串联的电容器构成为特征的本发明之1所述的升压电路；具有将外加给各电容器的两端的电压分压，能够抑制电容器的耐压劣化的效果。
本发明之6所述的发明，提供的升压电路，其特征在于：各级由MOS晶体管和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器构成；至少一级的电容器，由多个串联的电容器构成。具有将外加给各电容器的两端的电压分压，能够抑制电容器的耐压劣化的效果。
本发明之7所述的发明，是以所述电容器，由N型的减压(Depleing)MOS晶体管构成为特征的本发明之6所述的升压电路；本发明之8所述的发明，是以所述电容器，由PMOS晶体管构成为特征的本发明之6所述的升压电路；由于可以阱分离，所以可以串联多个电容器，具有能够抑制电容器的耐压劣化的效果。
本发明之9所述的发明，是以用和形成LSI的输出入电路的MOS晶体管同一工艺制造的MOS晶体管构成各级为特征的本发明之1或6所述的升压电路；具有能够实现可以混载到尖端标准CMOS工艺的LSI中的升压电路的效果。
附图说明
图1是表示本发明的第1实施方式中的升压电路的结构的电路图。
图2是表示本发明的第1实施方式中的升压电路的元件构造的剖面图。
图3是表示本发明的第1实施方式中的升压电路的时钟脉冲信号时刻的图形。
图4是本发明的第1实施方式中的升压电路(N型DMOS电容器)的布局图。
图5是表示本发明的第2实施方式中的升压电路的结构的电路图。
图6是表示本发明的第2实施方式中的升压电路的元件构造的剖面图。
图7是表示本发明的第3实施方式中的升压电路的结构的电路图。
图8是表示本发明的第4实施方式中的升压电路的元件构造的剖面图。
图9是表示本发明的第4实施方式中的升压电路的N型DMOS电容器的剖面图。
图10是表示本发明的第4实施方式中的升压电路(N型DMOS电容器)的布局图。
图11是表示本发明的第5实施方式中的升压电路的结构的电路图。
具体实施方式
下面，参照附图，讲述本发明涉及的实施方式。
图1是表示本发明的第1实施方式中的升压电路的结构的电路图。图2是表示本发明的第1实施方式中的升压电路的元件构造的剖面图。1～4是栅极，5、6是N型阱区，7是P型硅基板。如图2所示，利用在N型阱区上形成的PMOS晶体管，构成升压电路。是2相时钟脉冲信号的升压电路，由电容器Cp(C11、C21、C31)和驱动晶体管M(M01、M11、M21、M31)构成，旨在驱动它的时钟脉冲信号CLKA和将该CLKA反转的反转时钟脉冲信号CLKB，被外加给电容器的一端。在这里，表示出驱动晶体管为PMOS晶体管(M01、M11、M21、M31)等4个、电容器(C11、C21、C31)是3级时的情况。将驱动晶体管M01、M11、M21、M31串联，再将升压用的 电容器Cp的一端，与该晶体管之间的扩散层连接，另一端外加时钟脉冲信号。时钟脉冲信号，将图3所示的CLKA和CLKB的2相的组合外加。驱动晶体管(M01、M11、M21、M31)，采用将漏极和栅极连接的MOS的结构。在该升压电路中，按照时钟脉冲信号CLKA和CLKB，依次将前级的电压重叠到后级的升压单元上后升压，能够在最终级的升压单元获得所需的电压。
接着，讲述升压电压。令图1中的驱动晶体管(M01、M11、M21、M31)的阈值电压分别为Vt0、Vt1、Vt2、Vt3。令电源电压为VDD，外加给电容器的时钟脉冲信号的电压振幅为VDD。开始升压动作后，在节点V11处，被给予(VDD-Vt0+VDD)的电位；在节点V21处，被给予(VDD-Vt0+VDD-Vt1+VDD)的电位；在节点V31处，被给予(VDD-Vt0+VDD-Vt1+VDD-Vt2+VDD)的电位；最终驱动晶体管M31的漏极电位——升压电压VPP1，被升压到
VPP1＝(VDD-Vt0)+VDD×3-(Vt1+Vt2+Vt3)的电位为止。
驱动晶体管为n级时，第n级的漏极电位——升压电压VPP1，就被升压到
VPP1＝(VDD-Vt0)+VDD×n
-(Vt1+Vt2+Vt3+…+Vtn)的电位为止。
图4是在本发明的第1实施方式中的图1的升压电路中，用N型的耗尽型(depletion)MOS(DMOS)构成电容器时的布局图。在这里，11是给予驱动PMOS晶体管的阱电位的阱接触区，12是N性DMOS的电容器，13是驱动PMOS晶体管。在本发明的升压电路中，由于能够将驱动PMOS晶体管M01和M11、M21和M31的阱接触区共同化，所以能够缩小布局面积。
综上所述，本发明的第1实施方式中的升压电路，各级由PMOS晶体管和一端与所述PMOS晶体管的漏极或源极中的一方连接的电容器构成；所述PMOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的PMOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。所以即使升压电位变大，也能够减小反偏置效应，抑制驱动晶体管的阈值电压上升。 这样，图1所示的本发明的升压电路，升压效率就不会劣化。另外，由于该升压电路至少一组相邻的MOS晶体管的基板是共同的后，从而能够削减基板分离区域(阱分离)，所以能够缩小布局面积。
图5是表示本发明的第2实施方式中的升压电路的结构的电路图。图6是表示本发明的第2实施方式中的升压电路的元件构造的剖面图。在这里，14、15、16、17是栅极，18、20是P型阱区，19、21是N型阱区，22是P型硅基板。如图6所示，利用在三重的阱(N型阱上的P型阱)上形成的NMOS晶体管，构成升压电路。在本发明的升压电路中，在驱动MOS晶体管(M02、M12、M22、M32)中使用NMOS时，需要三重的阱工艺。是2相时钟脉冲信号的升压电路，由电容器Cp(C12、C22、C32)和驱动晶体管M(M02、M12、M22、M32)构成，旨在驱动它的时钟脉冲信号CLKA和将该CLKA反转的反转时钟脉冲信号CLKB，被外加给电容器的一端。在这里，表示出驱动晶体管为PMOS晶体管为M02、M12、M21、M32等4个、电容器是3级时的情况。将驱动晶体管(M02、M12、M22、M32)串联，再将升压用的电容器Cp的一端，与该晶体管之间的扩散层连接，另一端外加时钟脉冲信号。如图3所示，时钟脉冲信号，以CLKA和CLKB的2相的组合外加。驱动晶体管(M02、M12、M22、M32)，采用将漏极和栅极连接的MOS的结构。
在该升压电路中，按照时钟脉冲信号CLKA和CLKB，依次将前级的电压重叠到后级的升压单元上后升压，能够在最终级的升压单元获得所需的电压。
是和图1所示的第1实施方式的升压电路相同的结构，各级由NMOS晶体管和一端与所述NMOS晶体管的源极连接的电容器构成；所述NMOS晶体管(M02、M12、M22、M32)纵列连接后，从而将各级连接；各级中的所述NMOS晶体管(M02、M12、M22、M32)的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的NMOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。所以即使升压电位变大，也能够减小反偏置效应，抑制驱动NMOS晶体管(M02、M12、M22、M32)的阈值电压的上升。这样，图5所示的本发明的第2实施方式中的升压电路，升压效率就不会劣化。另外，由于该升压电路至少一组相邻的NMOS晶体 管(M02、M12、M22、M32)的基板是共同的，从而能够削减基板分离区域，所以能够缩小布局面积。
图7是表示本发明的第3实施方式中的升压电路的构造的电路图。各级由PMOS晶体管(M03、M13、M23、M33)和一端与所述PMOS晶体管(M03、M13、M23、M33)的漏极或源极中的一个连接的电容器构成；第1级的电容器C11由1个构成，第2级的电容器由2个电容器C23a、C23b的串联构成，第3级的电容器是3个电容器C33a、C33b、C33c的串联构成。
如上所述，开始升压动作后，在节点V13处，被给予(VDD-Vt0+VDD)的电位；在节点V23处，被给予(VDD-Vt0+VDD-Vt1+VDD)的电位；在节点V33处，被给予(VDD-Vt0+VDD-Vt1+VDD-Vt2+VDD)的电位。由于越是后级的节点电压越高，所以在这里采用第1级的电容器C11由1个构成，第2级的电容器由2个电容器C23a、C23b的串联构成，第3级的电容器是3个电容器C33a、C33b、C33c的串联构成，将外加给各电容器两端的电压分压，能够抑制电容器的耐压。各级中的电容器的串联数，考虑外加给各级的节点的最大电压及电容器的TDDB特性等后决定。采用以上那种电容器结构后，能够在尖端标准CMOS工艺中不追加掩膜地抑制电容器的耐压劣化，能够搭载升压电路。
图8是表示本发明的第4实施方式中的升压电路的构造的电路图。该升压电路的电容器(C14、C24a、C24b、C34a、C34b、C34c)，由N型的DMOS电容器构成；第1级由N型的DMOS电容器C14构成，第2级由N型的DMOS电容器C24a、C24b构成，第3级由N型的DMOS电容器C33a、C33b、C33c构成。在电容器中使用N型的DMOS电容器时，如图8所示，将N型的DMOS电容器的栅极与高电压侧——V14、V24、V34连接，将N型阱与低电压侧(CLKA、CLKB)连接后，可以获得稳定的沟道反转容量。
图9是表示本发明的第4实施方式中的升压电路使用的N型DMOS电容器的剖面图。23是N型DMOS电容器的栅极端子，24是N型DMOS电容器的N型阱(扩散层)端子，25是N型阱区，26是P型硅基板。
图10是使用了N型DMOS电容器的本发明的第4实施方式中的升压电路的布局图。在这里，30是阱接触区，31是电容器，32是驱动MOS晶体管。升压电容器的值是1pF，在图8中，C14是1pf，C24a和C24b是2pf， C34a、C34b和C34c是3pf。在图8所示的本发明的升压电路中，由于驱动PMOS晶体管(M04、M14、M24、M34)的阱共同连接，所以能够削减阱分离区，能够缩小升压电路的布局。
图11是表示本发明的第5实施方式中的升压电路的构造的电路图。该升压电路的电容器，由PMOS电容器(C15、C25a、C25b、C35a、C35b、C35c)构成；第1级由PMOS电容器C15构成，第2级由PMOS电容器C25a、C25b构成，第3级由PMOS电容器C35a、C35b、C35c构成。在电容器中使用PMOS电容器时，如图11所示，将PMOS电容器的栅极与低电压侧(CLKA、CLKB)连接，将N型阱与高电压侧(V15、V25、V35)连接后，可以获得稳定的沟道反转容量。
此外，在上述各实施方式中，如果用和形成LSI的输出入电路的MOS晶体管同一工艺制造的MOS晶体管构成各级，就能够实现可以混载到尖端标准CMOS工艺的LSI中的升压电路。
本发明涉及的升压电路，作为标准CMOS工艺的LSI中的非易失性存储器的内置升压电路，大有用处。
Claims (2)
1.一种升压电路，各级由MOS晶体管和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器构成；所述MOS晶体管纵列连接后，从而将各级连接；
各级中的所述MOS晶体管的栅极与漏极或源极中的一方互相电连接，并且至少一组相邻的MOS晶体管的基板，与其一方的漏极或源极中的一方电连接，至少1组相邻的MOS晶体管的基板上形成有第1N型阱区，所述电容器由形成在第2N型阱区上的N型耗尽型MOS晶体管构成，
至少一级的电容器由3个以上串联连接的N型耗尽型MOS晶体管构成，
各级N型耗尽型MOS晶体管，用和形成LSI的输出输入电路的MOS晶体管同一工艺制造。
2.如权利要求1所述的升压电路，其特征在于：在连续的2级的所述电容器的另一端，被输入反相位的1对时钟脉冲信号。
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