CN1175018A - 具有后栅偏压升压的多级升压电路 - Google Patents

具有后栅偏压升压的多级升压电路 Download PDF

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Abstract

在升压电路内,场效应晶体管串接在输入端与输出端之间,并与各电容器并联,各电容器由两互补的时钟信号驱动。每个场效应晶体管的栅极与漏极互连。场效应晶体管设置在半导体衬底上至少两个分开的陷阱内。每个陷阱联接到该陷阱内的场效应晶体管之一的一个电极上,为该陷阱内的场效应晶体管提供合适的后栅偏压。

Description

具有后栅偏压升压的多级升压电路
本发明涉及一种电荷泵(charge-pump)型多级升压电路，尤其涉及一种这种升压电路中的晶体管的后栅偏压。
多级升压电路常用来产生例如对电可擦可编程只读存储器(EEPROM)器件的编程和擦除所需要的高压。传统的这种类型的升压电路将在下面作详细描述，它包含多个设置在同一块半导体衬底上的场效应晶体管以及同样多个电容器。晶体管串联连接，电容器连接到各晶体管上，每个晶体管-电容器对形成一级电路。电容器用两个互补的时钟信号驱动，把电荷泵过该电路，在每一级使电压上升。
传统电路的一个问题是由于串联的所有晶体管都形成在同一衬底上，因电压上升，晶体管的后栅偏压在电路的后几级将逐渐变深。增加的后栅偏压导致在这些晶体管上的压降逐渐增大，因而使产生给定升压输出电压所需的级数增加。最终使后栅偏压变成大到使压降等于每级的升压，从而要对可获得的输出电压规定绝对上限，除非提高互补时钟信号的电压摆幅。因此，传统升压电路占用了很大的空间，需要互补的高压时钟信号，且其升压能力有限。
本发明的一个目的在于减小多级升压电路的体积。
本发明的另一个目的在于提高多级升压电路的升压能力。
本发明的再一目的在于减小驱动多级升压电路所需的时钟信号的电压。
本发明的升压电路具有多个电容和同样多个场效应晶体管，这些晶体管设置在一种导体类型的多个不同陷阱内，这些陷阱位于另一种导体类型的半导体衬底内。每个陷阱包含至少一个场效应晶体管。场效应晶体管在输入和输出端之间串联连接。每个场效应晶体管的漏极联接到同一个场效应晶体管的栅极，并与下一个场效应晶体管的源极串接，还联接到相应的电容上。
电容器由两个互补的时钟信号驱动，且被该两个互补时钟信号交替驱动。
每个陷阱联接到设置在该陷阱内的场效应管晶体管之一的一个电极上，因而，在陷阱与源极、栅极的电位与其内的场效应管的漏极电位之间保持固定的后栅偏压关系。
在附图中：
图1是本发明第一实施例的电路图；
图2是第一实施例的晶体管的剖面图；
图3是第一实施例的晶体管的平面图；
图4是本发明的第二实施例的电路图；
图5是第二实施例的晶体管的剖面图；
图6是第二实施例的晶体管的平面图；
图7是传统升压电路的电路图；
图8是传统升压电路的晶体管的剖面图；
图9是传统升压电路的晶体管的平面图。
下面参照附图描述本发明的实施例。
参见图1，第一实施例为n级升压电路，具有U1、U2……级，其中n为正偶数。第k级包含P沟道金属氧化物半导体场效应晶体管(下文称为PMOS晶体管)Pk和电容器Ck(k＝1，2，…，n)。第一实施例还包含一个附加的输出PMOS晶体管PL和输出电容器CL。每个PMOS晶体管具有源电极、栅电极和漏电极，下面把它们称为源极、栅极和漏极。
每个PMOS晶体管Pk设置在P型半导体衬底内的分开的N型陷阱(下文称为N陷阱)内。N陷阱和衬底示于图2内。每个PMOS晶体管Pk的漏极联接到同一个PMOS晶体管Pk的栅极、设置有PMOS晶体管Pk的N陷阱以及下一个PMOS晶体管Pk+1(k＝1，2，…，n-1)的源极上。第n个PMOS晶体管Pn的漏极联接到PMOS晶体管Pn的栅极和N陷阱，并联接到相应的电容器Cn、输出PMOS晶体管PL的源极上。输出PMOS晶体管PL的漏极联接到该PMOS晶体管PL的栅极和N陷阱上，还联接到输出电容器CL上。符号Vk表示第k个PMOS晶体管PK的漏极电位，即，升压电路的第k级Uk的输出电压(k＝1，2，…，n)。
每个电容器CK(k＝1，2，…，n)联接到相应PMOS晶体管Pk的漏极和两时钟输入端11和12之一之间。奇数号电容器C1、C3、…，Cn-1联接到时钟输入端11上，接收时钟信号φ。偶数号电容器C2、C4、…、Cn-1联接到时钟输入端12，接收与时钟信号φ互补的时钟信号rφ。输出电容器CL联接在输出PMOS晶体管PL的漏极与地之间，不用时钟信号驱动。
第一PMOS晶体管P1的源极联接到输入端13上，接收要升压的电压Vi。输出PMOS晶体管PL的漏极联接到输出升压后的电压Vo的输出端14上。这样，PMOS晶体管P1，…，Pk串联连接在输入端13与输出端14之间。
参见图2，升压电路全部形成在具有N陷阱2-1、2-2、…的P型半导体衬底材料上。这些陷阱是N型半导体材料的不同区域，用P型衬底材料1彼此分开。设置在第k个N陷阱2-k上的第k个PMOS晶体管Pk包含P型源扩散3-k、P型漏扩散4-k、N型扩散5-k、栅绝缘层6-k和多晶硅栅极7-k(k＝1，2，…，n)。
上述元件被绝缘层8覆盖，在其上形成金属互连线。一条金属互连线9把第一PMOS晶体管P1的源极3-1联接到输入端13。另一些金属互连线10-k把PMOS晶体管Pk的漏极4-k、N型扩散5-k和栅极7-k联接到下一PMOS晶体管Pk+1的源极3-(k+1)上。
如阴影线所指出的，P型和N型扩散3-k、4-k和5-k的载流子浓度比N陷阱2-k高。N型扩散5-k的高载流子浓度使欧姆触点可以用金属互连线10-k制成。图3示出了这种结构的平面图，它使用与图2相同的标号。所有PMOS晶体管Pk具有相同的结构(k＝1，2，…，n)。
下面描述第一实施例的工作情况。符号VTk表示第k个PMOS晶体管Pk的阈值电压，即使晶体管Pk导通所必需的最小源-栅电压。符号VTL表示输出PMOS晶体管PL的阈值电压。符号Vφ表示时钟信号φ和rφ，超过VT1的高电平。时钟信号的低电平为接地电平。
当时钟信号φ处于低电平且时钟信号rφ为高电平时，电容器C1从输入端13通过第一PMOS晶体管P1充电，一直到晶体管P1的栅极和漏极电位V1达到下值：
V1＝Vi-VT1
不再对电容器C1进一步充电，因为如果栅极电位上升到上述值，晶体管P1就截止了。
当时钟信号φ变为高电平，而时钟信号rφ变为低电平时，电容器C1两端的电压保持不变，这样第一PMOS晶体管P1的漏极电位V1上升到下值：
V1＝Vi-VT1+Vφ
该值大于输入电压Vi(因为Vφ大于VT1)。由于PMOS晶体管P1的栅极电位现在等于或大于晶体管P1的源极和漏极电位，所以晶体管P1截止，防止了电容器C1向输入端13放电。而电容器C1通过第二PMOS晶体管P2放电，向第二电容器C2充电，使PMOS晶体管P2的漏极电位V2上升。如果忽略V1的附加压降，则V2上升到下值：
V2＝Vi-VT1+Vφ-VT2
接着，时钟信号φ变为低电平，时钟信号rφ变为高电平，电位V1降低，而电位V2的升高如下：
V1＝Vi-VT1-α
V2＝Vi-VT1-VT2+2Vφ
α值表示第一电容器C1的电荷损耗。现在V2大于了V1，所以第二PMOS晶体管P2截止。
然后第二电容器C2通过第三PMOS晶体管P3放电，向第三电容器C3充电，PMOS晶体管P3的漏极电位上升。如果忽略附加压降，则V3上升到下值：
V3＝Vi-VT1-VT2+2Vφ-VT3
在此期间，第一晶体管P1再次导通，使第一电容器由输入端13充电，把V1值从Vi-VT1-α恢复为Vi-VT1。这样，电荷从一级泵至下一级，最后到达最后级Un，这由时钟信号rφ-来驱动。当rφ为低电平时，电容器Cn通过PMOS晶体管Pn充电，一直到晶体管Pn的漏极电位Vn到达下值：
Vn＝Vi+(n-1)Vφ-(VT1+VT2+…+VTn)
当时钟信号rφ变为高电平时，PMOS晶体管Pn的漏极电位上升到下值：
Vn＝Vi+nVφ-(VT1+VT2+…+VTn)
输出电容器CL从该电位通过输出PMOS晶体管PL充电。因此输出电压到达下值：
Vo＝Vi+nVφ-(VT1+VT2+…+VTn)-VTL
如上所述，PMOS晶体管Pk的结构都是相同的(k＝1，2，…，n)。而且，由于每个晶体管Pk的漏极联接到设置有晶体管Pk的N陷阱2-k上，因此，源极、栅极、漏极以及N陷阱之间的电位关系对于每个晶体管Pk来说都是相同的。因此PMOS晶体管Pk相对于它们的源极、栅极和漏极电位都具有相同的后栅偏压。因而，它们的阈值电压VTk的值VT都相同，输出电压Vo的公式可写成如下：
V＝Vi+(Vφ-VT)-VTL
可以在PMOS晶体管Pk的漏极电位上增加N陷阱2-k的偏压而不是稍高的源电位，把阈值电压VT减小一定的量，从而提高升压电路的效率。
PMOS晶体管Pk(k＝1，2，…，n)和PL起二极管的作用，可使电流向前流到输出端14，而不流向输入端13。输出晶体管PL和输出电容器CL平滑输出电压Vo的变动，因为输出电容器CL不受任一个时钟信号的激励。
VT的值与Vφ的值无关，只与晶体管的几何形状和制造工艺参数有关。第一实施例可在Vφ的值超过晶体管阈值电压VT的值下有效地工作。如果VT和VTL都为0.6伏，则Vi和Vφ都为3伏，例如，第一实施例仅需要八级就可产生超过20伏的输出电压(Vo＝21.6V)。如果Vφ减小到1.5伏，则在二十级内仍可使输出电压超过20伏(Vo＝20.4V)。
上面忽略了电容Ck向电容器Ck+1充电时产生的Vk的减小，简化了上面的描述。当电路开始工作时，该Vk的减小相当大，但当输出电压Vo接近上面公式指定的值时，Vk的减小接近零。
也忽略了由于电荷从电容器Ck转移到N陷阱2-k引起的Vk的减小，但如果电容器Ck的电容量比N陷阱2-k的电容量足够大，则Vk的这种减小是可忽略不计的。
N陷阱2-k的电位与每级的输出电位一起升高。一旦已向N陷阱2-k充电，每个N陷阱就处于比P型衬底材料1高的电位，因此与P型衬底电绝缘。P型衬底材料1与N陷阱2-k之间的电位差逐级增加，这改善了P型衬底与后级陷阱之间的电绝缘性。
下面描述第二实施例。
参见图4，第二实施例具有与第一实施例相同的构造。它包含PMOS晶体管Q1、Q2、…、Qn，联接到电容器C1、C2、…、Cn上，还包含附加输出PMOS晶体管PL和输出电容器CL。每个PMOS晶体管的栅极和漏极互连，PMOS晶体管串联在输入端13与输出端14之间，电容器联接到相应PMOS晶体管漏极上。
现在，把PMOS晶体管Q1、Q2、…、Qn两个配成一对，成为一组，标为G1、…、Gn，其中m＝n/2。如下所述，每组中两个连续的PMOS晶体管形成在同一个N陷阱内。N陷阱联接到在该陷阱内的第二PMOS晶体管的漏极，例如含有PMOS晶体管Q1和Q2的N陷阱连接到PMOS晶体管Q2的漏极上。
图5是PMOS晶体管Q1至Qn的剖面图，在该图中除了把N陷阱现在从2-1改为2-m以及N型扩散从5-1改为5-m编号外，使用与图2相同的标号。前两个PMOS晶体管Q1和Q2形成在第一N陷阱2-1上，它由N型扩散5-1和金属互连线10-2连接到PMOS晶体管Q2的漏极4-2上。最后两个PMOS晶体管Qn-1和Qn形成在N陷阱2-m上，它由N型扩散5-m和金属互连线10-n联接到PMOS晶体管Qn的漏极4-n上。奇数金属互连线10-1、10-3、…、10-(n-1)不与N型扩散接触。
图6示出了这种结构的平面图，图中使用与图5相同的标号。
第二实施例用互补时钟信号φ和rφ驱动，以与第一实施例相同的方式工作。由于N陷阱2-1、…、2-m以偶数PMOS晶体管Q2、Q4、…、Qn的漏极电位来偏置，所以偶数PMOS晶体管的阈值电压与第一实施例具有一样的值VT。奇数PMOS晶体管Q1、Q3、…、Qn-1的阈值电压VT’稍高，因为后栅偏压相对于这些晶体管的源极、栅极和漏极电位稍高。现在这些输出电压Vo由下式给出：
Vo＝Vi+m(2Vφ-VT-VT’)-VTL
  ＝Vi+(n/2)(2Vφ-VT-VT’)-VTL
作为一个例子，如果Vφ和Vi都为3伏，VT和VTL为0.6伏，VT’为0.8伏，n为8，m为四，则Vo为20.8伏。与第一实施例相同，第二实施例在仅8级及3伏时钟信号下，可以把三伏的输入电压升高到超过20伏的输出电压。
第二实施例的优点是升压电路占用的空间少，因为必须彼此分开的许多不同的N陷阱2-k仅为一半，且许多N型扩散5-k也仅为一半。可以通过比较图6与图3布局看出电路面积的减小。
VT’的值与奇数PMOS晶体管的源极电位与N型陷阱的电位之间的电位差有关，它等于偶数PMOS晶体管的漏极电位。因此VT’的值与输入电压V2h与组Gh的输出电压V2h+2之间的差有关，因此与时钟信号的电压摆幅Vφ以及晶体管几何形状和制造工艺参数有关。现在必须满足V＞φVT’，以及Vφ＞VT的条件。
第二实施例可以这样变化，在每个N陷阱内放入三个或更多个连续的PMOS晶体管。则可以进一步节省空间，但在每个N陷阱内的一些PMOS晶体管内产生的压降将增大，所以在电路尺寸与升压效率之间要折衷选择。例如，如果每个N陷阱有四个PMOS晶体管，它们的阈值为VTG1、VTG2、VTG3和VTG4，则输出电压Vo由下式给出：
Vo＝Vi+(n/4)(4Vφ-VTG1-VTG2-VTG3-VTG4)-VTL
如果把N陷阱联接到第四PMOS晶体管的漏极，则VTG4将等于上述的VT，VTG3将等于VT’而VTG2和VTG1更高。应保持下面的关系：
VTG1＞VTG2＞VTG3＞VTG4
如果在每个N陷阱内放置了太多的PMOS晶体管，则产生的空间节省会被达到所要求的升压所需要的附加级所抵消。通常，每个陷阱中有一个最佳的晶体管数量，即以最小的总电路面积达到所要求的升压输出电压。
所有N陷阱不必含有相同数量的晶体管。每个陷阱也不必都联接到设置在该陷阱内的最后一个晶体管的漏极。例如可以把陷阱联接到该晶体管的源极，或者甚至联接到该陷阱内的第一晶体管的源极。通常，可以把陷阱联接到该陷阱内任一晶体管的任一个电极上，只要与它们连接的电容器用时钟信号升压时，提供的最终后栅偏压能使所有晶体管截止。
与图7所示的传统的升压电路相比，本发明的效果更佳。传统电路使用N沟道金属氧化物半导体场效应晶体管(NMOS晶体管)T1、T2、…、Tn，它们与附加的输出NMOS晶体管TL串接在输入端13与输出端14之间。每个NMOS晶体管Tk的栅极和漏极互连。每个NMOS晶体管Tk的源极联接到电容器Ck上(k＝1，2，…，n)。电容器Ck与上述实施例一样用时钟信号φ和rφ驱动。输出NMOS晶体管TL的栅极和漏极互连，输出电容器C2连接到其源板。所有晶体管T1、T2、…、Tn和TL都形成在单个P型衬底上，以地电平偏压。
图8示出了晶体管T1、T2、…、Tn的剖面图，图9示出了它们的平面图，在图中使用与前面的附图相同的标号，表示P型衬底材料1、栅极绝缘层6-k、栅极7-k和绝缘层8。晶体管Tk具有N型漏极扩散101-k和N型源极扩散102-k。第一NMOS晶体管T1的漏极101-1和栅极7-1通过金属互连线103联接到输入端13。每个NMOS晶体管Tk的源极102-k通过金属互连线104-k联接到下一个NMOS晶体管Tk+1的漏极101-(k+1)和栅极7-(k+1)。
该传统的升压电路以与上述实施例相同的方式工作。如果VTk表示第k个NMOS晶体管Tk的阈值电压，VTL表示NMOS晶体管TL的阈值电压，则输出电压Vo的值如下：
Vo＝Vi+nVφ-(VT1+VT2+…+VTn)-VTL
由于NMOS晶体管的源极、漏极和栅极电位在每个连续的级内都变得更高，而后栅电位在所有级上都保持在接地电平上，所以NMOS晶体管的阈值电压如下增加：
VT1＜VT2＜…＜VTn-1＜VTn
随着晶体管阈值电压的增加，在晶体管上内产生的压降也连续增大，因此降低了最终输出电压Vo。如果例如Vi和Vφ为3伏，VT1为0.6伏，VTk以Vk增长率的十二分之一增加，则在这种传统型八级升压电路内输出电压Vo仅约为15.6伏，而不是第一实施例的21.6伏或者第二实施例的20.8伏。达到输出电压超过20伏需要十三级。
如果在这些条件下，把Vφ减小到1.5伏，把级数增加到20级，则传统的升压电路的输出电压仅为10.6伏，而不是第一实施例的20.4伏。而且，无论把级数增加到多个级，传统的升压电路不能达到输出电压超过12.3伏，这是由于在该点上，晶体管阈值电压变成等于Vφ(1.5伏)。为了获得20伏的输出电压，Vφ必须提升到至少2.2伏。
如本例所示，对于给出的输出电压，本发明的升压电路可以使时钟信号的电压低于传统的升压电路。另一方面，对于给定的时钟电压和输出电压，本发明的升压电路需要的级数比传统的升压电路少。
第一和第二实施例使用PMOS晶体管产生升压的正电压，但本发明还也可把NMOS晶体管形成在N型半导体衬底内的P型陷阱上，产生负的升压电压，例如负20伏。
设置有输出晶体管PL的陷阱不必联接到晶体管PL的源极或漏极。
在第一实施例中，n的值可以是大于1的任意偶数或奇数。
在下述权利要求的范围内本技术领域的熟练者可以作进一步的修改。

Claims (11)

1、一种改进升压电路，具有多个串接在输入端(13)与输出端(14)之间的场效应晶体管(Pk，Qk)和同样多个电容器(Ck)，每个电容器联接到相应的一个场效应晶体管上，场效应晶体管设置在半导体衬底上，每个场效应晶体管具有源极(3)、栅极(7)和漏极(4)，每个场效应晶体管的栅极和漏极互连，电容器用两个互补的时钟信号驱动，并交替驱动，其特征在于：
所述半导体衬底包含第一导电类型的半导体材料(1)和多个与第一导电类型的所述半导体材料相互分开的第二导电类型的陷阱(2)，所述场效应晶体管(Pk，Qk)形成在所述陷阱内，每个所述陷阱含有至少一个所述场效应晶体管；
如果在单元个所述陷阱(2)内形成两个或更多个所述场效应晶体管(Qk，Qk+1)，所述两个或更多个所述场效应晶体管以所述串联形式连续连接；以及
所述陷阱(2)的每个陷阱电联接到形成在所述陷阱内的场效应晶体管(Pk，Qk)之一的一个电极上，从而给形成在所述陷阱内的每个场效应晶体管提供等于所述一个电极上的电位的后栅偏压。
2、如权利要求1所述的电路，其特征在于，每个所述陷阱(2)只包含一个所述场效应晶体管(Pk)。
3、如权利要求2所述的电路，其特征在于，每个所述陷阱(2)电联接到包含在所述陷阱内的场效应晶体管(Pk)的漏极上。
4、如权利要求2所述的电路，其特征在于，每个所述陷阱(2)电联接到包含在所述陷阱内的场效应晶体管(Pk)的源极上。
5、如权利要求1所述的电路，其特征在于，每个所述陷阱(2)含有至少二个所述场效应晶体管(Qk)。
6、如权利要求5所述的电路，其特征在于，每个所述陷阱(2)电联接到包含在所述陷阱内的所述串接的最后一个场效应晶体管(Qk)的漏极上。
7、如权利要求5所述的电路，其特征在于，每个所述陷阱(2)电联接到包含在所述陷阱内的所述串接的第一个场效应晶体管(Qk)的源极上。
8、如权利要求1所述的电路，其特征在于，所述场效应晶体管(Pk，Qk)为P沟道金属氧化物半导体场效应晶体管。
9、如权利要求8所述的电路，其特征在于，第一导电类型的所述半导体材料(1)为P型半导体材料，所述陷阱(2)为N型陷阱并形成在所述P型半导体材料内。
10、如权利要求1所述的电路，其特征在于，所述场效应晶体管(Pk，Qk)为N沟道金属氧化物半导体场效应晶体管。
11、如权利要求10所述的电路，其特征在于，第一导电类型的所述半导体材料(1)为N型半导体材料，所述陷阱(2)为P型陷阱并形成在所述N型半导体材料内。
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