CN103368382A - 电荷泵电路和在电荷泵电路输出端处产生升压电压的方法 - Google Patents

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CN103368382A CN2013101282299A CN201310128229A CN103368382A CN 103368382 A CN103368382 A CN 103368382A CN 2013101282299 A CN2013101282299 A CN 2013101282299A CN 201310128229 A CN201310128229 A CN 201310128229A CN 103368382 A CN103368382 A CN 103368382A
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T·戴格尔
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Abstract

本发明涉及电荷泵电路和在电荷泵电路输出端处产生升压电压的方法。除其他以外，本申请讨论了一种电荷泵电路，电荷泵电路包括输入端、输出端、多个场效应晶体管(FET)、以及与多个FET中至少一个FET电连通的至少两个快速电容器，多个FET中的每一个FET具有相应的栅极端子。相应的栅极端子中的每一个栅极端子被配置为接收相应的逻辑电平移位时钟信号电压。至少两个快速电容器被配置为响应于逻辑电平移位时钟信号电压交替地充电和放电，并且至少两个快速电容器配置为在输出端处提供与输入端处的电压不同的电压。

Description

电荷泵电路和在电荷泵电路输出端处产生升压电压的方法
技术领域
概括而言，本发明涉及电荷泵电路和在电荷泵电路输出端处产生升压电压的方法。
背景技术
电荷泵电路(或“电荷泵”)是用于将第一电压电平下的输入电压转换成第二电压电平下的输出电压。电荷泵能够有效地运行，并且可以被用来从输入电压产生一个较高的输出电压(正电荷泵)或一个较低的输出电压(负电荷泵)。在某些示例性配置中，电荷泵可包括一个或多个电容器，在本发明中称为“快速”电容器，它们可以交替地进行充电和放电，以便将电荷从电荷泵的输入端传递到电荷泵的输出端。
发明内容
除其他以外，本申请讨论了一种电荷泵电路，电荷泵电路包括输入端、输出端、多个场效应晶体管(FET)、以及与多个FET中至少一个FET电连通的至少两个快速电容器，多个FET中的每一个FET具有相应的栅极端子。相应的栅极端子中的每一个栅极端子被配置为接收相应的逻辑电平移位时钟信号电压。至少两个快速电容器被配置为响应于逻辑电平移位时钟信号电压交替地充电和放电，并且至少两个快速电容器配置为在输出端处提供与输入端处的电压不同的电压。
本发明公开了一种电荷泵电路，包含：输入端；输出端；多个场效应晶体管(FET)，所述多个FET中的每一个FET都具有相应的栅极端子；以及至少两个快速电容器，其与多个FET中的至少一个FET电连通，其中，所述相应的栅极端子中的每一个栅极端子被配置为接收相应的逻辑电平移位时钟信号电压，其中，所述至少两个快速电容器被配置为响应于所述逻辑电平移位时钟信号电压交替地进行充电和放电，并且其中，所述至少两个快速电容器被配置为在所述输出端处提供与所述输入端处的电压不同的电压。
本发明还公开了一种用于在电荷泵电路输出端处产生升压电压的方法，所述方法包括：产生多个逻辑电平移位时钟信号电压；将所述多个逻辑电平移位时钟信号电压分别施加到多个场效应晶体管(FET)的多个栅极端子上，以及响应于不同的时钟信号电压，对与所述多个FET电连通的至少两个快速电容器交替地进行充电和放电，其中，所述至少两个快速电容器被配置为在所述电荷泵电路的输出端处提供升压电压。
本节意在提供本专利申请的主题的概述。其并非意在提供本申请的排他性或穷尽性的解释。本文包括了详细的描述，以提供关于本专利申请的进一步信息。
附图说明
在附图中(这些附图不一定是按照比例绘制的)，相似的数字可以描述不同的视图中的类似组件。具有不同字母后缀的相似数字可以表示类似组件的不同实例。附图通过举例说明而非限制的方式概括地示出了本文中讨论的各个实施例。
图1是示出了电荷泵的示例性戴维南(Thevénin)等效模型的电路图。
图2是示出了根据本申请的各种技术的示例性电荷泵的电路图。
图3A-3E示出了根据本发明的各种技术，用于动态地移位时钟信号逻辑电平的示例性电路的电路图。
图4A-4E描述了在图3A-3E中所描述的示例性电路所产生的各种示例性逻辑电平移位时钟信号。
具体实施方式
概括而言，本申请描述了可以允许电荷泵使用低电压场效应晶体管(FET)栅极和低电压快速电容器来工作在高输入电源电压下这些技术。此外，这些技术可以为电荷泵提供充足的电流驱动能力，以为额外的电路提供能量。
存在这样一些技术方案，这些方案允许电荷泵使用高输入电源电压(例如，约7v以上的电压)来进行操作。例如，授予派里可尼(Pelliconi)的美国专利号6,995,602描述了一种电荷泵系统，这种电荷泵系统可以被配置成使用高输入电源电压来进行操作。然而，为了使得派里可尼的电荷泵系统被配置成在高输入电源电压下进行操作，需要做出显著的修改。更为特别地，如果使用了高输入电源电压峰到峰时钟，那么派里可尼电荷泵电路将需要使用高电压快速电容器，或使用具有高电压栅极的FET。
通常而言，与低电压快速电容器相比而言，高电压快速电容器可以占用约10倍的芯片面积，因此高电压快速电容器并非所期望的。添加芯片面积以适应高输入电压进一步增加了器件的尺寸和成本。
举例而言，高电压栅极通常需要额外的掩模，这些掩模在电路设计中尚不可用。此外，具有高电压栅极的某些FET(例如，互补型金属氧化物半导体(CMOS)FET)可能具有高漏极-源极导通电阻(RDS(ON))，高漏极-源极导通电阻可以减少电荷泵的输出电压，由此降低电荷泵的效率。
除其他以外，本申请的发明人已经认识到，通过对电荷泵中的每个栅极应用单独的逻辑电平移位时钟信号，电荷泵可以使用高输入电源电压来进行操作，同时还使用低电压FET和低电压快速电容器。通过使用单独的逻辑电平移位时钟信号，电荷泵可以提供如果使用了高电压器件和高电压快速电容器的情况下可用的相同量的驱动电流。
此外，使用本申请的技术，电荷泵可以使用相对较低的时钟频率来提供驱动电流。通过降低时钟频率，由电荷泵供电的其他电路可以使用较少的动态电流(例如，来自切换)，继而可以降低振荡器阻塞电流。
图1是示出了电荷泵的示例性戴维南等效模型的电路图。更为特别地，图1描绘了两个电压(即，串联的输入电压(Vin)和时钟的峰到峰电压(Vclamp))，以及电荷泵的戴维南等效输出阻抗(Ro_CP)。
输入电压vin对电荷泵的快速电容器(在图2中示出)进行充电。在本申请的电荷泵的一个示例性配置中，vin在约2.75V和约25V之间，并且vclamp在约2.5V和约5V之间。应当注意的是，vclamp是从vin产生的，因此，如果vin处于2、75V，那么vclamp也处于2.75V。
本发明的技术并不受限于上文所指示的Vin和Vclamp的电压的特定范围。而是，Vin和Vclamp的电压的范围只是为了示意的目的，其可以高于或者低于上文所指示的范围。
戴维南等效输出阻抗Ro_CP可以使用下列等式1来进行估计：
R o _ CP = 1 f clk * C flv   (等式1)
其中，Ro_CP是电荷泵的戴维南等效输出阻抗，fclk是时钟的频率，并且Cfly是快速电容器的电容。
为了提供足以驱动与电荷泵进行电连通的其他电路的直流电流(DC)，Ro_CP应当最小化，即，fclk和Cfly的积应当最小化。然而，需要在fclk和Cfly之间取得平衡。
为了使得由于电荷泵进行电连通的其他电路所消耗的动态电流最小化，fclk可以受限。此外，Cfly不能太大，这是因为，如上文所述，与低电压快速电容器相比而言，高电压电容器可以占用约10倍的芯片面积。使用本申请的各种技术，公开了一种电荷泵，其中，高输入电压可以从第一电压增加到第二电压，例如，从25V到30V，具有降低的频率并且使用低电压快速电容器，其能够向其他元件和电路提供直流驱动电流。与现有技术相比，例如授予派里可尼的美国专利号6,995,602，本申请的技术降低了来自切换的动态电流的量。
图2是示出了根据本申请的各种技术的示例性电荷泵10的电路图。如下文更为详细描述的，单独的逻辑电平移位时钟信号可以施加到电荷泵10中的每个栅极。通过这种方式，电荷泵10可以高输入电源电压来进行操作，同时还使用低电压FET和低电压快速电容器。使用单独的逻辑电平移位时钟信号还可以使得电荷泵提供如果使用高电压器件和高电压快速电器的情况下可用的相同量的驱动电流。
在一个示例中，电荷泵10可以包括多个场效应晶体管(FET)，例如，FETM21、M9、M11、M8。虽然图2中的示例性电荷泵10包括4个FET，然而其他的电荷泵电路可以具有多于4个或少于4个的FET。进一步，虽然图2中所示出的示例性配置中所描绘的FET是金属氧化物半导体(MOS)FET，但是本申请不限于使用MOSFET。例如，可以使用结型场效应晶体管(JFET)或双极结晶体管(BJT)来替代MOSFET，或者JFET或BJT可以与MOSFET结合使用，以形成电荷泵10。
在一个示例中，电荷泵10的输出端处的电压(即，VCP)可以等于输入电压(vin)和时钟信号的峰到峰电压vclamp之和(即，vcp＝vin+vclamp)。在一个示例性配置中，vin可以包括25V的电压，并且vclamp可以包括5V的电压以提供等于30V的VCP。再次，这些电压是示例性的电压，并且只是为了示例的目的。
图2进一步描述了两个快速电容器C6、C7，这两个快速电容器C6、C7被配置成响应于施加至电荷泵10的逻辑电平移位时钟信号电压来交替地进行充电和放电，如以下更详细的描述。在该示例中，每个快速电容器C6、C7都与多个FET中的至少一个FET电连通。更特别地，在图2所示的示例性配置中，快速电容器C6电连接到FET M21、M9中的每一个，而快速电容器C7电连接到FET M11、M8中的每一个。尽管图2示出了两个快速电容器，但是在其它的配置中，可以使用更多的快速电容器。
如本领域普通技术人员所理解的，电荷泵10中的FET M21、M9、M11、M8中的每一个FET都可以包括栅极端子、漏极端子和源极端子。根据本申请，每个相应的栅极端子都可以被配置成接收相应的逻辑电平移位时钟信号电压或接收单独的逻辑电平移位时钟信号。将相应的逻辑电平移位时钟信号电压施加至每个相应的栅极端子，这可以将每个FET M21、M9、M11、M8的栅极-源极电压(Vgs)限制到Vclamp，例如约2.5V至约5V。
如上所述，高压栅极通常是不合需要的，例如，因为它们需要额外的掩模，这些掩模在电路设计中尚不可用。另外，某些FET，例如具有高电压栅极的CMOS FET，可以具有高漏极-源极导通电阻，高漏极-源极导通电阻会降低电荷泵的输出电压，从而降低了电荷泵的效率。因此，通过将单独的逻辑电平移位时钟信号施加至电荷泵10的FET M21、M9、M11、M8的每个相应的栅极端子上，就不需要具有高压栅极的FET。反之，可以使用具有高电压漏极的FET，它们通常较便宜。
如本发明所述，将相应的逻辑电平移位时钟信号电压施加至FET M21、M9、M11、M8的每个相应的栅极端子上，这种施加与现有设计相反。例如，在授予派里可尼(Pelliconi)的美国专利号6,995,602的图3中，晶体管M1和M2的栅极端子连在一起，并与快速电容器TC2电连通。类似地，晶体管M3和M4的栅极端子连在一起，并与快速电容器TC1电连通。因此，派里可尼的公开内容没有描述像本发明中所述的那样将相应的逻辑电平移位时钟信号电压施加至FET M1-M4的每个相应的栅极端子上。
再次参照图2，假设Vclamp为5V且Vin为25V，在电荷泵10的一种配置中，它们中的每个都是最大值。根据本发明，施加至FET M11的栅极端子的逻辑电平移位时钟信号clk_chg_clmp从Vclamp(5V)的电压增加到2*Vclamp(10V)的电压。这样，电荷泵10的FET M11可以具有5V的最大栅极-源极电压。因此，在该示例中，FET M11不需要高电压栅极。
参照FET M8(在一种示例性配置中，为p型FET)，施加至FET M8栅极端子的逻辑电平移位时钟信号clk_chg_vin从Vin(25V)的电压增加到Vin(25v)+Vclamp(5V)或30V的电压。理想地，Vcp是电压Vin(25v)+Vclamp(5V)或30V。这样，电荷泵10的FET M8可以具有从-5V到0V的最大栅极-源极电压。因此，在该示例中，FET M8不需要高压栅极。
为清楚起见，在图2中描述的示例性电荷泵配置中，施加至FET M11栅极的逻辑电平移位时钟信号电压不同于施加至FET M8栅极的逻辑电平移位时钟信号电压。如上所述，且如图4B和4C图形所示，施加至FET M11栅极的逻辑电平移位时钟信号电压clk_chg_clmp可以包括第一高电压电平(10V)和第一低电压电平(5V)，并且施加至FET M8栅极的clk_chg_vin具有第二高电压电平(30V)和第二低电压电平(25V)。在一个示例中，clk_chg_vin的第二高电压电平(30V)大于clk_chg_clmp的第一高电压电平(10V)，并且clk_chg_vin的第二低电压电平(25V)大于clk_chg_clmp的第一低电压电平(5V)。
当然，上述的那些电压是一个特定的示例性配置。本申请的技术不限于上述的特定电压。而是，上述的特定电压仅用于说明的目的。
FET M21、M9的栅极可以接收反相时钟信号，反相时钟信号与分别施加至FET M11、M8的逻辑电平相同，例如如果clk_chg_clmp从Vclamp增加到2*Vclamp，那么clkb_chg_clmp就相反(从2*Vclamp降低到Vclamp)。这样，FET M21、M9的栅极-源极电压可以类似于上文关于FET M11、M8的描述，并且，为了简明起见，在此不再赘述。
关于电荷泵10的操作，分别施加至第一和第二快速电容器C6和C7的时钟信号clk_vin、clkb_vin在低电平(0V)和高电平Vin(25V)之间交替。时钟信号clk_vin、clkb_vin彼此反相。在操作期间，如果clk_vin为低(0V)，就接通FET M21，这是因为clkb_chg_clmp为高。此时，快速电容器C6将充电到Vclamp(5V)。
一旦clk_vin从低切换到高(25V)时，就关断FET M21，这是因为clkb_chg_clmp为低，并接通FET M9，这是因为clkb_chg_vin为低。当clk_vin从低切换到25V电压时，现在就有了一个与快速电容器C6串联的25V的源，快速电容器C6先前充电至5V。因此，快速电容器C6将开始放电且Vcp将为30V。
在图2所示的示例性配置中，FET M11、M8和快速电容器C7形成了FETM21、M9和快速电容器C6的镜像。如上所述，当FET M9接通且快速电容器C6放电时，FET M8关断，FET M11接通，且快速电容器C7充电。即，当一个快速电容器充电时，另一个快速电容器放电，从而产生驱动电流。这样，快速电容器C6、C7被配置成在电荷泵10的输出处提供一电压，该电压不同于电荷泵10输入处电压的电压。应当注意，如果电流正在从电荷泵10汲取，那么电荷泵10的快速电容器就会放电。如果没有电流正在从电荷泵10汲取，那么电路就进行交替，快速电容器切换到Vcp，并且切换到Vcp的快速电容器不放电。
因为FET M11、M8和快速电容器C7形成了FET M21、M9和快速电容器C6的镜像，FET M21、M9和快速电容器C6的操作类似于上述关于FETM21、M9和快速电容器C6的操作。为了简明起见，FET M21、M9和快速电容器C6的操作将不再详细说明。
在图2所示的示例性配置中，FET M21、M11是n型FET，而FET M9、M8是p型FET，造成了Vcp大于clk_vin的正电荷泵电路。然而，本申请的技术并不局限于此。而是，在其它的示例性配置中，本申请的技术可产生负电荷泵。例如，如果FET M21、M11是p型FET，而FET M9、M8是n型FET，则能生成Vcp小于clk_vin的负电荷泵电路。
在一个示例中，图2的电荷泵10可以并入到集成电路(IC)中。例如，图2的电荷泵电路可以形成更大的IC的一部分，所述更大的IC包括附加的模拟电路，例如比较器、运算放大器等。在一个示例性配置中，快速电容器C6、C7可以在IC的外部。在这种情况下，IC可以具有连接到外部快速电容器的管脚。
还应当注意的是，图2的电荷泵10可以是独立的电荷泵。在另一个示例性配置中，Vcp可以施加至第二电荷泵的输入端处，如图2所配置的或用一些其它方式进行的配置。以这种方式，两个或多个电荷泵可彼此串联地放置。然而，当两个或多个电荷泵串联地放置在一起时，输出阻抗就开始增加，以便来供应相同量的驱动电流，电路可能需要以更高的频率或采用具有更高电容的快速电容器来操作。
根据本发明的各种技术，图3A-3E为示出了用于动态地移位时钟信号的逻辑电平的示例性电路的电路图。通过利用本申请的技术，单独的逻辑电平移位时钟由图3A-3E示出的电路产生，并施加到电荷泵10中的FET相应的栅极上，从而将电荷泵10中的FET的栅极-源极电压限制至Vclamp(例如，5V)。在某些示例中，在图3A-3E中所描述的逻辑电平移位时钟产生电路不驱动DC负载，并因此可以较小。
图3A示出了一种振荡器电路，其被配置成产生两个时钟信号，这两个时钟信号由图3B-3E中电路所使用以用于产生逻辑电平移位时钟。更具体地，图3A描述了由直流电压Vclamp供电的振荡器12，振荡器12产生第一和第二时钟信号clk_pclmp、clkb_clmp。第一和第二时钟信号clk_pclmp、clkb_clmp可以在0V和5V之间交替并具有相反的极性。图3A的振荡器12可以产生两个时钟信号，这两个时钟信号随后由图3B-3E所显示和描述的电路进行电平移位。
图3B-3E描绘了逻辑电平移位电路，概括而言，逻辑电平移位电路被配置成增加图3A中的振荡器12的第一时钟信号电压和第二时钟信号电压中的每一个的电压，并产生相应的逻辑电平移位时钟信号电压，逻辑电平移位时钟信号电压施加至图2的电荷泵10中的FET的每个相应的栅极端子上。
图3B描绘了用于产生施加至图2的电荷泵10的FET M21、M11的栅极端子上的逻辑电平移位时钟信号的逻辑电平移位电路，逻辑电平移位电路包括电容器C0、C1和FET M0、M1。更具体地，图3B描述了半电荷泵电路，半电荷泵电路可以将Vclamp增加至2*Vclamp。图3B中所示的电容器即电容器C0、C1可以很小，因为它们用于为图2中的电荷泵10的FET M21、M11的栅极端子施加偏置电压，并且不需要产生DC驱动电流。
在操作中，如果clk_clmp为高(例如，5V)，clkb_clmp为低(例如，0V)，那么接通FET M1，并且快速电容器C1充电至Vclamp，例如，至5V。如果clk_clmp为低(例如，0V)，clkb_clmp为高(例如，5V)，那么接通FET MO，快速电容器C0充电至Vclamp，例如，至5V。在下一个时钟周期中，接通FET M1，且快速电容器C1(充电至Vclamp)与Vclamp串联，此时clkb_chg_clmp为2*Vclamp(例如，10V)。类似地，在接下来的时钟周期中，接通FET M0，且快速电容器C0(充电到Vclamp)与Vclamp串联，此时clk_chg_clmp为2*Vclamp(例如，10V)。
在图3B所示的示例性电路中，FET M0、M1被描述为n型MOSFET。在一些示例中，FET MO、M1是p型MOSFET。
图3C描述了逻辑电平移位电路，逻辑电平移位电路用于产生施加至图2中的电荷泵10的FET M8、M9的栅极端子上的逻辑电平移位时钟信号。更具体地，图3C描绘了半电荷泵电路，半电荷泵电路包括FET M4、M5和快速电容器C2、C3，并且半电荷泵电路将电压Vin增加至(Vin+Vclamp)，以产生极性彼此相反的逻辑电平移位时钟信号clk_chg_vin和clkb_chg_vin。
图3C中的时钟信号生成电路的操作类似于以上关于图3B所描述的电路的操作，因此，将不再进行详细说明。一个显著的差别在于，在图3C中，添加了Vin(例如，25V)，而非Vclamp，来与快速电容器串联，快速电容器例如快速电容器C3充电至Vclamp(例如，5V)。因此，在一个示例性配置中，clk_chg_vin和clkb_chg_vin在25V和30V之间交替。
与图3B中的示例性电路所描述的快速电容器不同，图3C的快速电容器C2、C3必须是高压电容器，以在约25V至约30V之间操作。然而，快速电容器C2、C3在实体上可以很小(并且因而占据很小的芯片面积)，因为并不需要它们来驱动任何其它器件。
另外，图3C中的逻辑电平移位生成电路包括二极管D0、D1。二极管D0、D1用于在Vin上升期间限制FET M4、M5的器件栅极-源极电压。即，使用二极管DO、D1，使得如果Vin快速上升且图2的电荷泵10还没有开始运行，那么二极管DO、D1将在约0.7V时击穿，并且保护每个FET的栅极偏压。一旦电荷泵10开始运行，则时钟信号clk_chg_vin(类似地，时钟信号clkb_chg_vin)应当总是等于或大于Vin，因而二极管DO、D1将总是开路。
图3D描述了逻辑电平移位电路，逻辑电平移位电路用于产生施加至图3E中的FET M7、M10上逻辑电平移位时钟信号，以用于产生逻辑电平移位时钟信号clk_vin和clkb_vin。更具体地，图3D描述了半电荷泵电路，半电荷泵电路包括FET M2、M3和快速电容器C4、C5，并且将电压(Vin-Vclamp)增加至Vin，以产生极性彼此相反的逻辑电平移位时钟信号clk_dchg_vin和clkb_dchg_vin。在图3D中的逻辑电平移位电路的操作类似于以上关于图3B的描述，为了简明起见，将不再描述。
与图3B的示例性电路中所描述的快速电容器不同，图3D的快速电容器C4、C5必须是高压电容器，因为快速电容器C4、C5正充电至(Vin-Vclamp)，例如(25V-5V或20V以操作在25V-5V)。然而，快速电容器C4、C5在实体上可以很小(并且占据很小的芯片面积)，因为不需要它们来驱动任何其它器件。
此外，图3D的时钟信号生成电路包括齐纳二极管D4、D5。齐纳二极管D4、D5可用于在Vin的上升期间限制FET M2、M3的器件栅极-源极电压。即，使用齐纳二极管D4、D5，使得如果Vin快速上升且图2的电荷泵10还没有开始运行，那么齐纳二极管D4、D5将击穿并且保护每个FET的栅极偏压。齐纳二极管D4、D5应当在约-5V(而不是在0.7V)时击穿，因为时钟电压小于Vin而不超过5V。一旦电荷泵10开始运行，则时钟信号clk_dchg_vin(类似地，时钟信号clkb_dchg_vin)应当总是等于或小于Vin，因而齐纳二极管D4、D5将总是开路。
应当注意，图3D中的FET M2、M3描述为p型FET。在一些示例性配置中，图3D中的FET M2、M3可以是n型MOSFET。
图3E描述了逻辑电平移位电路，所述逻辑电平移位电路用于产生逻辑电平移位时钟信号，该信号施加到电荷泵10的快速电容器C6、C7(图2)上。如图3E中所示的示例性配置中，第一对FET，即FET M6、M7电耦合在一起。更具体的说，n型FET M6的漏极端子电连接至p型FET M7的漏极端子，从而形成第一反相器，所述第一反相器产生时钟信号clk_vin，该时钟信号clk_vin施加至图2中的电荷泵10的快速电容器C6上。
类似地，第二对FET即FET M10、M12电耦合在一起。更具体地说，n型FET M12的漏极端子电连接至p型FET M10的漏极端子，从而形成第二反相器，第二反相器产生时钟信号clkb_vin，时钟信号clkb_vin施加至图2中的电荷泵10的快速电容器C7上。逻辑电平移位时钟信号clk_vin和clkb_vin极性彼此相反。
应当注意的是，在典型的FET反相器构造中，两个FET的漏极短接在一起，且两个FET的栅极短接在一起。尽管以上关于图2所述的第一或第二反相器构造中，FET的栅极没有短接在一起，但是在图2中所描述的构造仍然在功能上充当反相器。
参照图3E左手边的由FET M6、M7形成的第一反相器，施加至FET M6的栅极的时钟信号clkb_clmp(来自图3A中所示的振荡器电路)在0V和Vclamp之间切换，以便分别接通和关断FET M6。施加至FET M7的栅极的时钟信号clkb_dchg_vin从Vin切换至(Vin-Vclamp)以分别接通和关断FET M7。这样，由FET M6、M7形成的第一反相器就产生了时钟信号clk_vin，时钟信号clk_vin在0V和Vin(例如25V)之间交替。时钟信号clk_vin施加至图2中的电荷泵10的快速电容器C6上。
应当注意，因为FET M6、M7的栅极-源极电压绝不大于Vclamp(例如5V)，所以FET M6、M7不需要高电压栅极。然而，由于时钟信号在0V和Vin(例如25V)之间交替，所以FET M6、M7的最大漏极-源极电压(Vds)将等于Vin(例如25V)。因此，高压Vds器件应该用于FET M6、M7。
由FET M10、M12形成的第二反相器是上述第一反相器的镜像，并且同样地以类似的方式操作。为了简明起见，将不再描述由FET M10、M12形成的第二反相器的操作。
以这种方式，图3A-3E中所描述的电路用于生成逻辑电平移位时钟信号，继而，逻辑电平移位时钟信号施加至在图2的电荷泵10中的相应的栅极上。使用本发明中所描述的技术，通过动态移位时钟信号的逻辑电平，避免了使用高压快速电容器和带高压栅极的器件，并且相对于现有的电荷泵技术而言，可以减小电荷泵的尺寸。
图4A-4E描述了各种示例性逻辑电平移位时钟信号，逻辑电平移位时钟信号由在图3A-3E中描述的示例性电路产生。在图4A-4E中，x轴表示时间，单位为秒，y轴表示时钟信号电压，单位为伏特。应当注意，在图4A-4E中所描述的所有时钟信号彼此同相。也就是说，在图4A-4E中所示的时钟信号基本上在相同的时间切换电压电平(即，从高逻辑电平转换为低逻辑电平)，因为信号是由相同的时钟所生成，然后进行电平移位的。
图4A描述了时钟信号clk_clmp，其由图中的14示出并由图3A中所示的电路生成，且在0V和5V(Vclamp)之间交替。图4B描述了时钟信号clk_chg_clmp，其由图中的16示出并由图3B中所示的电路生成，且在5V(Vclamp)和10V(2*Vclamp)之间交替。图4C描述了时钟信号clk_chg_vin，其由图中18示出并由图3C中所示的电路生成，且在25V(Vin)和30V(Vin+Vclamp)之间交替。图4D描述了时钟信号clk_dchg_vin，其由图中的20示出并由图3D中所示的电路生成，且在20V(Vin-Vclamp)和Vin(25V)之间交替。图4E描述了时钟信号clk_vin，其由图中的20示出并由图3E中所示的电路生成，且在0V和Vin(25V)之间交替。
附加注释和示例
在示例1中，集成电路包括电荷泵电路，电荷泵电路包括输入端、输出端、多个场效应晶体管(FET)以及至少两个快速电容器，多个FET中的每一个FET具有相应的栅极端子、并且至少两个快速电容器与多个FET中的至少一个FET电连通，其中，每个相应的栅极端子都配置成接收相应的逻辑电平移位时钟信号电压，其中，至少两个快速电容器被配置成响应于逻辑电平移位时钟信号电压交替地进行充电和放电，其中，至少两个快速电容器被配置成在输出端处施加与输入端处电压不同的电压。
在示例2中，在示例1的集成电路中的多个FET可选地配置成包括：第一对FET，其被布置为第一反相器；以及第二对FET，其被布置为第二反相器，其中，所述第一对FET中的每一个FET具有相应的漏极端子，其中，所述第一对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中的其中一个快速电容器的端子之间是电连通的，以及其中，所述第二对FET中的每一个FET具有相应的漏极端子，其中，所述第二对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中另一个快速电容器的端子之间是电连通的。
在示例3中，在示例1-2中的任何一个或多个的集成电路中的第一对FET和第二对FET中的每一个可选地配置成互补金属氧化物半导体(CMOS)反相器。
在示例4中，示例1-3中的任何一个或多个的集成电路的电荷泵电路可选地配置为正电荷泵电路，所述正电荷泵电路被配置成接收入输入电压，并且提供大于输入电压的输出电压。
在示例5中，示例1-4中的任何一个或多个的集成电路的电荷泵电路可选地配置为负电荷泵电路，所述负电荷泵电路配置成接收输入电压，并且提供小于输入电压的输出电压。
在示例6中，示例1-5中的任何一个或多个的集成电路可选地包括：振荡器电路以及至少两个逻辑电平移位电路。所述振荡器电路被配置成产生第一时钟信号电压和第二时钟信号电压。所述至少两个逻辑电平移位电路配置成：增加第一时钟信号电压和第二时钟信号电压中每一个时钟信号电压的电压，并且产生相应的逻辑电平移位时钟信号电压，所述相应的逻辑电平移位时钟信号电压施加至每个相应的栅极端子上。
在示例7中，示例1-6中的任何一个或多个的集成电路的相应的逻辑电平移位时钟信号电压可选地为彼此同相。
在示例8中，示例1-7中的任何一个或多个的集成电路的相应的逻辑电平移位时钟信号电压可选地包括：第一逻辑电平移位时钟信号电压和第二逻辑电平移位时钟信号电压，其中相应的逻辑电平移位时钟信号电压包括第一和第二逻辑电平移位时钟信号电压，其中第一逻辑电平移位时钟信号电压具有第一高电压电平和第一低电压电平，其中第二逻辑电平移位时钟信号电压具有第二高电压电平和第二低电压电平，并且其中第二高电压电平大于第一高电压电平，第二低电电压电平大于第一低电压电平。
在示例9中，电荷泵电路包括输入端、输出端、多个场效应晶体管(FET)以及与所述多个FET中的至少一个FET电连通的至少两个快速电容器，所述多个FET的每一个都具有相应的栅极端子，其中每个相应的栅极端子被配置成接收相应的逻辑电平移位时钟信号电压，其中至少两个快速电容器被配置成响应逻辑电平移位时钟信号电压交替地进行充电和放电，并且其中至少两个快速电容器被配置成在输出端处提供与输入处的电压不同的电压。
在示例10中，在示例1-9中的任何一个或多个的电荷泵电路中的多个FET可选地包括第一对FET，其被布置为第一反相器；以及第二对FET，其被布置为第二反相器，其中，所述第一对FET中的每一个FET具有相应的漏极端子，其中，所述第一对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中的其中一个快速电容器的端子之间是电连通的，以及其中，所述第二对FET中的每一个FET具有相应的漏极端子，其中，所述第二对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中另一个快速电容器的端子之间是电连通的。
在示例11中，在示例1-10中的任何一个或多个的电荷泵电路中的第一对FET和第二对FET中的每一个，可选地配置为互补金属氧化物半导体(CMOS)反相器。
在示例12中，示例1-11中的任何一个或多个的电荷泵电路包括正电荷泵电路，所述正电荷泵电路被配置成接收输入电压，并且提供大于输入电压的输出电压。
在示例13中，示例1-12中的任何一个或多个的电荷泵电路包括负电荷泵电路，所述负电荷泵电路被配置成接收输入电压，并且提供小于输入电压的输出电压。
在示例14中，示例1-13中的任何一个或多个的电荷泵电路可选地包括：振荡器电路，其被配置为产生第一时钟信号电压和第二时钟信号电压；以及至少两个逻辑电平移位电路，其配置为：增加所述第一时钟信号电压和所述第二时钟信号电压中每一个时钟信号电压的电压；以及产生所述相应的逻辑电平移位时钟信号电压，所述相应的逻辑电平移位时钟信号电压施加到所述相应的栅极端子中每一个栅极端子上。
在示例15中，示例1-14中的任何一个或多个的电荷泵电路的相应的逻辑电平移位时钟信号电压可选地为彼此同相。
在示例16中，示例1-15中的任何一个或多个的电荷泵电路的相应的逻辑电平移位时钟信号电压可选地包括：第一逻辑电平移位时钟信号电压和第二逻辑电平移位时钟信号电压，其中第一逻辑电平移位时钟信号电压具有第一高电压电平和第一低电压电平，其中第二逻辑电平移位时钟信号电压具有第二高电压电平和第二低电压电平，且其中第二高电压电平大于第一高电压电平，第二低电压电平大于第一低电压电平。
在示例17中，一种用于在电荷泵电路输出端处产生升压电压的方法，所述方法包括：产生多个逻辑电平移位时钟信号电压；将所述多个逻辑电平移位时钟信号电压分别施加到多个场效应晶体管(FET)的多个栅极端子上，以及响应于不同的时钟信号电压，对与所述多个FET电连通的至少两个快速电容器交替地进行充电和放电，其中，所述至少两个快速电容器被配置为在所述电荷泵电路的输出端处提供升压电压。
在示例18中，示例1-17中的任何一个或多个的多个FET可选地包括：第一对FET，其被布置为第一反相器；以及第二对FET，其被布置为第二反相器，
其中，所述第一对FET中的每一个FET具有相应的漏极端子，其中，所述第一对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中的其中一个快速电容器的端子之间是电连通的，以及其中，所述第二对FET中的每一个FET具有相应的漏极端子，其中，所述第二对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中另一个快速电容器的端子之间是电连通的。
在示例19中，在示例1-18中的任何一个或多个中的第一对FET和第二对FET中的每一个，都可选地配置为互补金属氧化物半导体(CMOS)反相器。
在示例20中，示例1-19中的任何一个或多个的电荷泵电路可选地包括正电荷泵电路，所述正电荷泵电路被配置成接收输入电压，并且提供大于输入电压的输出电压。
在示例21中，示例1-19中的任何一个或多个的电荷泵电路可选地包括负电荷泵电路，所述负电荷泵电路配置成接收输入电压，并且提供小于输入电压的输出电压。
在示例22中，示例1-21中的任何一个或多个的多个不同时钟信号电压的产生可选地包括：产生第一时钟信号电压和第二时钟信号电压；以及增加所述第一时钟信号电压和所述第二时钟信号电压中每一个时钟信号电压的电压，来产生所述逻辑电平移位时钟信号电压，所述逻辑电平移位时钟信号电压被分别施加到所述多个FET的所述多个栅极端子上。
在示例23中，电荷泵电路包括：用于产生多个逻辑电平移位时钟信号电压的模块；用于将所述多个逻辑电平移位时钟信号电压分别施加到多个场效应晶体管(FET)的多个栅极端子上的模块，以及用于响应于不同的时钟信号电压，对与所述多个FET电连通的至少两个快速电容器交替地进行充电和放电的模块，其中，所述至少两个快速电容器被配置为在所述电荷泵电路的输出端处提供升压电压。
在示例24中，系统或设备可以包括，或可以可选地与示例1-23的任何一个或多个的任何部分或任何部分的组合相结合，以包括：用于产生多个逻辑电平移位时钟信号电压的模块；用于将所述多个逻辑电平移位时钟信号电压分别施加到多个场效应晶体管(FET)的多个栅极端子上的模块，以及用于响应于不同的时钟信号电压，对与所述多个FET电连通的至少两个快速电容器交替地进行充电和放电的模块，其中，所述至少两个快速电容器被配置为在所述电荷泵电路的输出端处提供升压电压。
上文的详细描述包括对附图的参考，附图形成了详细描述的一部分。附图通过示例的方式示出了其中可以实践本申请的具体实施例。这些实施例也可以被称为“示例”。这些示例可以包括除了那些示出或描述之外的元素。然而，本发明人还考虑了其中仅提供了所示出并且描述的那些元素。此外，关于特定的示例(或其一个或多个方面)或者关于其他示例(或其一个或多个方面)，本发明人还考虑了使用所示出或描述的那些元素(其一个或多个方面)的任意组合或排列的示例。
本文所涉及的所有出版物、专利及专利文件全部作为本文的参考内容，尽管它们是分别加以参考的。如果本文与参考文件之间存在用途差异，则将参考文件的用途视作本文的用途的补充；若两者之间存在不可调和的差异，则以本文的用途为准。
在本文中，与专利文件通常使用的一样，术语“一”或“某一”表示包括一个或多个，但其他情况或在使用“至少一个”或“一个或多个”时应除外。在本文中，除非另外指明，否则使用术语“或”指无排他性的或者，使得“A或B”包括：“A但不是B”、“B但不是A”以及“A和B”。在所附权利要求中，术语“包含”和“在其中”等同于各个术语“包括”和“其中”的通俗英语。同样，在本文中，术语“包含”和“包括”是开放性的，即，系统、设备、物品或步骤包括除了权利要求中这种术语之后所列出的那些部件以外的部件的，依然视为落在该条权利要求的范围之内。而且，在下面的权利要求中，术语“第一”、“第二”和“第三”等仅仅用作标签，并非对对象有数量要求。
本文所述的方法示例至少部分可以是机器或计算机执行的。一些示例可包括计算机可读介质或机器可读介质，其被编码有可操作为将电子装置配置为执行如上述示例中所述的方法的指令。这些方法的实现可包括代码，例如微代码，汇编语言代码，高级语言代码等。该代码可包括用于执行各种方法的计算机可读指令。所述代码可构成计算机程序产品的部分。此外，所述代码可例如在执行期间或其它时间被有形地存储在一个或多个易失或非易失性有形计算机可读介质上。这些有形计算机可读介质的示例包括但不限于，硬盘、移动磁盘、移动光盘(例如，压缩光盘和数字视频光盘)，磁带，存储卡或棒，随机存取存储器(RAM)，只读存储器(ROM)等。
上述说明的作用在于解说而非限制。例如，上述示例(或示例的一个或多个方面)可结合使用。可以在理解上述说明书的基础上，利用现有技术的某种常规技术来执行其他实施例。遵照37C.F.R.§1.72(b)的规定提供摘要，允许读者快速确定本技术公开的性质。提交本摘要时要理解的是该摘要不用于解释或限制权利要求的范围或意义。同样，在上面的具体实施方式中，各种特征可归类成将本公开合理化。这不应理解成未要求的公开特征对任何权利要求必不可少。相反，本发明的主题可在于的特征少于特定公开的实施例的所有特征。因此，下面的权利要求据此并入具体实施方式中，每个权利要求均作为一个单独的实施例，并且可设想到这些实施例可以在各种组合或排列中彼此结合。应参看所附的权利要求，以及这些权利要求所享有的等同物的所有范围，来确定本申请的范围。

Claims (10)

1.一种电荷泵电路，包含：
输入端；
输出端；
多个场效应晶体管(FET)，所述多个FET中的每一个FET都具有相应的栅极端子；以及
至少两个快速电容器，其与多个FET中的至少一个FET电连通，
其中，所述相应的栅极端子中的每一个栅极端子被配置为接收相应的逻辑电平移位时钟信号电压，
其中，所述至少两个快速电容器被配置为响应于所述逻辑电平移位时钟信号电压交替地进行充电和放电，并且
其中，所述至少两个快速电容器被配置为在所述输出端处提供与所述输入端处的电压不同的电压。
2.如权利要求1所述的电荷泵电路，其中，所述多个FET包含：
第一对FET，其被布置为第一反相器；以及
第二对FET，其被布置为第二反相器，
其中，所述第一对FET中的每一个FET具有相应的漏极端子，其中，所述第一对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中的其中一个快速电容器的端子之间是电连通的，以及
其中，所述第二对FET中的每一个FET具有相应的漏极端子，其中，所述第二对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中另一个快速电容器的端子之间是电连通的。
3.如权利要求1所述的电荷泵电路，其中，所述电荷泵电路包括正电荷泵电路，所述正电荷泵电路被配置为接收输入电压，并且提供大于所述输入电压的输出电压。
4.如权利要求1所述的电荷泵电路，其中，所述电荷泵电路包括负电荷泵电路，所述负电荷泵电路被配置为接收输入电压，并且提供小于所述输入电压的输出电压。
5.如权利要求1所述的电荷泵电路，包括：
振荡器电路，其被配置为产生第一时钟信号电压和第二时钟信号电压；以及
至少两个逻辑电平移位电路，其被配置为：
增加所述第一时钟信号电压和所述第二时钟信号电压中每一个时钟信号电压的电压；以及
产生所述相应的逻辑电平移位时钟信号电压，所述相应的逻辑电平移位时钟信号电压施加到所述相应的栅极端子中每一个栅极端子上。
6.如权利要求1所述的电荷泵电路，
其中，所述相应的逻辑电平移位时钟信号电压包含第一逻辑电平移位时钟信号电压和第二逻辑电平移位时钟信号电压，
其中，所述第一逻辑电平移位时钟信号电压具有第一高压电平和第一低压电平，
其中，所述第二逻辑电平移位时钟信号电压具有第二高压电平和第二低压电平，以及
其中，所述第二高压电平大于所述第一高压电平，且所述第二低压电平大于所述第一低压电平。
7.如权利要求1所述的电荷泵电路，包括：
所述电荷泵电路包括在集成电路中。
8.一种用于在电荷泵电路输出端处产生升压电压的方法，所述方法包括：
产生多个逻辑电平移位时钟信号电压；
将所述多个逻辑电平移位时钟信号电压分别施加到多个场效应晶体管(FET)的多个栅极端子上，以及
响应于不同的时钟信号电压，对与所述多个FET电连通的至少两个快速电容器交替地进行充电和放电，
其中，所述至少两个快速电容器被配置为在所述电荷泵电路的输出端处提供升压电压。
9.如权利要求6所述的方法，其中，所述多个FET包括：
第一对FET，其被布置为第一反相器；以及
第二对FET，其被布置为第二反相器，
其中，所述第一对FET中的每一个FET具有相应的漏极端子，其中，所述第一对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中的其中一个快速电容器的端子之间是电连通的，以及
其中，所述第二对FET中的每一个FET具有相应的漏极端子，其中，所述第二对FET的所述相应的漏极端子中的每一个漏极端子彼此之间是电连通的，并且与所述快速电容器中另一个快速电容器的端子之间是电连通的。
10.如权利要求6所述的方法，其中，产生多个不同的时钟信号电压包括：
产生第一时钟信号电压和第二时钟信号电压；以及
增加所述第一时钟信号电压和所述第二时钟信号电压中每一个时钟信号电压的电压，来产生所述逻辑电平移位时钟信号电压，所述逻辑电平移位时钟信号电压被分别施加到所述多个FET的所述多个栅极端子上。
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