JP5112539B2 - 半導体集積回路 - Google Patents

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Description

実施形態は、半導体集積回路に関する。
半導体集積回路であるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、低価格化を実現するためチップ面積の削減が益々要求される。そのため、メモリセルアレイ以外の周辺回路は、面積を縮小させると同時に、性能を向上させる必要がある。
例えば、周辺回路の昇圧回路について考える。昇圧回路は、通常、電荷を蓄積するキャパシタと、このキャパシタの電荷を転送する転送トランジスタが多段に接続された構成となっており、キャパシタの電荷を次段のキャパシタに順次転送していくことで、入力電圧の昇圧を実現している。したがって、このような昇圧回路の性能は、キャパシタの容量に大きく依存することになる。
特開２００５−３５３７６０号
電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。
実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。
第１の実施形態に係る半導体集積回路の一部を示す回路図である。 本実施形態に係る半導体集積回路の転送トランジスタの平面図である。 図２のＡ−Ａ´断面図であり、本実施形態に係る半導体集積回路の転送トランジスタの寄生容量を説明する図である。 図２及び図３の表示に関する凡例を示す図である。 本実施形態に係る半導体集積回路の一部を示す等価回路図である。 第２の実施形態に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線の平面図である。 図６のＡ−Ａ´断面図であり、本実施形態に係る半導体集積回路の転送トランジスタ及びキャパシタ間配線の寄生容量を説明する図である。 第３の実施形態に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線の平面図である。 図８のＡ−Ａ´断面図であり、本実施形態に係る半導体集積回路の転送トランジスタ及びキャパシタ間配線の寄生容量を説明する図である。 第４の実施形態に係る半導体集積回路のキャパシタの断面図である。 第１の実施形態の比較例に係る半導体集積回路の転送トランジスタの平面図である。 図１１のＡ−Ａ´断面図であり、本比較例に係る半導体集積回路の転送トランジスタの寄生容量を説明する図である。 第２の実施形態の比較例に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線の平面図である。 図１３のＡ−Ａ´断面図であり、本比較例に係る半導体集積回路の転送トランジスタ及びキャパシタ間配線の寄生容量を説明する図である。 第３の実施形態の比較例に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線の平面図である。
以下、図面を参照しながら実施形態に係る半導体集積回路について説明する。
［第１の実施形態］
第１の実施形態では、半導体集積回路に用いられる転送トランジスタを図１に示すチャージポンプ（昇圧回路）を用いて説明する。
このチャージポンプは、ドレインとゲートが接続（ダイオード接続）された３つのＮＭＯＳ型の転送トランジスタＴ１〜Ｔ３を縦続接続してなる。以下において、各転送トランジスタＴ１〜Ｔ３のドレイン及びゲートが接続された転送ノードをＮ１、Ｎ２、Ｎ３とする。なお、転送トランジスタの数は３個以上であっても構わない。
１段目の転送トランジスタＴ１の転送ノードＮ１には、ＮＭＯＳ型のトランジスタＱ１を介して入力電圧ＶＢＳＴが供給される。そして、この入力電圧ＶＢＳＴが、転送トランジスタＴ１〜Ｔ３を介して昇圧され、３段目の転送トランジスタＴ３のソースから出力電圧ＢＯＯＳＴとして出力される。
転送トランジスタＴ１〜Ｔ３の転送ノードＮ１〜Ｎ３には、それぞれ所定容量のキャパシタＣ１〜Ｃ３の一端が接続されている。このうちキャパシタＣ１及びＣ３は、他端からクロックパルスＣＰ１（クロック信号）の供給を受ける。また、キャパシタＣ２は、他端からクロックパルスＣＰ２（クロック信号）の供給を受ける。以下において、各キャパシタＣ１〜Ｃ３のクロックパルスＣＰ１及びＣＰ２の入力ノードをＮ４、Ｎ５、Ｎ６とする。
クロックパルスＣＰ１及びＣＰ２は、クロックパルス生成回路ＣＧによって生成される。クロックパルス生成回路ＣＧは、２つのＮＡＮＤゲートＧ１及びＧ２と、４つのインバータＩＶ１〜ＩＶ４を有する。これら構成要素は、供給電圧ＶＳＵＰによって駆動される。
ＮＡＮＤゲートＧ１は、第１入力がＮＡＮＤゲートＧ２の第１入力、第２入力がＮＡＮＤゲートＧ２の出力、出力がインバータＩＶ１の入力にそれぞれ接続されている。インバータＩＶ１は、出力がインバータＩＶ２の入力に接続されている。インバータＩＶ２は、出力がキャパシタＣ１の入力ノードＮ４に接続されている。このインバータＩＶ２の出力がクロックパルスＣＰ１となる。また、図示されていないが、インバータＩＶ２の出力は、キャパシタＣ３の入力ノードＮ６にも接続されている。
ＮＡＮＤゲートＧ２は、第２入力に外部からのクロックパルスＰＭＰＣＬＫを受ける。インバータＩＶ３は、入力がＮＡＮＤゲートＧ２の出力、出力がインバータＩＶ４の入力にそれぞれ接続されている。そして、インバータＩＶ４は、出力がキャパシタＣ２の入力ノードＮ５に接続されている。このインバータＩＶ４の出力がクロックパルスＣＰ２になる。
以上の構成によって、クロックパルス生成回路ＣＧは、外部から供給されるクロックパルスＰＭＰＣＬＫから互いに逆位相のクロックパルスＣＰ１及びＣＰ２を生成する。
また、上記構成の他、チャージポンプは、インバータＩＶ５、２つのＮＭＯＳ型のトランジスタＱ２及びＱ３を備える。インバータＩＶ５は、入力がＮＡＮＤゲートＧ１及びＧ２の第１入力と共通に接続されており、供給電圧ＶＳＵＰによって駆動される。トランジスタＱ２は、ソースが接地電圧ＶＳＳ、ドレインがトランジスタＱ３のソース、ゲートがインバータＩＶ５の出力にそれぞれ接続されている。トランジスタＱ３は、ドレインがトランジスタＱ１のゲートに接続され、ゲートに入力される供給電圧ＶＳＵＰで駆動される。このチャージポンプは、トランジスタＱ２がオンされることで活性化する。
以上の構成を持つチャージポンプは、３段のディクソンチャージポンプになっている。始めに、入力電圧ＶＢＳＴによって、１段目のキャパシタＣ１に電荷が蓄積される。続いて、キャパシタＣ１に所定量の電荷が蓄積されると１段目の転送トランジスタＴ１がオンする。その結果、入力電圧ＶＢＳＴ及びキャパシタＣ１からの放電によって２段目のキャパシタＣ２に電荷が蓄積される。続いて、キャパシタＣ２に所定量の電荷が蓄積されると２段目の転送トランジスタＴ２がオンする。その結果、入力電圧ＶＢＳＴ及びキャパシタＣ２からの放電によって３段目のキャパシタＣ３に電荷が蓄積される。最後に、キャパシタＣ３に所定の電荷が蓄積されると、３段目のトランジスタＴ３がオンする。
このように、入力電圧ＶＢＳＴは、キャパシタＣ１からキャパシタＣ３に向けて転送される間に次第に昇圧されて出力電圧ＢＯＯＳＴとなる。
以上の動作からも分かるように、チャージポンプの効率は、転送トランジスタＴ１〜Ｔ３による電荷転送効率に大きく依存している。しかし、転送トランジスタＴ１〜Ｔ３の転送ノードＮ１〜Ｎ３には、上層配線のレイアウトによって、図１中点線で示すような寄生容量ＰＣ１〜ＰＣ３が発生する場合がある。そして、これら寄生容量ＰＣ１〜ＰＣ３が大きくなると、転送トランジスタＴ１〜Ｔ３による電荷転送効率が悪化することになる。ここで、寄生容量ＰＣ１〜ＰＣ３の一端はノードＮ１〜Ｎ３に接続されている。一方、他端はＶＳＳに接続されているが、これは一例である。寄生容量ＰＣ１〜ＰＣ３の他端は信号線であり、接地電圧ＶＳＳ、電源電圧ＶＤＤ、電源電圧ＶＤＤよりも大きな電圧、さらには、これらの電圧の間で変化する電圧が与えられる。
そこで、次に、この寄生容量ＰＣ１〜ＰＣ３の発生原因について説明する。
図１１は、本実施形態の比較例に係る転送トランジスタの平面図であり、図１２は、図１１のＡ−Ａ´断面図である。なお、図１１及び図１２は、２段目の転送トランジスタＴ２を例示したものであるが、他の転送トランジスタＴ１及びＴ３についても同様である。
ここで、図４は、図１１及び図１２の表示に関する凡例である。この凡例は、以下に示すいくつかの図面にも適用することができる。なお、凡例に示している「Ｍ１配線」は、上層の金属配線を示すものである。同様に、「Ｍ０配線」は、「Ｍ１配線」よりも下層の金属配線を示すものである。
比較例に係る転送トランジスタＴ２は、例えば、ｐ型ウエルのアクティブ領域ＡＡ上に形成されている。アクティブ領域ＡＡ上には、Ｚ方向（半導体集積回路の積層方向）に浮遊ゲートＦＧ、ゲート電極ＧＣが順次積層されている。ゲート電極ＧＣは、複数並んだ柱状のコンタクトＣＮ１０１を介して浮遊ゲートＦＧと電気的に接続されている。また、アクティブ領域ＡＡ中には、浮遊ゲートＦＧを挟むように、ｎ型の拡散層が形成されている。なお、ここでは、浮遊ゲートＦＧとゲート電極ＧＣを積層させた積層型ゲート電極を有する転送トランジスタＴ２を例に挙げて説明したが、以下で説明する本実施形態は、ゲート電極が単層である転送トランジスタにも適用することができる。
アクティブ領域ＡＡ及びゲート電極ＧＣ上には、転送ノードＮ２を形成する下層配線ＬＬ１０１（第１配線）が配置されている。ここで下層配線は、例えば、「Ｍ０配線」である。この下層配線ＬＬ１０１は、アクティブ領域ＡＡ上で、Ｙ方向（Ｚ方向に直交する方向）に延びる部分下層配線ＬＬ１０１ａと、アクティブ領域ＡＡ及びゲート電極ＧＣ上で、Ｘ方向に延び、部分下層配線ＬＬ１０１ａの端部と接続された部分下層配線ＬＬ１０１ｂからなる。このうち部分下層配線ＬＬ１０１ａは、Ｙ方向に複数並ぶ柱状のコンタクトＣＮ１０２を介してアクティブ領域ＡＡ中に形成されたｎ型の拡散層と電気的に接続されている。一方、部分下層配線ＬＬ１０１ｂは、Ｘ方向（Ｙ方向及びＺ方向に直交する方向）に複数並ぶコンタクトＣＮ１０３を介してゲート電極ＧＣと電気的に接続されている。したがって、アクティブ領域ＡＡとゲート電極ＧＣとは、コンタクトＣＮ１０２、下層配線ＬＬ１０１及びコンタクトＣＮ１０３を介して電気的に接続されていることになる。
アクティブ領域ＡＡ上には、転送ノードＮ３を形成する下層配線ＬＬ１０２が配置されている。この下層配線ＬＬ１０２は、Ｚ方向において、下層配線ＬＬ１０１と同じ位置（高さ）に配置されている。下層配線ＬＬ１０２は、Ｙ方向に複数並ぶ柱状のコンタクトＣＮ１０４を介してアクティブ領域ＡＡ中に形成されたｎ型の拡散層と電気的に接続されている。
更に、アクティブ領域ＡＡ、下層配線ＬＬ１０１、ゲート電極ＧＣ及び下層配線ＬＬ１０２上には、多くの場合、図１２に示すように、上層配線として半導体集積回路を構成するその他の一般的な信号配線ＵＬ１０１（第２配線）が配置されている（図１２に図示せず）。ここで上層配線は、例えば、「Ｍ１配線」である。これは、転送トランジスタＴ２上の空間を利用することでチップ面積の増大を抑制するためである。なお、図１２の場合、信号配線ＵＬ１０１は、Ｘ方向に延びている。ここで、信号配線ＵＬ１０１には、例えば、接地電圧ＶＳＳ、電源電圧ＶＤＤ、電源電圧ＶＤＤよりも大きな電圧、さらには、これらの電圧の間で変化する電圧が与えられる。
ここで、周辺回路は、面積を縮小させるために、キャパシタＣ１〜Ｃ３の容量が小さくなってきている。その結果、転送トランジスタの転送できる電荷の量が小さくなってきている。
また、配線を図１１及び図１２に示すように配置させた場合、ゲート電極ＧＣ及び信号配線ＵＬ１０１間に寄生容量ＰＣ１０１が生じる。例えば、ノードＮ２以外の配線（例えば、上述の信号配線ＵＬ１０１）がゲート電極ＧＣ上に配置された場合に寄生容量ＰＣ１０１が生じる。この寄生容量ＰＣ１０１は、図１に示す寄生容量ＰＣ２の一部となるものである。この寄生容量ＰＣ２が生じることにより、転送トランジスタＴ２の電荷転送効率に悪影響を及ぼす。
そこで、本実施形態では、転送トランジスタを次のような配置で構成する。
図２は、本実施形態に係る半導体集積回路の転送トランジスタの平面図であり、図３は、図２のＡ−Ａ´断面図である。なお、図２及び図３は、２段目の転送トランジスタＴ２を例示しているが、他の転送トランジスタＴ１及びＴ３も同様である。また、本実施形態の比較例で示した構成要素と同様の構成要素については、同一の符号を付し説明は省略する。
本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路と比べ、クロックパルスＣＰ２を供給する金属配線の配置が異なっている。
具体的には、ゲート電極ＧＣ上に、Ｘ方向及びＹ方向に広がる平面状の下層配線ＬＬ１０３（第１部分クロック信号線）が配置されている。ここで、下層配線ＬＬ１０３は、下層配線ＬＬ１０１、ＬＬ０２と同じ層に形成されている。
更に、アクティブ領域ＡＡ、下層配線ＬＬ１０１、ゲート電極ＧＣ及び下層配線ＬＬ１０３上には、Ｘ方向に延び、クロックパルスＣＰ２を供給する上層配線ＵＬ１０２が配置されている。この上層配線ＵＬ１０２は、Ｚ方向において、信号配線ＵＬ１０１と同じ層（例えば、上層配線ＵＬ１０２の底面の位置と信号配線ＵＬ１０１の底面の位置がほぼ等しいことを意味する）に配置されている。上層配線ＵＬ１０２は、Ｘ方向に複数並ぶコンタクトＣＮ１０５を介して下層配線ＬＬ１０３と電気的に接続されている。
つまり、下層配線ＬＬ１０３は、上層配線ＵＬ１０２と共にクロックパルスＣＰ２が供給される金属配線として機能する。換言すれば、クロックパルスＣＰ２が供給される金属配線の一部が、Ｚ方向において、ゲート電極ＧＣ及び信号配線ＵＬ１０１間に配置されていることになる。
転送トランジスタＴ２をこのような配置によって構成した場合、図３に示すような寄生容量ＰＣ１０１ａ及びＰＣ１０１ｂができる。これら寄生容量ＰＣ１０１ａ及びＰＣ１０１ｂを図１に示す等価回路に反映させたものが図５となる。
これら寄生容量のうちＰＣ１０１ａは、ゲート電極ＧＣ及び下層配線ＬＬ１０３間に生じるものである。すなわち、図５に示す転送ノードＮ２及び入力ノードＮ５間の寄生容量ＰＣ２ａとなる。この寄生容量ＰＣ２ａは、キャパシタＣ２と並列接続され、転送ノードＮ２及び入力ノードＮ５間の総容量を増やす働きをする。その結果、転送トランジスタＴ２のゲート電圧は上昇し易くなり、その分だけ電荷転送効率が向上することになる。以下において、この効果を「アシスト効果」と呼ぶこともある。また、このように転送ノード及び入力ノード間の総容量を増やす働きをする寄生容量を「アシスト容量」と呼ぶことにする。なお、このアシスト効果は、転送トランジスタ上の信号配線の有無に拘わらず得ることができる。
一方、寄生容量ＰＣ１０１ｂは、下層配線ＬＬ１０３及び信号配線ＵＬ１０１間に生じるものである。しかし、下層配線ＬＬ１０３は、ゲート電極ＧＣ及び信号配線ＵＬ１０１間に生じる電界を打ち消すシールドとして機能もする。その結果、信号配線ＵＬ１０１がゲート電極ＧＣに与える影響を、比較例の場合と比べて小さくすることができる。これによって、転送トランジスタＴ２のゲート電圧の立ち上がりの劣化を抑制することができる。以下において、この効果を「シールド効果」と呼ぶこともある。
また、本実施形態は、転送トランジスタ上の空間を利用して実現することが可能であるため、比較例と比べても、チップ面積を増大させることなく実現することができる。更には、このように、転送トランジスタ上の空間を利用することを前提に設計することで、比較例と比べて、設計の自由度が増し、チップ面積の縮小をも図ることができる。
以上、本実施形態によれば、チップ面積の増大させることなく、本実施形態の比較例よりも電荷転送効率の高い転送トランジスタを用いた半導体集積回路を提供することができる。
［第２の実施形態］
第２の実施形態は、転送トランジスタ及びキャパシタ間配線の配置に関する実施形態である。
先ず、本実施形態に係る半導体集積回路の配線配置を説明する前に、比較例となる半導体集積回路の配線配置を説明する。
図１３は、比較例に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図であり、図１４は、図１３のＡ−Ａ´断面図である。また、第１の実施形態及びその比較例で示した構成要素と同様の構成要素については、同一の符号を付し、説明を省略する。
比較例に係る転送トランジスタＴ２は、第１の実施形態に係る転送トランジスタＴ２と同様の配置によって構成されている。したがって、本比較例でも、以下で説明する第２の実施形態と共に、第１の実施形態と同様の効果を奏することができる点に留意されたい。
比較例に係るキャパシタＣ２は、ウエルキャパシタの構造をしている。つまり、ｐ型半導体基板上に形成されたｎ型ウエルを備え、このｎ型ウエルのアクティブ領域ＡＡ上にゲート電極ＧＣを備えている。以下において、転送トランジスタＴ２のアクティブ領域、ゲート電極をそれぞれＡＡ（Ｔ２）、ＧＣ（Ｔ２）で示し、キャパシタＣ２のアクティブ領域、ゲート電極をそれぞれＡＡ（Ｃ２）、ＧＣ（Ｃ２）で示す。
ゲート電極ＧＣ（Ｃ２）上には、Ｙ方向に延び、ノードＮ２を形成する下層配線ＬＬ２５１が配置されている。この下層配線ＬＬ２５１は、Ｙ方向に複数並ぶコンタクトＣＮ２５１を介してゲート電極ＧＣ（Ｃ２）と電気的に接続されている。
ゲート電極ＧＣ（Ｃ２）、下層配線ＬＬ２５１、アクティブ領域ＡＡ（Ｃ２）、下層配線ＬＬ１０１及びゲート電極ＧＣ（Ｔ２）上には、Ｘ方向に延び、転送ノードＮ２を形成する上層配線ＵＬ２５１（第３配線）が配置されている。この上層配線ＵＬ２５１は、コンタクトＣＮ２５２を介して下層配線ＬＬ２５１と電気的に接続されている。また、この上層配線ＵＬ２５１は、Ｘ方向に複数並ぶコンタクトＣＮ２０６を介して下層配線ＬＬ１０１とも電気的に接続されている。したがって、ゲート電極ＧＣ（Ｃ２）とＧＣ（Ｔ２）とは、コンタクトＣＮ２５１、下層配線ＬＬ２５１、コンタクトＣＮ２５２、上層配線ＵＬ２５１、コンタクトＣＮ２０６、コンタクトＣＮ１０３及び下層配線ＬＬ１０１を介して電気的に接続されていることになる。
つまり、比較例に係る半導体集積回路では、一旦、キャパシタＣ２の形成領域において下層配線層の高さにあった転送ノードＮ２は、転送トランジスタＴ２及びキャパシタＣ２間において一旦上層配線層の高さまで上がり、再び転送トランジスタＴ２の形成領域において下層配線層の高さまで戻るように形成されている。このような転送ノードＮ２の構造は、後述の第２の実施形態でも同様である。
アクティブ領域ＡＡ（Ｃ２）上には、Ｙ方向に延び、入力ノードＮ５を形成する下層配線ＬＬ２５２が配置されている。この下層配線ＬＬ２５２は、Ｙ方向に複数並ぶコンタクトＣＮ２５３を介してアクティブ領域ＡＡ（Ｃ２）と電気的に接続されている。
アクティブ領域ＡＡ（Ｃ２）、下層配線ＬＬ２５２、ゲート電極ＧＣ（Ｃ２）、アクティブ領域ＡＡ（Ｔ２）、ゲート電極ＧＣ（Ｔ２）、下層配線ＬＬ１０３及びＬＬ１０２上には、Ｘ方向に延び、クロックパルスＣＰ２を供給する上層配線ＵＬ２５２（第２部分クロック配線）が配置されている。この上層配線ＵＬ２５２は、コンタクトＣＮ２５４を介して下層配線ＬＬ２５２と電気的に接続されている。また、この上層配線ＵＬ２５２は、Ｘ方向に複数並ぶコンタクトＣＮ２０５を介して下層配線ＬＬ１０３と電気的に接続されている。
更に、アクティブ領域ＡＡ（Ｃ２）、下層配線ＬＬ２５２、ゲート電極ＧＣ（Ｃ２）、下層配線ＬＬ２５１、アクティブ領域ＡＡ（Ｔ２）、下層配線ＬＬ１０１、ゲート電極ＧＣ（Ｔ２）、下層配線ＬＬ１０３及びＬＬ１０２上には、Ｘ方向に延びる上層配線として半導体集積回路を構成するその他の一般的な信号配線ＵＬ２５３（第２配線）が配置されている。この信号配線ＵＬ２５３は、Ｚ方向において上層配線ＵＬ２５１及びＵＬ２５２と同じ位置（高さ）に配置され、且つ、Ｙ方向において上層配線Ｌ２５１及びＵＬ２５２間に配置されている。
以上のように配置された半導体集積回路によれば、図１４に示すように、上層配線ＵＬ２５１及びＵＬ２５３間に寄生容量ＰＣ２５１が生じてしまう。この寄生容量ＰＣ２５１は、転送ノードＮ２の寄生容量ＰＣ２の一部となるものであり、転送トランジスタＴ２のゲート電圧の立ち上がりを劣化させる原因となる。
そこで、本実施形態に係る半導体集積回路は、転送トランジスタ及びキャパシタ間配線を以下のように配置して構成する。
図６は、本実施形態に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図であり、図７は、図６のＡ−Ａ´断面図である。なお、図６及び図７は、２段目の転送トランジスタＴ２及びキャパシタＣ２間配線の配置を例示しているが、他の転送トランジスタＴ１及びキャパシタＣ１間配線並びに転送トランジスタＴ３及びキャパシタＣ３間配線の配置についても同様である。また、第１の実施形態及びその比較例、並びに本実施形態の比較例で示した構成要素と同じ構成要素については同一の符号を付し、説明を省略する。
本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路と比べ、クロックパルスＣＰ２を供給する金属配線の配置が異なっている。
具体的には、アクティブ領域ＡＡ（Ｃ２）、下層配線ＬＬ２５２、ゲート電極ＧＣ（Ｃ２）、下層配線ＬＬ２５１、アクティブ領域ＡＡ（Ｔ２）、下層配線ＬＬ１０１、ゲート電極ＧＣ（Ｔ２）及び下層配線ＬＬ１０３上に、クロックパルスＣＰ２を供給する上層配線ＵＬ２５４（第２部分クロック信号線）が配置されている。上層配線ＵＬ２５４は、コンタクトＣＮ２５５を介して下層配線ＬＬ２５２と電気的に接続されている。また、この上層配線ＵＬ２５４は、Ｘ方向に複数並ぶコンタクトＣＮ２０７を介して下層電極ＬＬ１０３とも接続されている。したがって、下層配線ＬＬ２５２とＬＬ１０３とは、コンタクトＣＮ２５５、上層配線ＵＬ２５４及びコンタクトＣＮ２０７を介して電気的に接続されていることになる。
また、この上層配線ＵＬ２５４は、Ｚ方向において上層配線ＵＬ２５１及びＵＬ２５３と同じ位置（高さ）に配置され、且つ、Ｙ方向において上層配線ＵＬ２５１及びＵＬ２５３間に配置されている。この点において、本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路とは異なっている。
このような比較例との差異によって、本実施形態では、図７に示すように、転送トランジスタＴ２及びキャパシタＣ２間配線にアシスト容量ＰＣ２５１ａ及び寄生容量２５１ｂができる。
このうちアシスト容量ＰＣ２５１ａは、上層配線ＵＬ２５１及びＵＬ２５４間に生じるものである。このアシスト容量ＰＣ２５１ａによって、転送ノードＮ２及び入力ノードＮ５間の総容量が増えるため、転送トランジスタＴ２のゲート電圧が上昇し易くなるアシスト効果を得ることができる。なお、このアシスト効果は、転送トランジスタ及びキャパシタ上の信号配線の有無に拘わらず得ることができる。
一方、寄生容量ＰＣ２５１ｂは、信号配線ＵＬ２５３及び上層配線ＵＬ２５４間に生じるものである。この寄生容量ＰＣ２５１ｂによって、転送ノードＮ２と信号配線ＵＬ２５３に生じる結合容量を打ち消すシールド効果を得ることができる。
また、本実施形態は、転送ノードを形成する配線と信号配線との間の空間を利用して実現することができるため、比較例と比べても、チップ面積を増大させることなく実現することができる。
以上、本実施形態によれば、チップ面積を増大させることなく、第１の実施形態及びその比較例並びに本実施形態の比較例と比べてより電荷転送効率の高い転送トランジスタを用いた半導体集積回路を提供することができる。
［第３の実施形態］
第３の実施形態も、第２の実施形態と同様、転送トランジス及びキャパシタ間配線の配置に関する実施形態である。
先ず、本実施形態に係る半導体集積回路の配線配置を説明する前に、比較例となる半導体集積回路の配線配置を説明する。
図１５は、比較例に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図である。なお、第１及び第２の実施形態並びにそれらの比較例で示した構成要素と同様の構成要素については、同一の符号を付し、説明を省略する。また、本実施形態の比較例に係る半導体集積回路は、転送ノードとクロックパルスを供給する下層配線との間に生じる寄生容量に関する実施形態であるため、図１５には信号配線は示されていない。
本実施形態の比較例に係る半導体集積回路は、転送ノードＮ２を形成する金属配線の形状と、この金属配線とクロックパルスを供給する金属配線との配置関係が第２の実施形態及びその比較例とは異なっている。
具体的には、ゲート電極ＧＣ（Ｃ２）、アクティブ領域ＡＡ（Ｃ２）、ＡＡ（Ｔ２）及びゲート電極ＧＣ（Ｔ２）上に、転送ノードＮ２を形成する下層配線ＬＬ３５１（第３配線）が配置されている。この下層配線ＬＬ３５１は、部分下層配線ＬＬ３５１ａ〜ＬＬ３５１ｄからなる。部分下層配線ＬＬ３５１ａは、ゲート電極ＧＣ（Ｃ２）上に、Ｙ方向に延びるように形成されている。この部分下層配線ＬＬ３５１ａは、Ｙ方向に複数並ぶコンタクトＣＮ３５１を介してゲート電極ＧＣ（Ｃ２）と電気的に接続されている。部分下層配線ＬＬ３５１ｂは、ゲート電極ＧＣ（Ｃ２）、アクティブ領域ＡＡ（Ｃ２）及びＡＡ（Ｔ２）上に、部分下層配線ＬＬ３５１ａの終端からＸ方向に延びるように形成されている。部分下層配線ＬＬ３５１ｃは、アクティブエリアＡＡ（Ｃ２）上に、部分下層配線ＬＬ３５１ｂの終端からＹ方向に延びるように形成されている。この部分下層配線ＬＬ３５１ｃは、Ｙ方向に複数並ぶコンタクトＣＮ３０２を介してアクティブ領域ＡＡ（Ｔ２）と電気的に接続されている。部分下層配線ＬＬ３５１ｄは、ゲート電極ＧＣ（Ｔ２）上に、部分下層配線ＬＬ３５１ｃの終端からＸ方向に延びるように形成されている。この部分下層配線ＬＬ３５１ｄは、Ｘ方向に複数並ぶコンタクトＣＮ３０３を介してゲート電極ＧＣ（Ｔ２）と電気的に接続されている。
更に、アクティブ領域ＡＡ（Ｃ２）、下層配線ＬＬ２５２、ゲート電極ＧＣ（Ｃ２）、下層配線ＬＬ３５１、アクティブ領域ＡＡ（Ｔ２）、ゲート電極ＧＣ（Ｔ２）及び下層配線ＬＬ１０３上に、Ｘ方向に延び、クロックパルスＣＰ２を供給する上層配線ＵＬ３５２が配置されている。この上層配線ＵＬ３５２は、コンタクトＣＮ３５４を介して下層配線ＬＬ２５２と電気的に接続されている。また、上層配線ＵＬ３５２は、Ｘ方向に複数並ぶコンタクト３０５を介して下層配線ＬＬ１０３と電気的に接続されている。
つまり、比較例に係る半導体集積回路では、ゲート電極ＧＣ（Ｃ２）及びＧＣ（Ｔ２）間が、一体的に形成された下層配線ＬＬ３５１によって接続されており、転送ノードＮ２が、上層配線層に現れないこと点が第２の実施形態及びその比較例とは異なる。
また、本比較例の場合、クロックパルスＣＰ２を供給する上層配線ＵＬ３５２は、Ｚ方向から見て転送ノードＮ２を形成する下層配線ＬＬ３５１との重なりが少ないことに留意されたい。
これに対し、本実施形態に係る半導体集積回路は、転送トランジスタ及びキャパシタ間配線を以下のように配置して構成する。
図８は、本実施形態に係る半導体集積回路の転送トランジスタ、キャパシタ、並びに、転送トランジスタ及びキャパシタ間配線を示す平面図であり、図９は、図８のＡ−Ａ´断面図である。なお、図８及び図９は、２段目の転送トランジスタＴ２及びキャパシタＣ２間配線の配置を例示しているが、他の転送トランジスタＴ１及びキャパシタＣ１間配線並びに転送トランジスタＴ３及びキャパシタＣ３間配線の配置についても同様である。また、第１及び第２の実施形態並びにそれらの比較例と本実施形態の比較例に示した構成要素と同じ構成要素については同一の符号を付し、説明を省略する。
本実施形態に係る半導体集積回路は、比較例に係る半導体集積回路と比べ、クロックパルスＣＰ２を供給する金属配線の配置が異なっている。
具体的には、アクティブ領域ＡＡ（Ｃ２）、下層配線ＬＬ２５２、ゲート電極ＧＣ（Ｃ２）、下層配線ＬＬ３５１、アクティブ領域ＡＡ（Ｔ２）、下層配線ＬＬ１０３及びゲート電極ＧＣ（Ｔ２）上に、クロックパルスＣＰ２を供給する上層配線ＵＬ３５４（第３部分クロック配線）が配置されている。上層配線ＵＬ３５４は、コンタクトＣＮ３５５を介して下層配線ＵＬ２５２と電気的に接続されている。また、上層配線ＵＬ３５４は、コンタクトＣＮ３０７を介して下層配線ＬＬ１０３とも接続されている。したがって、下層配線ＬＬ１０３とＬＬ２５２とは、コンタクトＣＮ３０７、上層配線ＵＬ３５４及びコンタクトＣＮ３５５を介して電気的に接続されていることになる。
また、本実施形態の場合、クロックパルスＣＰ２を供給する上層配線ＵＬ３５４は、Ｚ方向から見て転送ノードＮ２を形成する下層配線ＬＬ３５１との重なりが、比較例の場合と比べて大きく、部分下層配線ＬＬ３５１ｂにおいてほぼ完全に重なっている。
以上の配線配置によって本実施形態に係る半導体集積回路では、図９に示すように、転送トランジスタＴ２及びキャパシタＣ２間配線にアシスト容量ＰＣ３５１ができる。
アシスト容量ＰＣ３５１は、上層配線ＵＬ３５４及び下層配線ＬＬ３５１間に生じるものである。このアシスト容量ＰＣ３５１によって、転送ノードＮ２及び入力ノードＮ５間の総容量が増えるため、転送トランジスタＴ２のゲート電圧が上昇し易くなるアシスト効果を得ることができる。
アシスト容量ＰＣ３５１と同様のアシスト容量は、比較例に係る場合もできるが、比較例の場合、上層配線ＵＬ３５２と下層配線ＬＬ３５１との重なりが少ないため、本実施形態に係るアシスト容量ＰＣ３５１と比べて容量が小さくなってしまう。つまり、本実施形態のような大きなアシスト効果は望めない。
逆に言えば、本実施形態のように、上層配線ＵＬ３５４及び下層配線ＵＬ３５１の重なりを大きくすることで大きなアシスト効果を得ることが可能となる。
以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、より大きなアシスト効果を得ることができるため、電荷転送効率の高い転送トランジスタを用いた半導体集積回路を提供することができる。
［第４の実施形態］
第４の実施形態は、キャパシタの配置に関する実施形態であり、第１〜第３の実施形態と組み合わせて適用することができる。
図１０は、本実施形態に係るキャパシタの断面図である。なお、図１０は、２段目のキャパシタＣ２を例示したものであるが、他のキャパシタＣ１及びＣ３についても同様である。
本実施形態に係るキャパシタＣ２は、ｎ型ウエルのアクティブ領域ＡＡ上に形成されている。アクティブ領域ＡＡ上には、Ｚ方向に浮遊ゲートＦＧ、ゲート電極ＧＣが順次積層されている。アクティブ領域ＡＡ及び浮遊ゲートＦＣ間には誘電材料が充填されており、これによってキャパシタＣ２が形成されている。ゲート電極ＧＣは、Ｘ方向に複数並んだ柱状のコンタクトＣＮ４５１を介して浮遊ゲートＦＧと電気的に接続されている。
アクティブ領域ＡＡ及びゲート電極ＧＣ上には、入力ノードＮ５を形成する下層配線ＬＬ４５１が配置されている。この下層配線ＬＬ４５１は、柱状のコンタクトＣＮ４５２を介してアクティブ領域ＡＡと電気的に接続されている。
また、アクティブ領域ＡＡ及びゲート電極ＧＣ上に、転送ノードＮ２を形成する下層配線ＬＬ４５２が配置されている。この下層配線ＬＬ４５２は、柱状のコンタクトＣＮ４５３を介してゲート電極ＧＣと電気的に接続されている。
更に、アクティブ領域ＡＡ、下層配線ＬＬ４５１、ゲート電極ＧＣ及び下層配線ＬＬ４５２上には、上層配線として半導体集積回路を構成するその他の一般的な信号配線ＵＬ４５１が配置されている。
本実施形態に係るキャパシタＣ２は、第１の実施形態と同様、クロックパルスＣＰ２を供給する下層配線ＬＬ４５１を、Ｚ方向においてゲート電極ＧＣ及び信号配線ＵＬ４５１間に配置することで、図１０に示すようなアシスト容量ＰＣ４５１ａ及び寄生容量ＰＣ４５１ｂができる。
このうちアシスト容量ＰＣ４５１ａは、ゲート電極ＧＣ及び下層配線ＬＬ４５１間に生じるものであり、図５に示す転送ノードＮ２及び入力ノードＮ５間のアシスト容量ＰＣ２ａの一部となる。つまり、このアシスト容量ＰＣ４５１ａによって、転送トランジスタＴ２のゲート電圧を上昇し易くするアシスト効果を得ることができる。
一方、寄生容量ＰＣ４５１ｂは、下層配線ＬＬ４５１及び信号配線ＵＬ４５１間に生じるものであり、この寄生容量ＰＣ４５１ｂによって、ゲート電極ＧＣ及び信号配線ＵＬ４５１間に生じる結合容量を打ち消すシールド機能を得ることができる。
以上、本実施形態を第１〜第３の実施形態と併用して適用することで、第１〜第３の実施形態よりも更に電荷転送効率が高い転送トランジスタを用いた半導体集積回路を提供することができる。
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＡＡ・・・アクティブ領域、Ｃ・・・キャパシタ、ＣＮ・・・コンタクト、ＣＰ・・・クロックパルス、ＦＧ・・・浮遊ゲート、ＧＣ・・・ゲート電極、ＬＬ・・・下層配線、Ｎ・・・ノード、ＰＣ・・・寄生容量／アシスト容量、Ｔ・・・転送トランジスタ、ＵＬ・・・上層配線。

Claims (5)

  1. ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、
    クロック信号が供給されるクロック信号線と、
    一端が前記転送トランジスタの前記ゲート電極に接続され、他端に前記クロック信号が与えられるキャパシタと
    を備え、
    前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されている
    ことを特徴とする半導体集積回路。
  2. 前記第１部分クロック信号線よりも上層に配置され、前記第１部分クロック信号線を介して前記ゲート電極上に形成された第２配線を備える
    ことを特徴とする請求項１記載の半導体集積回路。
  3. 前記転送トランジスタは、当該転送トランジスタのゲート電極に一端が接続された前記キャパシタと共に昇圧回路を構成し、
    それぞれが前記昇圧回路である第１昇圧回路及び第２昇圧回路を備え、
    前記第１昇圧回路及び前記第２昇圧回路は、それぞれの前記転送トランジスタが縦続接続されており、
    前記第１昇圧回路の前記キャパシタの他端に与えられる前記クロック信号と前記第２昇圧回路の前記キャパシタの他端に与えられる前記クロック信号は、逆位相である
    ことを特徴とする請求項１又は２記載の半導体集積回路。
  4. 前記キャパシタの前記一端と前記転送トランジスタの前記ゲート電極間を接続する第３配線を備え、
    前記クロック信号線の一部である第２部分クロック信号線は、前記第３配線と同じ層に配置され、且つ、前記第３配線と平行に延びる
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体集積回路。
  5. 前記キャパシタの前記一端と前記転送トランジスタの前記ゲート電極間を接続する第３配線を備え、
    前記クロック信号線の一部である第３部分クロック信号線は、半導体集積回路の積層方向において前記第３配線と異なる位置に配置され、且つ、前記積層方向から見て前記第３配線と重なっている
    ことを特徴とする請求項１〜３のいずれか１項記載の半導体集積回路。
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JP3385960B2 (ja) * 1998-03-16 2003-03-10 日本電気株式会社 負電圧チャージポンプ回路
JP2001085633A (ja) * 1999-09-10 2001-03-30 Hitachi Ltd 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置
JP3960513B2 (ja) * 2001-08-01 2007-08-15 シャープ株式会社 半導体チャージポンプ回路および不揮発性半導体記憶装置
JP2003100892A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 容量素子及びそれを用いた昇圧回路
JP4751035B2 (ja) 2004-06-09 2011-08-17 株式会社東芝 半導体集積回路及び昇圧回路
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