JP6326553B2 - 半導体装置 - Google Patents
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Description
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
すなわち、半導体装置は入出力セルの配列方向に長いESD保護回路を入出力セルの外側に備える。ESD保護回路は抵抗と容量とインバータとNチャネル型トランジスタとで構成される。
図1は比較例に係る半導体装置の概略レイアウトを示す平面図である。半導体装置10Sはチップの外周部に入出力セル11および電源セル12、13を備える。入出力セル11および電源セル12、13が配置される領域をIO領域という。IO領域はチップ端部21、22、23、24に近接して、平面視でチップ端部21、22、23、24が構成する4つの辺に沿っている。チップ端部21、23が構成する2つの辺はX方向に沿って伸びている。チップ端部22、24が構成する2つの辺はY方向に沿って伸びている。入出力セル11は1つの入出力パッドに接続される入出力回路の形成領域である。電源セル12、13はESDやノイズから半導体装置を保護するESD保護回路およびチップ内部へ電源またはGND(接地電位)を供給する配線の形成領域である。電源インピーダンスを均等に小さくする必要から、電源セル12、13は、複数の入出力セル11毎に分散して配置され、入出力セル11と入出力セル11の間へ隣接して配置される。半導体装置10Sは電源ドメインが1つであるが、電源セル12、13は1つのチップ辺に対向するIO領域に3か所ずつ配置されている。
次に、比較例に係る半導体装置の課題を解決する実施形態に係る半導体装置について説明する。
図8は実施形態に係る半導体装置の構成を示すレイアウト図である。半導体装置10は、X方向に直列に配置される複数の入出力回路(IO)と、複数の入出力回路(IO)の外側(チップ端部(EDG))側に配置されるESD保護回路(ESD)と、を備える。ESD保護回路(ESD)は、抵抗(R)と、容量(C)と、インバータ(INV)と、Nチャネル型トランジスタ(NMOS)と、を備える。
入出力回路よりも大きいESD保護回路を入出力回路列に配置しないので、チップ面積の増加を抑制することができる。
実施例1のESD保護回路のセルレイアウトを変更した例(変形例1)について説明する。
図14は変形例1に係る半導体装置のESD保護回路のレイアウト図であり、図9の下辺(チップ端部21)側に配置されるESD保護回路の向きに合わせている。変形例1に係る半導体装置は二つのESD保護回路で持つRCタイマを共有化する。チップ端部24側からNチャネル型トランジスタQ1、インバータINV1、RCタイマ126、インバータINV1、Nチャネル型トランジスタQ1の順に配置されている。図14の第1のESD保護回路124AはX方向に沿って複数縦列に配置される。図9の右辺(チップ端部22)、上辺(チップ端部23)、左辺(チップ端部24)側に配置されるESD保護回路124Aもチップ端部21側に配置されるESD保護回路124Aと同様に配置される。
実施例1の入出力セルに別機能を追加した例(変形例2)について説明する。
図15は変形例2に係る半導体装置のIO領域の回路図であり、図9の下辺(チップ端部21)側に配置されるIO領域の向きに合わせている。図16は図15のIO領域のレイアウト図である。変形例2に係る半導体装置は通常の入出力セル11と異なる入出力セル11Aを備える。入出力セル11Aは入出力セル11の機能に加えて、シュミットトリガのノア(NOR)114やインバータ115等の論理回路で構成される機能を備える。ノア114およびインバータ115は電源配線211と接地配線212とに接続される。この結果、入出力セル11Aは入出力セル11よりも面積が大きくなる。例えば、入出力セル11Aのセル幅を入出力セル11のセル幅に合わせると、入出力セル11Aのセル高さが入出力セル11のセル高さよりも高くなる。しかし、入出力セル11Aが配置される箇所にESD保護回路124を配置しないようにすることにより、入出力セル11Aの高さが高くなった部分を吸収することが可能となる。面積の異なる様々な仕様の入出力セルにおいてセル幅を合せた場合や細幅化を行った際、チップ内側へ突き出るセルが存在する。この突出し部をESD保護回路124の配置領域で吸収するように配置する。図9の右辺(チップ端部22)、上辺(チップ端部23)、左辺(チップ端部24)側に配置される入力セル11Aもチップ端部21側に配置される入力セル11Aと同様に配置される。
実施例1のパッドの位置を変更した例(変形例3)について説明する。
図17は変形例3に係る半導体装置のIO領域のレイアウト図であり、図9の下辺(チップ端部21)側に配置されるIO領域の向きに合わせている。変形例3に係る半導体装置は入出力端子112、電源端子122および接地端子123をESD保護回路124とチップ端21との間に配置した例である。入出力端子112、電源端子122および接地端子123の幅は、入出力セル11と同程度か小さい幅である。変形例3の半導体装置の入出力セル11、電源セル12A、13AおよびESD保護回路124は実施例1と同様である。図9の右辺(チップ端部22)、上辺(チップ端部23)、左辺(チップ端部24)側に配置される入出力端子112、電源端子122および接地端子123もチップ端部21側に配置される入出力端子112、電源端子122および接地端子123と同様に配置される。
実施例1のパッドを千鳥配置にした例(変形例4)について説明する。
図18は変形例4に係る半導体装置のIO領域のレイアウト図であり、図9の下辺(チップ端部21)側に配置されるIO領域の向きに合わせている。図19は図18のパッドを透視したレイアウト図である。図20は図18のパッドを取り除いたレイアウト図である。変形例4に係る半導体装置は、入出力セル11を変形例3よりも細幅化(セル高さは大きく)して、入出力端子112、電源端子122、接地端子123をIO領域に千鳥配置(ジグザグ状に配置)して構成される。変形例4に係る入力端子112、電源端子122、接地端子123の幅は入出力セル11、電源セル12A、13Aの幅よりも大きい。よって、1つの入出力端子112または電源端子122または電源端子123は、入出力セル11または電源セル12Aまたは電源セル13Aが隣接する3つのセルに平面視で重なるようになる。1つの電源端子122は隣接する入出力セル11と電源セル13Aに平面視で重なる。変形例4の半導体装置の入出力セル11、電源セル12A、13AおよびESD保護回路124はセル形状を除いて実施例1、変形例3と同様である。図9の右辺(チップ端部22)、上辺(チップ端部23)、左辺(チップ端部24)側に配置される入出力端子112、電源端子122および接地端子123もチップ端部21側に配置される入出力端子112、電源端子122および接地端子123と同様に配置される。
実施例1の電源配線/接地配線の配置を変更した例(変形例5)について説明する。
図21は変形例5に係る半導体装置のIO領域の電源配線と接地配線の結線図であり、図9の下辺(チップ端部21)側に配置されるIO領域の向きに合わせている。図22は図21のIO領域のレイアウト図である。変形例5では、実施例1のESD保護回路124の電源配線213と接地配線214の配置を入れ替え、それに伴いNチャネル型トランジスタおよびPチャネル型トランジスタなど配置を替えている。これ以外については、変形例5は実施例1と同様である。入出力セル11とESD保護回路124が隣接する側のそれぞれの内側に接地配線212、214を配置接続する。図22のレイアウト例では、入出力セル11およびESD保護回路124と、パッド122とは平面視で重なるが、見やすくするために、図22では重なる部分ではいずれか一方のみを記載している。図の左側に入出力セル11とESD保護回路124の配置を示し、その右側にパッド122の配置を示している。入出力セル11に接続する電源配線211を配置する領域、入出力セル11に接続する接地配線212およびESD保護回路124に接続する接地配線214の領域、ESD保護回路124に接続する電源配線213を配置する領域はそれぞれX方向に沿って伸びる。入出力セル11の電源配線211とESD保護回路124の電源配線213同士を配線215で接続する。配線215は、電源配線211、213のメタルよりも上層の低抵抗のメタルであり、パッド122間のスペースに配置される。図9の右辺(チップ端部22)、上辺(チップ端部23)、左辺(チップ端部24)側に配置される電源配線および接地配線もチップ端部21側に配置される電源配線および接地配線と同様に配置される。
電源ドメインが複数の例(変形例6)について説明する。
図23は変形例6に係る半導体装置のIO領域のレイアウト図であり、図9の下辺(チップ端部21)側に配置されるIO領域の向きに合わせている。図24は図23のIO領域の回路図である。変形例3のようにIO領域で使用する電源と内部回路で使用する電源を異ならせる場合、半導体装置内は複数の電源領域(電源ドメイン)を備えることになる。変形例6に係る半導体装置では、電源(VDD1)および接地(VSS1)で動作する電源ドメインPD1と、電源(VDD2)および接地(VSS2)で動作する電源ドメインPD2とを備え、IO領域にも電源ドメインPD1と電源ドメインPD2を備える。電源ドメインPD1および電源ドメインPD2のそれぞれは、実施例1と同様に入出力セル11、電源セル12A、13AおよびESD保護回路124を備える。変形例6に係る半導体装置は、IO領域の電源ドメインPD1と電源ドメインPD2との間にブリッジセル(ブリッジ回路)14を備える。ブリッジセル14は電源ドメインPD1の接地配線212と電源ドメインPD2の接地配線222とを接続する双方向のダイオードD4、D5を備える。ダイオードD4のアノードは接地配線212に接続され、カソードは接地配線222に接続される。ダイオードD5のアノードは接地配線222に接続され、カソードは接地配線212に接続される。電源配線211と電源配線221は分離されている。
図27は実施例2に係る半導体装置の概略レイアウト図である。図28は図27のIO領域の回路図であり、図27の下辺(チップ端部21)側に配置されるIO領域の向きに合わせている。半導体装置10Bには電源ドメインが4種類あり、図面上チップの左上と右下に実施例1に係る技術を適用した電源ドメインが2種類、左下と右辺に比較例に係る技術を適用する電源ドメインが2種類ある。すなわち、半導体装置10Bは一つの半導体基板上に4つの電源ドメインPD1、PD2、PD3、PD4を備える。電源ドメインPD1、PD3のIO領域は、チップの外周部に実施例1と同様なIO領域(入出力セル11、入出力端子112、電源セル12A、13A、電源端子122、接地端子123およびESD保護回路124)を備える。電源ドメインPD2、PD4のIO領域は、チップの外周部に比較例と同様なIO領域(入出力セル11、入出力端子112、電源セル12、13、電源端子122および接地端子123)を備える。電源ドメインPD1、PD2、PD3、PD4のIO領域のそれぞれの境界にはブリッジセル(ブリッジ回路)14を備える。電源ドメインPD2、PD4のIO領域の面積は電源ドメインPD1、PD3のIO領域の面積よりも小さい。言い換えると、電源ドメインPD2、PD4のIO領域がチップ端部に沿う方向の長さは電源ドメインPD1、PD3のIO領域がチップ端部に沿う方向の長さよりも小さい。
11・・・入出力セル
111・・・入出力回路
D1、D2・・・ダイオード
Q2・・・Pチャネル型トランジスタ
Q3・・・Nチャネル型トランジスタ
INV3・・・インバータ
112・・・入出力端子(入出力パッド)
12、13・・・電源セル
121・・・ESD保護回路
122・・・電源端子(電源パッド)
123・・・接地端子(接地パッド)
12A・・・電源セル
124・・・ESD保護回路
126・・・RCタイマ
R1・・・抵抗
C1・・・容量
INV1・・・インバータ
Q1・・・Nチャネル型トランジスタ
13A・・・電源セル
D3・・・ダイオード
14・・・ブリッジセル(ブリッジ回路)
16・・・コーナセル
21、22、23、24・・・チップ端部
D4、D5・・・ダイオード
Claims (20)
- 半導体装置は、
第1のパッドに接続される第1の入出力回路と、
前記第1の入出力回路に対しチップ端部が構成する1つの辺に沿う方向に配置され、第2のパッドに接続される第2の入出力回路と、
前記第1および第2の入出力回路の外側の前記チップ端部の近傍に配置される第1のESD保護回路と、
を備え、
前記第1のESD保護回路は、第1の抵抗と、第1の容量と、第1のインバータと、第1のNチャネル型トランジスタと、を備える。 - 請求項1の半導体装置において、
第1の電源パッドに接続される第1の電源配線と、
第1の接地パッドに接続される第1の接地配線と、
を備える。 - 請求項2の半導体装置において、
前記第1および第2の入出力回路は、それぞれ、信号配線にアノードが接続され第1の電源配線にカソードが接続される第1のダイオードと、第1の接地配線にアノードが接続され前記信号配線にカソードが接続される第2のダイオードと、前記信号配線に接続される出力回路または入力回路と、を備える。 - 請求項3の半導体装置において、
前記第1の抵抗の一端は前記第1の電源配線に接続され、
前記第1の抵抗の他端は前記第1の容量の一端に接続され、
前記第1の容量の他端は前記第1の接地配線に接続され、
前記第1の抵抗の他端は第1のインバータの入力に接続され、
前記第1のインバータの出力は第1のNチャネル型トランジスタのゲート電極に接続され、
前記第1のNチャネル型トランジスタは前記第1の電源配線と前記第1の接地配線との間に電流経路を構成するようにされる。 - 請求項4の半導体装置において、
前記第1の入出力回路と前記第2の入出力回路との間に配置され、
前記第1の接地配線にアノードが接続され前記第1の電源配線にカソードが接続される第3のダイオードを備える。 - 請求項2の半導体装置において、
前記第1のESD保護回路に対し前記1つの辺に沿う方向に配置される第2のESD保護回路を備え、
前記第2のESD保護回路は、前記第1の電源配線に一端が接続される第2の抵抗と、前記第2の抵抗の他端に一端が接続され前記第1の接地配線に他端が接続される第2の容量と、前記第2の抵抗の他端が入力される第2のインバータと、前記第2のインバータの出力にゲート電極が接続され前記第1の電源配線と前記第1の接地配線との間に電流経路を構成する第2のNチャネル型トランジスタと、を備える。 - 請求項2の半導体装置において、
前記第1の保護回路に対し前記1つの辺に沿う方向に配置される第3のESD保護回路を備え、
前記第3のESD保護回路は、前記第1の抵抗の他端が入力される第3のインバータと、前記第3のインバータの出力にゲート電極が接続され前記第1の電源配線と前記第1の接地配線との間に電流経路を構成する第3のNチャネル型トランジスタと、を備える。 - 請求項2の半導体装置において、
前記第1のパッドは平面視で前記第1の入出力回路が形成される領域に重なるように配置され、
前記第2のパッドは平面視で前記第2の入出力回路が形成される領域に重なるように配置される。 - 請求項8の半導体装置において、
前記第1のパッドは平面視で前記第1の入出力回路が形成される領域および前記第2の入出力回路が形成される領域に重なるように配置され、
前記第2のパッドは平面視で前記第2の入出力回路が形成される領域および前記第1の入出力回路が形成される領域に重なるように配置される。 - 請求項2の半導体装置において、
前記第1のパッドは平面視で前記第1のESD保護回路が形成される領域よりも前記1つの辺に近い側に配置され、
前記第2のパッドは平面視で前記第1のESD保護回路が形成される領域よりも前記1つの辺に近い側に配置される。 - 請求項5の半導体装置において、
前記第1の電源配線は、前記1つの辺に沿う方向に延在する第3および第4の電源配線を有し、
前記第1の接地配線は、前記1つの辺に沿う方向に延在する第3および第4の接地配線を有し、
前記第3の電源配線は前記第1のダイオードのカソードと前記第3のダイオードのカソードとに接続され、
前記第3の接地配線は前記第2のダイオードのアノードと前記第3のダイオードのアノードとに接続され、
前記第4の電源配線は前記第1の抵抗の一端と前記第1のNチャネル型トランジスタに接続され、
前記第4の接地配線は前記第1の容量の他端と前記第1のNチャネル型トランジスタとに接続される。 - 請求項11の半導体装置において、
前記チップ端部側から前記第4の接地配線、前記第4の電源配線、前記第3の接地配線、前記第3の電源配線の順に配置される。 - 請求項11の半導体装置において、
前記チップ端部側から前記第4の電源配線、前記第4の接地配線、前記第3の接地配線、前記第3の電源配線の順に配置される。 - 請求項2の半導体装置において、
第2の電源パッドに接続される第2の電源配線と、
第2の接地パッドに接続される第2の接地配線と、
前記第1の入出力回路に対しチップ縁辺に沿う方向に配置される第3のESD保護回路と、
を備え、
前記第3のESD保護回路は、前記第2の電源配線に一端が接続される第3の抵抗と、前記第3の抵抗の他端に一端が接続され前記第2の接地配線に他端が接続される第3の容量と、前記第3の抵抗の他端が入力される第3のインバータと、前記第3のインバータの出力にゲート電極が接続され前記第2の電源配線と前記第2の接地配線との間に電流経路構成する第2のNチャネル型トランジスタと、前記第2の接地配線にアノードが接続され前記第2の電源配線にカソードが接続される第4のダイオードと、を備える。 - 請求項14の半導体装置において、
前記第1の接地配線と前記第2の接地配線とを接続するブリッジ回路を備え、
前記ブリッジ回路は、前記第1の接地配線にアノードが接続され前記第2の接地配線にカソードが接続される第5のダイオードと、前記第2の接地配線にアノードが接続され前記第1の接地配線にカソードが接続される第6のダイオードと、を備える。 - 半導体装置は、
第1の電源パッドと第1の接地パッドとに接続される第1の電源ドメインと、
第2の電源パッドと第2の接地パッドとに接続される第2の電源ドメインと、を備え、
前記第1の電源ドメインは、
第1のパッドに接続される第1の入出力回路と、
前記第1の入出力回路に対しチップ端部が構成する1つの辺に沿う方向に配置され、第2のパッドに接続される第2の入出力回路と、
前記第1および第2の入出力回路の前記チップ端部側の近傍に配置される第1のESD保護回路と、
を備え、
前記第1のESD保護回路は、第1の抵抗と、第1の容量と、第1のインバータと、第1のNチャネル型トランジスタと、を備え、
前記第2の電源ドメインは、前記第1の入出力回路に対しチップ縁辺に沿う方向に配置される第2のESD保護回路を備え、
前記第2のESD保護回路は、第2の抵抗と、第2の容量と、第2のインバータと、第2のNチャネル型トランジスタと、第4のダイオードと、を備え、
前記第1の電源ドメインと前記第2の電源ドメインの間に前記第1の接地配線と前記第2の接地配線とを接続するブリッジ回路を備える。 - 請求項16の半導体装置において、
第1の電源パッドに接続される第1の電源配線と、
第1の接地パッドに接続される第1の接地配線と、
を備え、
前記第1および第2の入出力回路は、それぞれ、信号配線にアノードが接続され第1の電源配線にカソードが接続される第1のダイオードと、第1の接地配線にアノードが接続され前記信号配線にカソードが接続される第2のダイオードと、前記信号配線に接続される出力回路または入力回路と、を備え、
前記第1の抵抗の一端は前記第1の電源配線に接続され、
前記第1の抵抗の他端は前記第1の容量の一端に接続され、
前記第1の容量の他端は前記第1の接地配線に接続され、
前記第1の抵抗の他端は第1のインバータの入力に接続され、
前記第1のインバータの出力は第1のNチャネル型トランジスタのゲート電極に接続され、
前記第1のNチャネル型トランジスタは前記第1の電源配線と前記第1の接地配線との間に電流経路を構成するようにされる。 - 請求項17の半導体装置において、
前記第1の入出力回路と前記第2の入出力回路との間に配置され、前記第1の接地配線にアノードが接続され前記第1の電源配線にカソードが接続される第3のダイオードを備える。 - 請求項17の半導体装置において、
前記第1の接地配線と前記第2の接地配線とを接続するブリッジ回路を備え、
前記ブリッジ回路は、前記第1の接地配線にアノードが接続され前記第2の接地配線にカソードが接続される第5のダイオードと、前記第2の接地配線にアノードが接続され前記第1の接地配線にカソードが接続される第6のダイオードと、を備える。 - 請求項16の半導体装置において、
前記第2の電源ドメインの前記1つの辺に沿う方向の長さは前記第1の電源ドメインの前記1つの辺に沿う方向の長さよりも小さい。
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