DE69735790T2 - Mehrstufige Spannungserhöhungsschaltung mit erhöhter Substratvorspannung - Google Patents

Mehrstufige Spannungserhöhungsschaltung mit erhöhter Substratvorspannung Download PDF

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Hiroyuki 7-12 Toranomon 1-chome Takada
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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine mehrstufige Spannungserhöhungsschaltung vom Ladepumptyp und, genauer gesagt, ein Vorspannen des Substrats von Transistoren in einer solchen Spannungserhöhungsschaltung.
  • Mehrstufige Spannungserhöhungsschaltungen werden beispielsweise dazu verwendet, die hohen Spannungen zu erzeugen, die zum Programmieren und Löschen von elektrisch löschbaren programmierbaren Nurlesespeicher-(EEPROM-)Vorrichtungen nötig sind. Eine herkömmliche Spannungserhöhungsschaltung dieses Typs, die später detaillierter beschrieben werden wird, weist eine Vielzahl von Feldeffekttransistoren auf, die in einem gemeinsamen Halbleitersubstrat angeordnet sind, und eine gleiche Vielzahl von Kondensatoren. Die Transistoren sind in Reihe gekoppelt und die Kondensatoren sind mit jeweiligen Transistoren gekoppelt, wobei jedes Transistor-Kondensator-Paar eine Stufe der Schaltung bildet. Die Kondensatoren werden durch zwei komplementäre Taktsignale auf derartige Weise angetrieben, dass eine Ladung mit einer Spannungserhöhung in jeder Stufe durch die Schaltung gepumpt wird.
  • Ein Problem bei der herkömmlichen Schaltung besteht darin, dass, da alle Transistoren in Reihe in demselben Substrat ausgebildet sind, aufgrund der Spannungserhöhung die Substratvorspannung der Transistoren in späteren Stufen der Schaltung fortschreitend niedriger wird. Die erhöhte Substratvorspannung führt zu fortschreitend höheren Spannungsabfällen in den Transistoren, wodurch die Anzahl von Stufen erhöht wird, die zum Erzeugen einer gegebenen erhöhten Ausgangsspannung nötig sind. Möglicherweise wird die Substratvorspannung so groß, dass der Spannungsabfall gleich der Spannungserhöhung in jeder Stufe ist, was eine absolute obere Grenze bei der erreichbaren Ausgangsspannung einstellt, solange der Spannungshub bzw. die Spannungsschwingung der komplementären Taktsignale nicht erhöht wird. Die herkömmliche Spannungserhöhungsschaltung nimmt somit viel Platz, erfordert Taktsignale mit vergleichsweise hoher Spannung und hat eine begrenzte Spannungserhöhungsfähigkeit.
  • Die europäische Patentanmeldung 616329 A2 offenbart eine Spannungserhöhungsschaltung, in welcher die Transistoren in Wannen ausgebildet sind, denen Potentiale zugeführt werden, die die Substratvorspannung reduzieren, wobei aber eine zusätzliche Gruppe von Transistoren erforderlich ist, um diese Potentiale zu den Wannen zuzuführen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Aufgabe der vorliegenden Erfindung besteht im Reduzieren der Größe einer mehrstufigen Spannungserhöhungsschaltung.
  • Eine weitere Aufgabe der Erfindung besteht im Erhöhen der Spannungserhöhungsfähigkeit einer mehrstufigen Spannungserhöhungsschaltung.
  • Eine weitere Aufgabe besteht im Reduzieren der Spannung der Taktsignale, die zum Antreiben einer mehrstufigen Spannungserhöhungsschaltung nötig sind.
  • Gemäß der vorliegenden Erfindung wird eine verbesserte Spannungserhöhungsschaltung zur Verfügung gestellt, wie sie im Anspruch 1 definiert ist.
  • Gemäß einem Aspekt der verbesserten Spannungserhöhungsschaltung hat eine Spannungserhöhungsschaltung eine Vielzahl von Kondensatoren und eine gleiche Vielzahl von Feldeffekttransistoren, die in einer Vielzahl von einzelnen Wannen eines Leitfähigkeitstyps in einem Halbleitersubstrat eines anderen Leitfähigkeitstyps angeordnet sind. Jede Wanne enthält wenigstens einen der Feldeffekttransistoren. Die Feldeffekttransistoren sind zwischen einem Eingangsanschluss und einem Ausgangsanschluss in Reihe geschaltet. Die Drainelektrode jedes Feldeffekttransistors ist mit der Gateelektrode desselben Feldeffekttransistors gekoppelt, mit der Sourceelektrode des nächsten Feldeffekttransistors in Reihe geschaltet und mit dem entsprechenden Kondensator gekoppelt.
  • Die Kondensatoren werden durch zwei komplementäre Taktsignale angetrieben, wobei sich durch eines der zwei komplementären Taktsignale angetriebene Kondensatoren mit den durch das andere Taktsignal angetriebenen Kondensatoren abwechseln.
  • Jede der Wannen ist mit einer Elektrode von einem der Feldeffekttransistoren gekoppelt, die in dieser Wanne angeordnet sind, um dadurch eine feste Substratvorspannungsbeziehung zwischen den Potentialen der Wannen und den Source-, Gate- und Drainpotentialen der Feldeffekttransistoren darin aufrechtzuerhalten.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den beigefügten Zeichnungen gilt folgendes:
  • 1 ist ein Schaltungsdiagramm eines ersten Ausführungsbeispiels der Erfindung;
  • 2 ist eine Schnittansicht der Transistoren beim ersten Ausführungsbeispiel;
  • 3 ist eine Draufsicht auf die Transistoren beim ersten Ausführungsbeispiel;
  • 4 ist ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels der Erfindung;
  • 5 ist eine Schnittansicht der Transistoren beim zweiten Ausführungsbeispiel;
  • 6 ist eine Draufsicht auf die Transistoren beim zweiten Ausführungsbeispiel;
  • 7 ist ein Schaltungsdiagramm einer herkömmlichen Spannungserhöhungsschaltung;
  • 8 ist eine Schnittansicht der Transistoren bei der herkömmlichen Spannungserhöhungsschaltung; und
  • 9 ist eine Draufsicht auf die Transistoren bei der herkömmlichen Spannungserhöhungsschaltung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Nachfolgend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten illustrativen Zeichnungen beschrieben werden.
  • Nimmt man Bezug auf 1, ist das erste Ausführungsbeispiel eine n-stufige Spannungserhöhungsschaltung mit Stufen U1, U2,..., Un, wobei n eine positive gerade ganze Zahl ist. Die k-te Stufe weist einen P-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (der hierin nachfolgend PMOS-Transistor genannt wird) Pk und einen Kondensator Ck (k = 1, 2,..., n) auf. Das erste Ausführungsbeispiel weist auch einen zusätzlichen Ausgangs-PMOS-Transistor PL und einen Ausgangskondensator CL auf. Jeder PMOS-Transistor hat Source-, Gate- und Drainelektroden, die nachfolgend einfach als Source, Gate und Drain des Transistors bezeichnet sein werden.
  • Jeder PMOS-Transistor Pk ist in einer separaten N-Typ-Wanne (hierin nachfolgend N-Wanne) in einem P-Typ-Halbleitersubstrat angeordnet. Die N-Wannen und das Substrat werden in 2 dargestellt sein. Der Drain jedes PMOS-Transistors Pk ist mit dem Gate desselben PMOS-Transistors Pk, mit der N-Wanne, in welcher der PMOS-Transistor Pk angeordnet ist, mit dem entsprechenden Kondensator Ck und mit dem Source des nächsten PMOS-Transistors Pk+1 (k = 1, 2,..., n – 1) gekoppelt. Der Drain des n-ten PMOS-Transistors Pn ist mit dem Gate und der N-Wanne des PMOS-Transistors Pn, mit dem entsprechenden Kondensator Cn und mit dem Source des Ausgangs-PMOS-Transistors PL gekoppelt. Der Drain des Ausgangs-PMOS-Transistors PL ist mit dem Gate und der N-Wanne dieses PMOS-Transistors PL und mit dem Ausgangskondensator CL gekoppelt. Das Zeichen Vk bezeichnet das Drainpotential des k-ten PMOS-Transistors Pk, d.h. die Ausgangsspannung der k-ten Stufe Uk der Spannungserhöhungsschaltung (k = 1, 2, ..., n).
  • Jeder Kondensator Ck (k = 1, 2, ..., n) ist zwischen dem Drain des entsprechenden PMOS-Transistors Pk und einem von zwei Takteingangsanschlüssen 11 und 12 gekoppelt. Die ungeradzahligen Kondensatoren C1, C3, ..., Cn-1 sind mit dem Takteingangsanschluss 11 gekoppelt und empfangen ein Taktsignal ϕ. Die geradzahligen Kondensatoren C2, C4, ..., Cn sind mit dem Takteingangsanschluss 12 gekoppelt und empfangen ein Taktsignal rϕ, das komplementär zu dem Taktsignal ϕ ist. Der Ausgangskondensator CL ist zwischen der Drainelektrode des Ausgangs- PMOS-Transistors PL und der Erdung gekoppelt und wird nicht durch ein Taktsignal angetrieben.
  • Der Source des ersten PMOS-Transistors P1 ist mit einem Eingangsanschluss 13 gekoppelt und empfängt eine Spannung Vi, die zu erhöhen ist. Der Drain des Ausgangs-PMOS-Transistors PL ist mit einem Ausgangsanschluss 14 gekoppelt, bei welchem eine erhöhte Spannung Vo ausgegeben wird. Die PMOS-Transistoren P1,..., Pk und PL sind somit zwischen dem Eingangsanschluss 13 und dem Ausgangsanschluss 14 in Reihe geschaltet.
  • Nimmt man Bezug auf 2, ist die Spannungserhöhungsschaltung als Ganzes in einem P-Typ-Halbleitersubstratmaterial 1 mit N-Wannen 2-1, 2-2,... ausgebildet. Diese N-Wannen sind einzelne Bereiche eines N-Typ-Halbleitermaterials, die durch das P-Typ-Substratmaterial 1 voneinander getrennt sind. Der k-te PMOS-Transistor Pk, der in der k-ten N-Wanne 2-k angeordnet ist, weist eine P-Typ-Sourcediftusion 3-k, eine P-Typ-Draindiffusion 4-k, eine N-Typ-Diffusion 5-k eine Gate-Isolierschicht 6-k und eine Polysilizium-Gateelektrode 7-k (k = 1, 2,..., n) auf.
  • Die obigen Elemente sind durch eine Isolierschicht 8 bedeckt, auf welcher metallische Verbindungsleitungen ausgebildet sind. Eine metallische Verbindungsleitung 9 koppelt den Source 3-1 des ersten PMOS-Transistors P1 mit dem Eingangsanschluss 13. Andere metallische Verbindungsleitungen 10-k koppeln den Drain 4-k, die N-Typ-Diffusion 5-k und das Gate 7-k des PMOS-Transistors Pk mit dem Source 3-(k + 1) des nächsten PMOS-Transistors Pk+1.
  • Die P-Typ- und N-Typ-Diffusionen 3-k, 4-k und 5-k haben eine höhere Trägerkonzentration als die N-Wannen 2-k, wie es durch eine Schraffierung angezeigt ist. Die hohe Trägerkonzentration der N-Typ-Diffusion 5-k lässt zu, dass ein ohmscher Kontakt mit der metallischen Verbindungsleitung 10-k hergestellt wird.
  • 3 zeigt diese Struktur in einer Draufsicht unter Verwendung derselben Bezugszeichen wie in 2. Alle PMOS-Transistoren Pk haben dieselbe Struktur (k = 1, 2,..., n).
  • Als Nächstes wird der Betrieb des ersten Ausführungsbeispiels beschrieben werden. Das Zeichen VTk bezeichnet die Schwellenspannung des k-ten PMOS-Transistors Pk, d.h. die minimale Source-Gate-Spannung, die für den Transistor Pk zum Leiten nötig ist. Das Zeichen VTL bezeichnet die Schwellenspannung des Ausgangs-PMOS-Transistors PL. Das Zeichen Vϕ bezeichnet den hohen Pegel der Taktsignale ϕ und rϕ, der VT1 übersteigt. Der niedrige Pegel der Taktsignale ist der Erdungspegel.
  • Wenn das Taktsignal ϕ auf dem niedrigen Pegel ist und das Taktsignal rϕ auf dem hohen Pegel ist, lädt sich der Kondensator C1 von dem Eingangsanschluss 13 über den ersten PMOS-Transistor P1, bis die Gate- und Drainpotentiale V1 des Transistors P1 den folgenden Wert haben: V1 = Vi – VT1
  • Ein weiteres Laden des Kondensators C1 findet nicht statt, weil der Transistor P1 ausschaltet, wenn sein Gatepotential über diesen Wert ansteigt.
  • Wenn das Taktsignal ϕ auf hoch geht und das Taktsignal rϕ auf niedrig geht, bleibt die Spannung aber den Kondensator C1 unverändert, so dass das Drainpötential V1 des ersten PMOS-Transistors P1 auf den folgenden Wert erhöht wird: V1 = Vi – VT1 + Vϕ
  • Dieser Wert übersteigt die Eingangsspannung Vi (weil Vϕ größer als VT1 ist). Da das Gatepotential des PMOS-Transistors P1 nun gleich sowohl dem Source- als auch dem Drainpotential des Transistors P1 oder größer als diese ist, schaltet der Transistor P1 aus, was verhindert, dass sich der Kondensator C1 zum Eingangsanschluss 13 entlädt. Stattdessen entlädt sich der Kondensator C, über den zweiten PMOS-Transistor P2, was den zweiten Kondensator C2 lädt und das Drainpotential V2 des PMOS-Transistors P2 erhöht. Wenn der begleitende Abfall bezüglich V1 ignoriert wird, wird V2 auf den folgenden Wert erhöht: V2 = Vi – VT1 + Vϕ – VT2
  • Als Nächstes geht das Taktsignal φ auf niedrig und geht das Taktsignal rϕ auf hoch, was das Potential V1 und das Erhöhungspotential V2 wie folgt reduziert: V1 = Vi – VT1 – α V2 = Vi – VT1 – VT2 + 2Vϕ
  • Der Wert von α stellt einen Ladungsverlust von dem ersten Kondensator C1 dar. V2 ist nun größer als V1, so dass der zweite PMOS-Transistor P2 ausschaltet.
  • Der zweite Kondensator C2 entlädt sich dann über den dritten PMOS-Transistor P3, was den dritten Kondensator C3 lädt und das Drainpotential V3 des PMOS-Transistors P3 erhöht. Wenn der begleitende Abfall bezüglich V2 ignoriert wird, wird V3 auf den folgenden Wert erhöht: V3 = Vi – VT1 – VT2 + 2Vϕ – VT3
  • Während dieser Zeit schaltet der erste Transistor P1 wieder ein, was zulässt, dass sich der erste Kondensator C1 vom Eingangsanschluss 13 lädt, und was den Wert von V1 von Vi – VT1 – α wiederherstellt zu Vi – VT1.
  • Auf diese Weise wird Ladung von einer Stufe zur nächsten gepumpt, bis sie schließlich die letzte Stufe Un erreicht, welche durch das Taktsignal rϕ angetrieben wird. Wenn rϕ niedrig ist, wird der Kondensator Cn über den PMOS-Transistor Pn geladen, bis das Drainpotential Vn des Transistors Pn den folgenden Wert erreicht: Vn = Vi + (n – 1)Vϕ – (VT1 + VT2 + ... + VTn)
  • Wenn das Taktsignal rϕ auf hoch geht, wird das Drainpotential des PMOS-Transistors Pn auf den folgenden Wert erhöht: Vn = Vi + nVϕ – (VT1 + VT2 + ... + VTn)
  • Der Ausgangskondensator CL wird von diesem Potential über den Ausgangs-PMOS-Transistor PL geladen. Die Ausgangsspannung Vo erreicht daher den folgenden Wert: Vo = Vi + nVϕ – (VT1 + VT2 + ... + VTn) – VTL
  • Wie es oben angegeben ist, sind die PMOS-Transistoren Pk alle strukturmäßig identisch (k = 1, 2, ..., n). Darüber hinaus sind deshalb, weil der Drain jedes Transistors Pk mit der N-Wanne 2-k gekoppelt ist, in welcher der Transistor Pk angeordnet ist, die Potentialbeziehungen zwischen dem Source, dem Gate, dem Drain und der N-Wanne für jeden Transistor Pk dieselben. Die PMOS-Transistoren Pk haben daher alle dieselbe Substratvorspannung relativ zu ihren Source-, Gate- und Drainpotentialen. Ihre Schwellenspannungen VTk haben folglich alle denselben Wert VT und die Gleichung für die Ausgangsspannung Vo kann wie folgt geschrieben werden: Vo = Vi + n(Vϕ – VT) – VTL
  • Es könnte hinzugefügt werden, dass das Vorspannen der N-Wanne 2-k bei dem Drainpotential des PMOS-Transistors Pk anstelle des etwas höheren Sourcepotentials die Schwellenspannung VT um einen bestimmten Betrag reduziert, um dadurch die Effizienz der Spannungserhöhungsschaltung zu verbessern.
  • Die PMOS-Transistoren Pk (k = 1, 2, ..., n) und PL fungieren als Dioden, die zulassen, dass ein Strom in Richtung zu dem Ausgangsanschluss 14 fließt, aber nicht in Richtung zu dem Eingangsanschluss 13. Der Ausgangstransistor PL und der Ausgangskondensator CL glätten Schwankunger bezüglich der Ausgangsspannung Vo, weil der Ausgangskondensator CL durch keinerlei Taktsignal gepumpt wird.
  • Der Wert von VT ist unabhängig vom Wert von Vϕ und er hängt nur von der Transistorgeometrie und den Herstellungsprozessparametern ab. Das erste Ausführungsbeispiel kann bei irgendeinem Wert von Vϕ effizient arbeiten, der größer als die Transistor-Schwellenspannung VT ist. Wenn beispielsweise VT und VTL beide 0,6 Volt sind und Vi und Vϕ beide drei Volt sind, benötigt das erste Ausführungsbeispiel nur acht Stufen zum Erzeugen einer Ausgangsspannung, die größer als zwanzig Volt ist (Vo = 21,6 Volt). Wenn Vϕ auf 1,5 Volt reduziert wird, kann eine Ausgangsspannung, die größer als zwanzig Volt ist, noch in zwanzig Stufen erreicht werden (Vo = 20,4 Volt).
  • Die obige Beschreibung ist durch Ignorieren der Erniedrigung bezüglich Vk vereinfacht worden, die dann auftritt, wenn der Kondensator Ck eine Ladung zu dem Kondensator Ck+1 verliert. Wenn die Schaltung zum ersten Mal ein Arbeiten beginnt, ist die Erniedrigung bezüglich Vk sehr groß, aber wenn die Ausgangsspannung Vo sich dem Wert nähert, der durch die obige Gleichung angegeben ist, nähert sich die Erniedrigung bezüglich Vk Null.
  • Die Erniedrigung bezüglich Vk aufgrund eines Transfers einer Ladung vom Kondensator Ck zur N-Wanne 2-k ist auch ignoriert worden, aber dann, wenn die Kapazität der Kondensatoren Ck ausreichend größer als die Kapazität der N-Wannen 2-k ist, ist diese Erniedrigung bezüglich Vk vernachlässigbar.
  • Die Potentiale der N-Wannen 2-k werden zusammen mit dem Ausgangspotential jeder Stufe erhöht. Wenn die N-Wannen 2-k einmal geladen worden sind, ist jede N-Wanne auf einem höheren Potential als das P-Typ-Substratmaterial 1 und ist daher vom P-Typ-Substrat elektrisch isoliert. Die Potentialdifferenz zwischen dem P-Typ-Substratmaterial 1 und den N-Wannen 2-k erhöht sich in nachfolgenden Stufen, was die elektrische Isolierung zwischen dem P-Typ-Substrat und den N-Wannen in den späteren Stufen verbessert.
  • Als Nächstes wird ein zweites Ausführungsbeispiel beschrieben werden.
  • Nimmt man Bezug auf 4, hat das zweite Ausführungsbeispiel dieselbe Grundstruktur wie das erste Ausführungsbeispiel und weist PMOS-Transistorern Qi, Q2, ..., Qn, die mit Kondensatoren C1, C2, ..., Cn gekoppelt sind, mit einem zusätzlichen Ausgangs-PMOS-Transistor PL und einem Ausgangskondensator CL auf. Das Gate und der Drain von jedem PMOS-Transistor sind miteinander verbunden, die PMOS-Transistoren sind zwischen einem Eingangsanschluss 13 und einem Ausgangsanschluss 14 in Reihe geschaltet und die Kondensatoren sind mit den Drains der entsprechenden PMOS-Transistoren gekoppelt.
  • Die PMOS-Transistoren Q1, Q2, ..., Qn sind nun in Zweiergruppen gepaart, die mit G1, ..., Gm bezeichnet sind, wobei m = n/2 gilt. Die zwei aufeinander folgenden PMOS-Transistoren in jeder Gruppe sind in derselben N-Wanne ausgebildet, wie es nachfolgend gezeigt werden wird. Die N-Wanne ist mit dem Drain des zweiten PMOS-Transistors in der Wanne gekoppelt, z.B. ist die N-Wanne, die die PMOS-Transistoren Q1 und Q2 enthält, mit dem Drain des PMOS-Transistors Q2 gekoppelt.
  • 5 ist eine Schnittansicht der PMOS-Transistoren Q1 bis Qn unter Verwendung derselben Bezugszeichen wie in 2, außer dass die N-Wannen nun von 2-1 bis 2-m und die N-Typ-Diffusionen von 5-1 bis 5-m nummeriert sind. Die ersten zwei PMOS-Transistoren Q1 und Q2 sind in der ersten N-Wanne 2-1 ausgebildet, die durch die N-Typ-Diffusion 5-1 und die metallische Verbindungsleitung 10-2 mit dem Drain 4-2 des PMOS-Transistors Q2 gekoppelt ist. Die letzten zwei PMOS-Transistoren Qn-1, und Qn sind in der N-Wanne 2-m ausgebildet, die durch die N-Typ-Diffusion 5-m und die metallische Verbindungsleitung 10n mit dem Drain 4-n des PMOS-Transistors Qn gekoppelt ist. Die ungeradzahligen metallischen Verbindungsleitungen 10-1, 10-3, ..., 10-(n-1) stellen keinen Kontakt mit N-Typ-Diffusionen her.
  • 6 zeigt diese Struktur in einer Draufsicht unter Verwendung derselben Bezugszeichen wie in 5.
  • Das zweite Ausführungsbeispiel wird durch komplementäre Taktsignale ϕ und rϕ angetrieben und arbeitet auf dieselbe Weise wie das erste Ausführungsbeispiel. Da die N-Wannen 2-1, ..., 2-m auf die Drainpotentiale der geradzahligen PMOS-Transistoren Q2, Q4, ..., Qn vorgespannt sind, haben die Schwellenspannungen der geradzahligen PMOS-Transistoren denselben Wert VT wie beim ersten Ausführungsbeispiel. Die Schwellenspannungen VT' der ungeradzahligen PMOS-Transistoren Q1, Q3, ..., Qn-1 sind etwas höher, weil die Substratvorspannung in Bezug auf die Source-, Gate- und Drainpotentiale dieser Transistoren höher ist. Die Ausgangsspannung Vo ist nun wie folgt gegeben: Vo = Vi + m(2Vϕ – VT – VT') – VTL = Vi + (n/2)(2Vϕ – VT – VT') – VTL
  • Als ein Beispiel ist dann, wenn Vϕ und Vi drei Volt sind, VT und VTL 0,6 Volt sind, VT' 0,8 Volt ist, n acht ist und m vier ist, Vo 20,8 Volt. Wie das erste Ausführungsbeispiel kann das zweite Ausführungsbeispiel eine Eingangsspannung von drei Volt auf eine Ausgangsspannung, die zwanzig Volt übersteigt, mit Taktsignalen von drei Volt in nur acht Stufen erhöhen.
  • Der Vorteil des zweiten Ausführungsbeispiels besteht darin, dass die Spannungserhöhungsschaltung weniger Platz einnimmt, weil es nur halb so viele einzelne N-Wannen 2-k gibt, die voneinander getrennt werden müssen, und nur halb so viele N-Typ-Diffusionen 5-k. Die Reduzierung bezüglich eines Schaltungsbereichs kann durch Vergleichen des Layouts in 6 mit dem Layout in 3 gesehen werden.
  • Der Wert von VT' hängt von der Differenz zwischen den Sourcepotentialen der ungeradzahligen PMOS-Transistoren und der Potentiale der N-Typ-Wannen ab, die gleich den Drainpotentialen der geradzahligen PMOS-Transistoren sind. Der Wert von VT hängt somit von der Differenz zwischen der Eingangsspannung V2h und der Ausgangsspannung V2h+2 der Gruppe Gh ab, und somit von der Spannungsschwingung bzw. dem Spannungshub Vϕ der Taktsignale, sowie von der Transistorgeometrie und den Herstellungsprozessparametern. Nun muss die Bedingung Vϕ > VT' erfüllt werden, sowie Vϕ > VT.
  • Das zweite Ausführungsbeispiel kann durch Anordnen von drei oder mehr aufeinander folgenden PMOS-Transistoren in jede N-Wanne variiert werden. Dann siend weitere Einsparungen bezüglich des Platzes möglich, aber erhöhte Spannungsabfälle treten bei einigen der PMOS-Transistoren in jeder N-Wanne auf, so dass es einen Kompromiss zwischen einer Schaltungsgröße und einer Spannungserhöhungseffizienz gibt. Wenn es beispielsweise vier PMOS-Transistoren pro N-Wanne gibt und ihre Schwellenspannungen VTG1, VTG2, VTG3 und VTG4 sind, wird die Ausgangsspannung Vo wie folgt gegeben sein: Vo = Vi + (n/4)/(4Vϕ – VTG1 – VTG2 – VTG3 – VTG4) – VTL
  • Wenn die N-Wanne mit dem Drain des vierten PMOS-Transistors gekoppelt ist, dann wird VTG4 in der obigen Beschreibung gleich VT werden und wird VTG3 gleich VT' werden, während VTG2 und VTG1 höher sein werden. Die folgende Beziehung wird gelten: VTG1 > VTG2 > VTG3 > VTG4
  • Wenn zu viele PMOS-Transistoren in jeder N-Wanne angeordnet sind, kann die begleitende Einsparung bezüglich eines Platzes durch die Notwendigkeit für zusätzliche Stufen zum Erreichen der erwünschten erhöhten Spannung versetzt werden. Im Allgemeinen wird es eine optimale Anzahl von Transistoren pro Wanne geben, die die erwünschte erhöhte Ausgangsspannung in dem kleinsten gesamten Schaltungsbereich erreicht.
  • Es ist nicht für alle N-Wannen nötig, dieselbe Anzahl von Transistoren zu enthalten. Es ist auch nicht nötig, dass jede Wanne mit dem Drain des letzten Transistors gekoppelt ist, der in der Wanne angeordnet ist. Die Wanne könnte beispielsweise mit dem Source von diesem Transistor gekoppelt sein, oder sogar mit dem Source des ersten Transistors in der Wanne. Im Allgemeinen kann eine Wanne mit ir gendeiner Elektrode von irgendeinem der Transistoren in der Wanne gekoppelt sein, vorausgesetzt, dass die resultierende Substratvorspannung allen Transistoren ermöglicht, auszuschalten, wenn ihre angeschlossenen Kondensatoren durch die Taktsignale erhöht werden.
  • Der Effekt der Erfindung kann durch einen Vergleich mit der in 7 gezeigten herkömmlichen Spannungserhöhungsschaltung besser verstanden werden. Die herkömmliche Schaltung verwendet N-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren (NMOS-Transistoren) T1, T2, ..., Tn, die in Reihe gekoppelt sind, mit einem zusätzlichen Ausgangs-NMOS-Transistor TL zwischen dem Eingangsanschluss 13 und dem Ausgangsanschluss 14. Das Gate und der Drain jedes NMOS-Transistors Tk sind miteinander verbunden. Der Source jedes NMOS-Transistors Tk ist mit einem Kondensator Ck (k = 1, 2, ..., n) gekoppelt. Die Kondensatoren Ck werden durch komplementäre Taktsignale ϕ und rϕ wie bei den obigen Ausführungsbeispielen angetrieben. Der Ausgangs-NMOS-Transistor TL hat miteinander verbundene Gate- und Drainelektroden und einen mit seiner Source-elektrode gekoppelten Ausgangskondensator CL. Alle Transtoren T1, T2, ..., Tn und TL sind in einem einzigen P-Typ-Substrat ausgebildet, das auf den Erdungspegel vorgespannt ist.
  • 8 zeigt die Transistoren T1, T2, ...., Tn in einer Schnittansicht und 9 zeigt sie in einer Draufsicht unter Verwendung derselben Bezugszeichen wie in den vorangehenden Zeichnungen, um das P-Typ-Substratmaterial 1, die Gateisolierschichten 6-k, die Gateelektroden 7-k und die Isolierschicht 8 zu bezeichnen. Der Transistor Tk hat eine N-Typ-Draindiftusion 101-k und eine N-Typ-Sourcediffusion 102-k. Der Drain 101-1 und das Gate 7-1 des ersten NMOS-Transistors T1 sind durch eine metallische Verbindungsleitung 103 mit dem Eingangsanschluss 13 gekoppelt. Der Source 102-k jedes NMOS-Transistors Tk ist durch eine metallische Verbindungsleitung 104-k mit dem Drain 101-(k + 1) und dem Gate 7-(k + 1) des nächsten NMOS-Transistors Tk+1 gekoppelt.
  • Diese herkömmliche Spannungserhöhungsschaltung arbeitet auf dieselbe Weise wie die oben beschriebenen Ausführungsbeispiele. Wenn VTk die Schwellenspannung des k-ten NMOS-Transistors Tk bezeichnet und VTL die Schwellenspannung des NMOS-Transistors TL, dann hat die Ausgangsspannung Vo den folgenden Wert: Vo = Vi + nVϕ – (VT1 + VT2 + ... + VTn) – VTL
  • Da die Source-, Drain- und Gatepotentiale der NMOS-Transistoren in jeder folgenden Stufe höher werden, während das Substratvorspannungspotential in allen Stufen auf dem Erdungspegel bleibt, erhöhen sich die Schwellenspannungen der NMOS-Transistoren wie folgt: VT1 < VT2 < ... < VTn-1< VTn
  • Da sich die Schwellenspannungen der Transistoren erhöhen, treten aufeinander folgend größere Spannungsabfälle in den Transistoren auf und wird die schließliche Ausgangsspannung Vo entsprechend erniedrigt. Wenn beispielsweise Vi und Vϕ drei Volt sind, VT1 0,6 Volt ist und VTk sich auf ein Zwölfter der Rate einer Erhöhung von Vk erhöht, dann ist in einer achtstufigen Spannungserhöhungsschaltung dieses herkömmlichen Typs die Ausgangsspannung Vo nur etwa 15,6 Volt anstelle der 21,6 Volt des ersten Ausführungsbeispiels oder der 20,8 Volt des zweiten Ausführungsbeispiels. Dreizehn Stufen sind nötig, um eins Ausgangsspannung zu erreichen, die größer als zwanzig Volt ist.
  • Wenn Vϕ unter diesen Bedingungen auf 1,5 Volt reduziert wird und die Anzahl von Stufen auf zwanzig erhöht wird, ist die Ausgangsspannung der herkömmlichen Spannungserhöhungsschaltung nur 10,6 Volt anstelle der 20,4 Volt des ersten Ausführungsbeispiels. Darüber hinaus kann, ganz gleich wie viele Stufen hinzugefügt werden, die herkömmliche Spannungserhöhungsschaltung eine Ausgangsspannung nicht erreichen, die größer als 12,3 Volt ist, da bei dieser Stelle die Transistor-Schwellenspannung gleich Vϕ (1,5 Volt) wird. Um eine Ausgangsspannung von zwanzig Volt zu erhalten, muss Vϕ auf wenigstens 2,2 Volt erhöht werden.
  • Wie es dieses Beispiel zeigt, lässt die erfundene Spannungserhöhungsschaltung für eine gegebene Ausgangsspannung zu, dass die Spannung des Taktsignals niedriger ist, als es bei einer herkömmlichen Spannungserhöhungsschaltung möglich ist. Alternativ dazu erfordert die erfundene Spannungserhöhungsschaltung für eine gegebene Taktspannung und eine gegebene Ausgangsspannung weniger Stufen als eine herkömmliche Spannungserhöhungsschaltung.
  • Das erste und das zweite Ausführungsbeispiel verwendeten PMOS-Transistoren zum Erzeugen einer erhöhten positiven Spannung, aber die Erfindung kann auch mit NMOS-Transistoren ausgeführt werden, die in P-Typ-Wannen in einem N-Typ-Halbleitersubstrat ausgebildet sind, um eine negativ erhöhte Spannung zu erzeugen, wie beispielsweise minus zwanzig Volt.
  • Die Wanne, in welcher der Ausgangstransistor PL angeordnet ist, muss nicht notwendigerweise mit dem Source oder Drain des Transistors PL gekoppelt sein.
  • Beim ersten Ausführungsbeispiel kann der Wert von n irgendeine gerade oder ungerade ganze Zahl größer als Eins sein.
  • Fachleute auf dem Gebiet werden erkennen, dass weitere Modifikationen innerhalb des Schutzumfangs der Erfindung möglich sind, wie sie nachfolgend beansprucht ist.

Claims (15)

  1. Verbesserte Spannungserhöhungsschaltung vom Typ mit einer Vielzahl von zwischen einem Eingangsanschluss (13) und einem Ausgangsanschluss (14) in Reihe geschalteten Feldeffekttransistoren (Pk, Qk) und einer gleichen Vielzahl von Kondensatoren (Ck), wobei jeder Kondensator mit einem entsprechenden der Feldeffekttransistoren gekoppelt ist, wobei die Feldeffekttransistoren in einem Halbleitersubstrat angeordnet sind und p-Kanal- oder n-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) sind, wobei jeder der Feldeffekttransistoren eine Sourceelektrode (3), eine Gateelektrode (7) und eine Drainelektrode (4) hat, wobei die Gateelektrode und die Drainelektrode jedes Feldeffekttransistors wechselseitig miteinander verbunden sind, wobei die Kondensatoren durch zwei komplementäre Taktsignale angetrieben werden und wobei die Kondensatoren, die durch eines der zwei komplementären Taktsignale angetrieben werden, sich mit den Kondensatoren abwechseln, die durch ein anderes der zwei komplementären Taktsignale angetrieben werden, wobei: das Halbleitersubstrat ein Halbleitermaterial (1) eines ersten Leitfähigkeitstyps aufweist, und eine Vielzahl von Wannen (2) eines zweiten Leitfähigkeitstyps, die wechselseitig durch das Halbleitermaterial des ersten Leitfähigkeitstyps getrennt sind, wobei die Feldeffekttransistoren (Pk, Qk) in den Wannen ausgebildet sind, dadurch gekennzeichnet, dass jede der Wannen wenigstens einen der Fefdeffekttransistoren enthält; und wenn zwei oder mehrere der Feldeffekttransistoren (Qk, Qk+1) in einer einzigen der Wannen (2) ausgebildet sind, die zwei oder mehreren der Feldeffekttransistoren in der Reihe aufeinander folgend sind; und jede Wanne unter den Wannen (2) elektrisch mit einer Elektrode von einem der Feldeffekttransistoren (Pk, Qk) gekoppelt ist, die in der Wanne ausgebildet sind, um dadurch jeden in der Wanne ausgebildeten Feldeffekttransistor mit einer Substratvorspannung gleich einem Potential an der einen Elektrode zu versehen.
  2. Schaltung nach Anspruch 1, wobei die Wanne (2) elektrisch mit der Drainelektrode des in der Wanne ausgebildeten Feldeffekttransistors (Pk) gekoppelt ist.
  3. Schaltung nach Anspruch 1, wobei die Wanne (2) elektrisch mit der Sourceelektrode des in der Wanne ausgebildeten Feldeffekttransistors (Pk) gekoppelt ist.
  4. Schaltung nach Anspruch 1, wobei jede Wanne (2) elektrisch mit der Drainelektrode eines letzten Feldeffekttransistors (Qk) in der Reihe gekoppelt ist, der in der Wanne ausgebildet ist.
  5. Schaltung nach Anspruch 1, wobei jede Wanne (2) elektrisch mit der Sourceelektrode eines ersten Feldeffekttransistors (Qk) in der Reihe gekoppelt ist, der in der Wanne ausgebildet ist.
  6. Schaltung nach Anspruch 1, wobei die Feldeffekttransistoren (Pk, Qk) P-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren sind.
  7. Schaltung nach Anspruch 6, wobei das Halbleitermaterial (1) des ersten Leitfähigkeitstyps ein P-Typ-Halbleitermaterial ist und die Wannen (2) des zweiten Leitfähigkeitstyps N-Typ-Wannen sind, die in dem P-Typ-Halbleitermaterial ausgebildet sind.
  8. Schaltung nach Anspruch 1, wobei die Feldeffekttransistoren (Pk, Qk) N-Kanal-Metalloxidhalbleiter-Feldeffektdeffekttransistoren sind.
  9. Schaltung nach Anspruch 8, wobei das Halbleitermaterial (1) des ersten Leitfähigkeitstyps ein N-Typ-Halbleitermaterial ist und die Wannen (2) des zweiten Leitfähigkeitstyps P-Typ-Wannen sind, die in dem N-Typ-Halbleitermaterial ausgebildet sind.
  10. Schaltung nach Anspruch 1, wobei jeder Kondensator elektrisch mit der Drainelektrode des entsprechenden Feldeffekttransistors gekoppelt ist.
  11. Schaltung nach Anspruch 1, wobei jeder Kondensator elektrisch mit der Sourceelektrode des entsprechenden Feldeffekttransistors gekoppelt ist.
  12. Schaltung nach Anspruch 1, die weiterhin Folgendes aufweist: einen Ausgangs-Feldeffekttransistor (PL), der zwischen einem letzten der Feldeffekttransistoren (Pn) und dem Ausgangsanschluss (14) in Reihe geschaltet ist; und einen Ausgangskondensator (CL), der zwischen dem Ausgangs-Feldeffekttransistor (PL) und einem festen Potential gekoppelt ist.
  13. Schaltung nach Anspruch 12, wobei der Ausgangs-Transistor (PL) in einer weiteren Wanne im Halbleitersubstrat ausgebildet ist und eine Elektrode hat, die elektrisch mit der weiteren Wanne gekoppelt ist.
  14. Schaltung nach Anspruch 12, wobei die Feldeffekttransistoren einen ersten Feldeffekttransistor (Pn-1) enthalten, der in einer ersten der Wannen ausgebildet ist, und einen zweiten Feldeffekttransistor (Pn), der in einer zweiten der Wannen (2-n) ausgebildet ist, wobei die Drainelektrode des ersten Feldeffekttransistors (Pn-1) elektrisch mit der Sourceelektrode (3-n) des zweiten Feldeffekttransistors (Pn) gekoppelt ist und die Drainelektrode (4-n) des zweiten Feldeffekttransistors (Pn) elektrisch mit dem Ausgangs-Feldeffekttransistor (PL) gekoppelt ist.
  15. Schaltung nach Anspruch 1, wobei die Feldeffekttransistoren einen ersten Feldeffekttransistor (P1) und einen zweiten Feldeffekttransistor (P2), die in einer ersten der Wannen (2-1) ausgebildet sind, und einen dritten Feldeffekttransistor, der in einer zweiten der Wannen (2-2) ausgebildet ist, enthalten, wobei die Drainelektrode (4-1) des ersten Feldeffekttransistors (P1) elektrisch mit der Sourceelektrode (3-2) des zweiten Feldeffekttransistors (P2) gekoppelt ist und wobei die Drainelektrode (4-1) des zweiten Feldeffekttransistors (P2) elektrisch mit der Sourceelektrode des dritten Feldeffekttransistors (P3) gekoppelt ist.
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