DE3432973C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruches 1 (im folgenden auch einfach als "Speicher" bezeichnet) und insbesondere eine Technik, die wirkungsvoll beispielsweise bei einem dynamischen Speicher mit wahlfreiem Zugriff (im folgenden auch als "dynamischer RAM" bezeichnet), der eine große Speicherkapazität besitzt. Ein dynamischer RAM besitzt Speicherfelder, die aus einer Anzahl von Speicherzellen bestehen, und Adressendekoderschaltungen, um aus den Speicherfeldern Speicherzellen auszuwählen, die durch die Adressensignale bezeichnet sind.

Bei dem dynamischen RAM besteht jede Speicherzelle aus einem Feldeffekttransistor mit isoliertem Gate (im folgenden auch als "MOSFET" bezeichnet) und aus einem Kondensator. Da die Speicherzelle mit einer relativ kleinen Anzahl von Elementen aufgebaut ist, ist es leicht möglich, eine große Zahl von Speicherzellen auf einem Halbleiterchip auszubilden und einen Speicher mit einer großen Speicherkapazität zu realisieren.

Ein Anwachsen in der Zahl der Speicherzellen, die auf einem Halbleiterchip gebildet werden, führt jedoch zu einem Anwachsen der Anzahl der Elemente, die einen Adressendekoder bilden, mit dem die gewünschten Speicherzellen aus dem Speicherfeld ausgewählt werden. Mit anderen Worten wird eine größere Fläche durch die Adressendekoderschaltung besetzt. Das Anwachsen der von der Adressendekoderschaltung besetzten Fläche führt zu einer Beschränkung dann, wenn ein Speicher mit einer großen Speicherkapazität auf einem relativ kleinen Halbleiterchip gebildet werden soll.

Fig. 8 zeigt in einem Diagramm eine Adressendekoderschaltung, die früher durch die Erfinder der vorliegenden Anmeldung entwickelt worden ist. Die Adressendekoderschaltung der Fig. 8 wird für das X-System in einem dynamischen RAM mit einer Speicherkapazität von beispielsweise 256 K (262144) Bits verwendet.

Der dynamische RAM von 256 K-bits besteht aus vier Speicherfeldern, von denen jedes eine Speicherkapazität von 64 K (65536) Bits besitzt. Jedes dieser Speicherfelder besitzt 65 536 Speicherzellen, die in Form einer Matrix angeordnet sind, Datenleitungen, die für jede der Speicherzellenzeilen vorgesehen sind, und Wortleitungen, die für jede der Speicherzellenspalten vorgesehen sind. In diesem Fall hat jedes der Speicherfelder beispielsweise 256 Datenleitungen und 256 Wortleitungen W₀ bis W₂₅₅.

Bei der Adressendekoderschaltung der Fig. 8 werden durch Adressensignale bezeichnete Wortleitungen aus 256 Wortleitungen ausgewählt, und die Auswahlsignale werden nur an die ausgewählten Wortleitungen angelegt. Daher werden von der Adressendekoderschaltung Auswahlsignale an die auszuwählenden Speicherzellen angelegt.

Weiterhin wird die Adressendekoderschaltung gemeinsam für die beiden Speicherfelder verwendet. Daher ist der erwähnte dynamische RAM von 256 K-bits mit 2, in der Fig. 8 dargestellten Adressendekoderschaltungen versehen. Die Adressendekoderschaltung umfaßt eine erste Adressendekoderschaltung DEC₁ und eine zweite Adressendekoderschaltung DEC₂.

Die erste Adressendekoderschaltung DEC₁ besteht aus vier Einheitsadressendekoderschaltungen DEC₁₀ bis DEC₁₃, sie empfängt komplementäre Adressensignale ªx0, ªx1 und dekodiert sie. Innerhalb der MOSFETs Q₁₀₀ bis Q₁₀₃ wird daher ein durch die komplementären Adressensignale ªx0, ªx1 bezeichneter MOSFET ausgewählt. Daher wird ein Auswahltaktsignal selektiv aus vier Auswahltaktsignalen Φ_x00 bis Φ_x11 gebildet. Es werden nämlich 64 Wortleitungen aus 256 Wortleitungen ausgewählt. Eine Wortleitung wird durch die zweite Adressendekoderschaltung DEC₂ aus den zuvor ausgewählten 64 Wortleitungen ausgewählt. Das bedeutet, daß die zweite Adressendekoderschaltung DEC₂ komplementäre Adressensignale ªx2 bis ªx7 dekodiert, über ihren einen Anschluß das bezüglich des dekodierten Signals gebildete Auswahltaktsignal empfängt und an ihrem anderen Anschluß ein Ausgangssignal produziert um einen MOSFET einzuschalten, der an eine auszuwählende Wortleitung angeschlossen ist. Daher wird das Auswahltaktsignal nur zu der Wortleitung, die ausgewählt werden soll, übertragen. Die zweite Adressendekoderschaltung DEC₂ besteht aus 64 Einheitsadressendekoderschaltungen DEC₂₀₀ bis DEC₂₆₃ zum Auswählen einer Wortleitung aus 64 Wortleitungen. Da die Einheitsadressendekoderschaltungen in so großer Zahl erforderlich sind, wird eine relativ große Menge an elektrischer Leistung verbraucht.

Das vorerwähnte komplementäre Adressensignal ªn besteht aus einem Paar von internen Adressensignalen, d. h. es besteht aus einem internen Adressensignal an, das im wesentlichen phasengleich zu einem externen Adressensignal An ist, welches von einer externen Einheit zugeführt wird, und aus einem interen Adressensignal n, das im wesentlichen in der Phase bezüglich des externen Adressensignals An invertiert ist. Daher besteht das komplementäre Adressensignal ªx0 aus einem internen komplementären Adressensignal ax0 und einem internen Adressensignal x0, das dazu in der Phase invertiert ist. In der folgenden Beschreibung werden daher die Adressensignale in der voranstehenden Weise ausgedrückt.

Die internen komplementären Adressensignale ªx0 bis ªx7 werden durch eine Adressenpufferschaltung gebildet, die nicht dargestellt ist. Die internen komplementären Adressensignale ax2 bis ªx7 werden einer relativ großen Anzahl der oben erwähnten Einheitsadressendekoderschaltungen zugeführt. Damit wächst die Last der Adressenpufferschaltung an. Dementsprechend benötigt die Adressenpufferschaltung eine relativ ausgedehnte Zeitspanne um die internen komplementären Adressensignale zu bilden, und die Betriebsgeschwindigkeit des dynamischen RAM nimmt ab.

Die in Fig. 8 dargestellten MOSFETs Q₁₀₀ bis Q₁₁₉ sind alle n-Kanal-MOSFETs vom Anreicherungstyp. In der folgenden Beschreibung sind die MOSFETs daher alle vom n-Kanal-Anreicherungstyp, soweit nichts anderes angegeben ist.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung der eingangs genannten Art anzugeben, die mit hoher Geschwindigkeit arbeitet.

Weiter ist es Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung anzugeben, deren Verbrauch an elektrischer Leistung reduziert ist.

Die Erfindung hat weiter zur Aufgabe, eine Halbleiterspeichervorrichtung anzugeben, deren Schaltungsaufbau vereinfacht ist.

Diese Aufgabe wird mit einer im Oberbegriff des Patentanspruches 1 angegebenen Halbleiterspeichervorrichtung gelöst, die erfindungsgemäß nach der im kennzeichnenden Teil dieses Anspruches angegebenen Weise ausgestaltet ist.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 zeigt in einem Blockschaltbild ein Ausführungsbeispiel eines dynamischen RAM, für den die vorliegende Erfindung geeignet ist;

Fig. 2A zeigt in einem Blockschaltbild einen Teil des dynamischen RAM der Fig. 1;

Fig. 2B zeigt in einem Schaltbild eine Speicherzelle;

Fig. 3 zeigt in einem Schaltbild eine Adressendekoderschaltung X-DEC₂, Gatterschaltungen GCU, GCD und Worttreiber WDU, WDD;

Fig. 4 zeigt in einem Schaltbild eine Adressendekoderschaltung X-DEC₁ und einen Φ_x- Treiber Φ_x-DRV;

Fig. 5 zeigt in einem Schaltbild eine Adressendekoderschaltung X-DEC₃;

Fig. 6 zeigt in einem Schaltbild ein weiteres Ausführungsbeispiel eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist;

Fig. 7 zeigt in einem Schaltbild eine Adressenpufferschaltung X-ADB;

Fig. 8 zeigt in einem Schaltbild eine Adressendekoderschaltung, die durch die Erfinder der vorliegenden Erfindung vor dieser Erfindung entwickelt worden ist; und

Fig. 9 zeigt eine Draufsicht auf das Layout eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist.

Die Fig. 1 zeigt ein Blockschaltbild eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist. Bei der Fig. 1 sind die mit der strichpunktierten Linie umgebenen Schaltungsblocks auf einem Halbleitersubstrat mit einer bekannten Technik für integrierte Halbleiterschaltungen ausgebildet. Bei der Fig. 1 sind die Hauptschaltungsblocks weiter derart dargestellt, daß sie in der Praxis auf einem Halbleitersubstrat ausgebildet werden.

Bei der Fig. 1 bezeichnen M-ARY₁ bis M-ARY₄ Speicherfeder, von denen jedes 65 536 Speicherzellen besitzt, wobei dies aber keine besondere Beschränkung darstellt. Dementsprechend hat der dynamische RAM nach diesem Ausführungsbeispiel eine Speicherkapazität von etwa 256 K-bits. Wie später im einzelnen unter Bezugnahme auf die Fig. 2B beschrieben wird, besitzt eine Speicherzelle einen Auswahlanschluß, einen Eingangs/Ausgangsanschluß, einen MOSFET für die Auswahl und eine Kapazität zum Speichern von Information. Eine Steuerelektrode (Gateelektrode) des Auswahl-MOSFET ist an den Auswahlanschluß angeschlossen, eine Elektrode des Auswahl- MOSFET ist an den Eingangs/Ausgangsanschluß angeschlossen und die andere Elektrode des MOSFET ist an die Kapazität für das Speichern von Information angeschlossen.

Bei dem Speicherfeld M-ARY₁ sind die Speicherzellen in Form einer Matrix angeordnet. Wie unter Bezugnahme auf die Fig. 2A später im einzelnen beschrieben wird, sind Wortleitungen für die durch die Speicherzellen gebildeten Speicherzellenspalten ausgebildet, und es sind komplementäre Datenleitungen für die durch die Speicherzellen gebildeten Speicherzellenzeilen ausgebildet. Auswahlanschlüsse einer Anzahl von Speicherzellen, die die gleiche Speicherzellenspalte bilden, sind an eine Wortleitung angeschlossen, die für diese Speicherzellenspalte vorgesehen ist. Anschlüsse auf der einen Seite der Wortleitungen sind mit Ausgangsanschlüssen eines Worttreibers WDU verbunden.

Bei dem Speicherfeld werden Auswahlanschlüsse der auszuwählenden Speicherzellen mit einem Auswahlsignal von dem Worttreiber WDU über Wortleitungen versorgt. Daher wird eine Speicherzellenspalte aus einer Anzahl von das Speicherfeld bildenden Speicherzellenspalten ausgewählt. Die in den ausgewählten Speicherzellen gespeicherten Daten werden zu den entsprechenden komplementären Datenleitungen übertragen. Für jede der Speicherzellenzeilen ist ein Leseverstärker vorgesehen. Der Leseverstärker verstärkt ein Signal der komplementären Datenleitung einer Speicherzellenzeile, für die der Leseverstärker vorgesehen ist. Daher wird die von der ausgewählten Speicherzelle zu der entsprechenden komplementären Datenleitung übertragene Information durch den entsprechenden Leseverstärker verstärkt. Bei der Fig. 1 ist eine Anzahl von für ein Speicherzellenfeld vorgesehenen Leseverstärkern durch den Schaltungsblock SA dargestellt. Ohne hierauf beschränkt zu sein wird weiterhin das Arbeiten der Leseverstärker durch ein Taktsignal Φ_pa gesteuert.

Die durch den Leseverstärker verstärkten Daten werden zu einem Spaltenschalter C-SW₁ übertragen, der nach Maßgabe von Signalen von einem Spaltenschalter- Treiber CSDL Daten aus den vorerwähnten Daten auswählt. Die ausgewählten Daten werden zu einer Eingangs-Ausgangsschaltung über eine komplementäre Datenleitung übertragen.

Obwohl sich die voranstehende Beschreibung nur mit dem Speicherfeld M-ARY₁ befaßt hat, sind die übrigen drei Speicherfelder M-ARY₂ bis M-ARY₄ in der gleichen Weise wie das Speicherfeld M-ARY₁ aufgebaut. Daher empfängt die Eingangs- und Ausgangsschaltung Daten von jedem der Speicherfelder, d. h. sie empfängt vier Informationen. Die Eingangs- und Ausgangsschaltung besitzt eine Dekoderschaltung zum Dekodieren der komplementären Adressensignale ªx8, ªy8. Bei dem Lesevorgang wird eine durch die komplementären Adressensignale ªx8, ªy8 bezeichnete Information aus den vier Informationen ausgewählt und über einen Eingangs-/Ausgangsanschluß D_IN/D_OUT erzeugt.

Bei dem Lesevorgang werden die der Eingangs- und Ausgangsschaltung über den Eingangs-/Ausgangsanschluß D_IN/D_OUT übertragenen Daten zu einer komplementären gemeinsamen Datenleitung (komplementäre Datensammelleitung) übertragen, die durch die komplementären Adressensignale ªx8, ªy8 bezeichnet ist. Daher werden Daten zu einem Speicherfeld übertragen, das innerhalb der vier Speicherfelder durch die komplementären Adressensignale ªx8, ªy8 bezeichnet ist. Die zu dem Speicherfeld übertragene Information wird zu einer durch den Spaltenschaltertreiber CSD bezeichneten komplementären Datenleitung übertragen. Die Information wird dann zu der Speicherzelle übertragen, die durch das Auswahlsignal von dem Worttreiber WD ausgewählt ist, und in ihr eingeschrieben.

In Abhängigkeit von dem Potential des Taktsignals Φ_RW bringt die Eingangs- und Ausgangsschaltung die Daten von der komplementären gemeinsamen Datenleitung (der komplementären Datensammelleitung) zu dem Eingangs-/ Ausgangsanschluß D_IN/D_OUT oder überträgt die Daten von dem Eingangs-/Ausgangsanschluß D_IN, D_OUT zu der komplementären Datensammelleitung.

Bei der Fig. 1 bezeichnet X-ADB eine X-Adressenpufferschaltung, und Y-ADB bezeichnet eine Y-Adressenpufferschaltung. Externe Adressensignale A₀ bis A₈ werden über externe Anschlüsse A₀ bis A₈ zu der X-Adressenpufferschaltung X-ADB und zu der Y-Adressenpufferschaltung Y-ADB übertragen. Die X-Adressenpufferschaltung X-ADB führt die externen Adressensignale A₀ bis A₈ synchron zu einem Taktsignal Φ_ax ein, um komplementäre Adressensignale ªx0 bis ªx8 des Y-Systems zu bilden. In ähnlicher Weise führt die Y-Adressenpufferschaltung Y-ADB die externen Adressensignale A₀ bis A₈ synchron zu einem Taktsignal Φ_ay ein, um komplementäre Adressensignale ªy0 bis ay8 des Y-Systems zu bilden. Die Y-Adressenpufferschaltung Y-ADB führt externe Adressensignale zeitlich verzögert hinter der X-Adressenpufferschaltung X-ADB ein. Daher stellt der dynamische RAM dieses Ausführungsbeispieles ein sogenanntes Adressenmultiplex- System dar.

Ohne daß dies eine besondere Beschränkung darstellen würde, werden von den komplementären Adressensignalen ªx0 bis ªx8, die durch die Adressenpufferschaltung X-ADB gebildet sind, die komplementären Adressensignale ªx0, ªx8 ersten X-Adressendekoderschaltungen und Auswahltaktsignaltreibern X-DEC₁ und Φ_x-DRV zugeführt, die komplementären Adressensignale ªx2 bis ªx6 werden zweiten X-Adressendekoderschaltungen X-DEC₂ zugeführt, und das komplementäre Adressensignal ªx7 wird dritten X-Adressendekoderschaltungen X-DEC₃ zugeführt. Das übrige komplementäre Adressensignal ªx8 wird wie zuvor erwähnt der Eingangs- und Ausgangsschaltung zugeführt.

Wie später im einzelnen unter Bezugnahme auf die Fig. 4 erörtert wird, erhalten die ersten X-Adressendekoderschaltungen und die Auswahltaktsignaltreiber X-DEC₁ & Φ_x-DRV ein Wortleitungs-Auswahltaktsignale Φ_x und die komplementären Adressensignale ªx0, ªx1, um selektiv ein Auswahltaktsignal zu bilden.

Die zweite X-Adressendekoderschaltung X-DEC₂ kann man als aus einer Anzahl von Einheitsdekoderschaltungen aufgebaut ansehen, wie später unter Bezugnahme auf die Fig. 3 erläutert wird. Bei diesem Ausführungsbeispiel ist eine Einheitsdekoderschaltung für acht Wortleitungen vorgesehen. Bei dem Ausführungsbeispiel beteht daher die zweite X-Adressendekoderschaltung X-DEC₂ aus 32 Einheitsdekoderschaltungen. Die zweite X-Adressendekoderschaltungen X-DEC₂ dekodieren die komplementären Adressensignale ax2 bis ax6 und liefern Ausgangssignale (dekodierte Signale) an die Gatterschaltungen GCU und GUD.

Jede der Gatterschaltungen GCU und GUD kann man als aus einer Anzahl von Einheitsgatterschaltungen aufgebaut ansehen, wie später im einzelnen unter Bezugnahme auf die Fig. 3 erläutert wird. Bei diesem Ausführungsbeispiel ist eine Einheitsgatterschaltung für acht Wortleitungen vorgesehen. Deshalb bestehen, ebenso wie die oben erwähnten zweiten X-Adressendekoderschaltungen X-DEC₂ alle Gatterschaltungen aus 32 Einheitsgatterschaltungen.

Die einzelnen Dekoderschaltungen, die die zweiten X-Adressendekoderschaltungen X-DEC₂ bilden, liefern Ausgangssignale an ihre entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCU und an ihre entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCD. Man kann daher sagen, daß eine Einheitsdekoderschaltung für im wesentlichen 16 Wortleitungen vorgesehen ist.

Die 32 Einheitsdekoderschaltungen dekodieren die komplementären Adressensignale ªx2 bis ªx6, d. h. es wird ein Auswahlsignal durch eine Einheitsdekoderschaltung gebildet, die unter den 32 Einheitsdekoderschaltungen durch die komplementären Adressensignale bezeichnet ist. Deshalb werden aus den 64 Einheitsgatterschaltungen nur 2 Einheitsgatterschaltungen ausgewählt, denen das Auswahlsignal zugeführt wird.

Die beiden Einheitsgatterschaltungen, die aus 64 Einheitsgatterschaltungen ausgewählt sind, erzeugen Auswahlsignale, die aus 8 Wortleitungen die 4 Wortleitungen auswählen, die durch die Ausgangssignale der dritten X-Adressendekoderschaltungen X-DEC₃ bezeichnet sind.

Jeder der Worttreiber WDU, WDC kann als aus einer Anzahl von Einheitsworttreibern aufgebaut angesehen werden. Bei diesem Ausführungsbeispiel ist für acht Wortleitungen 1 Einheitsworttreiber vorgesehen. Daher besteht ebenso wie die Anzahl der Einheitsdekoderschaltungen jeder der Worttreiber aus 32 Einheitsworttreibern. Für jede Einheitsgatterschaltung ist im Verhältnis 1:1 ein Einheitsworttreiber vorgesehen.

Jeder Einheitsworttreiber wird mit Ausgangssignalen aus einer entsprechenden Einheitsgatterschaltung und mit Ausgangssignalen von der ersten X-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung X-DEC₁ & Φ_x-DRV versorgt. Ein Einheitsworttreiber, der von der Einheitsgatterschaltung zum Auswählen von vier Wortleitungen mit Auswahlsignalen versorgt wird, wählt aus den vier Wortleitungen eine durch die komplementären Adressensignale ªx0, ªx1 bezeichnete Wortleitung aus und legt an sie ein Auswahlsignal an.

Wie oben erwähnt wurde, wird aus den 256 ein Speicherfeld M-ARY₁ bildenden Wortleitungen eine durch die komplementären Adressensignale ªx0 bis ªx7 bezeichnete Wortleitung durch die Adressendekoderschaltungen X-DEC₁ bis X-DEC₃ dem Auswahltaktsignaltreiber Φ_x-DRV, die Gatterschaltung GCU und den Worttreiber WDU ausgewählt, welche auf der linken Seite der Fig. 1 dargestellt sind. In diesem Fall wird aus den das Speicherfeld M-ARY₃ bildenden 256 Wortleitungen eine durch die komplementären Adressensignale ªx0 bis ªx7 bezeichnete Wortleitung ebenfalls durch die Adressendekoderschaltungen X-DEC₁ bis X-DEC₃, durch den Auswahltaktsignaltreiber Φ_x-DRV, die Gatterschaltung GCD und den Worttreiber GDD ausgewählt, welche auf der linken Seite der Fig. 1 dargestellt sind. Im wesentlichen gleichzeitig dazu wird weiterhin eine durch die komplementären Adressensignale ªx0 bis ªx7 bezeichnete Wortleitung aus jedem der Speicherfelder M-ARY₂ und M-ARY₄ durch die Adressendekoderschaltungen X-DEC₁ bis X-DEC₃, Auswahltaktsignaltreiber Φ_x-DRV, Gatterschaltungen GCU, GCD und Worttreiber WDU, WDD ausgewählt, die auf der rechten Seite der Fig. 1 dargestellt sind.

Von den komplementären Adressensignalen ªy0 bis ªx8, die durch den Y-Adressenpuffer Y-ADB gebildet werden, werden die komplementären Adressensignale ªy0, ªy1 der ersten Y-Adressendekoder & Auswahltaktsignaltreiberschaltung Y-DEC & Φ_y-DRV zugeführt, die komplementären Adressensignale ªy2 bis ªy6 werden der zweiten Y-Adressendekoderschaltung Y-DEC₂ zugeführt, und das komplementäre Adressensignal ªy7 wird der dritten Y- Adressendekoderschaltung Y-DEC₃ zugeführt. Das übrige Adressensignal ªy8 wird wie zuvor erwähnt der Eingangs- & Ausgangsschaltung zugeführt.

Ohne darauf beschränkt zu sein ist die erste Y- Adressendekoder & Auswahltaktsignaltreiberschaltung Y-DEC₁ & Φ_Y-DRV in der gleichen Weise aufgebaut wie die erwähnte erste X-Adressendekoder & Auswahltaktsignaltreiberschaltung X-DEC₁, die zweite Y-Dekoderschaltung Y-DEC₂ ist ebenso aufgebaut wie die zweite X-Adressendekoderschaltung X-DEC₂, und die dritte Y-Adressendekoderschaltung Y-DEC₃ ist ebenso aufgebaut wie die dritte X-Adressendekoderschaltung X-DEC₃. Weiterhin sind die Gatterschaltungen GCL, GCR in der gleichen Weise aufgebaut wie die vorerwähnten Gatterschaltungen GCU, GCD, und die Spaltenschaltertreiber CSDL, SCDR sind ebenso aufgebaut wie die vorerwähnten Worttreiber WDU, WDD.

Man kann die zweite Y-Adressendekoderschaltung Y-DEC₂ als aus einer Anzahl von Einheitsdekoderschaltungen aufgebaut ansehen. Ohne daß dies eine Beschränkung darstellt, ist bei diesem Ausführungsbeispiel eine Einheitsdekoderschaltung für 16 Paare von komplementären Datenleitungen vorgesehen. Daher besteht die zweite Y-Adressendekoderschaltung aus 64 Einheitsdekoderschaltungen.

Man kann weiter jede der Gatterschaltungen GCL, GCR als aus einer Anzahl von Einheitsgatterschaltungen aufgebaut ansehen. Ohne daß diese Ausführungsbeispiel eine besondere Beschränkung darstellt, ist eine Einheitsgatterschaltung für acht Paare von komplementären Datenleitungen vorgesehen. Daher besteht jede Gatterschaltung aus 64 Einheitsgatterschaltungen.

Die die zweite Y-Adressendekoderschaltung Y-DEC₂ bildenden Einheitsdekoderschaltungen stehen zu den die Gatterschaltung GCL bildenden Einheitsgatterschaltungen im Verhältnis von 1 : 1, und sie stehen weiterhin zu den die Gatterschaltung GCR bildenden Einheitsgatterschaltungen im Verhältnis 1 : 1. Die Ausgangssignale der Einheitsdekoderschaltungen werden nämlich den entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCL und den entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCR zugeführt.

Jeder der Spaltenschaltertreiber CSDL, CSDR kann als aus einer Anzahl von Einheitsspaltenschaltern aufgebaut angesehen werden. Bei diesem Ausführungsbeispiel ist ein Einheitsspaltenschaltertreiber für acht Paare von komplementären Datenleitungen vorgesehen. Daher besteht jeder Spaltenschaltertreiber aus 64 Einheitsspaltenschaltertreibern. Weiterhin sind die Einheitsspaltenschaltertreiber im Verhältnis 1 : 1 für die Einheitsgatterschaltungen vorgesehen. Es werden nämlich die Ausgangssignale der Einheitsgatterschaltungen den entsprechenden Einheitsspaltenschaltertreibern zugeführt.

Von den 64 die zweite Y-Adressendekoderschaltung Y-DEC₂ bildenden Einheitsdekoderschaltungen werden 32 Einheitsdekoderschaltungen für die Speicherfelder M-ARY₁, M-ARY₂ verwendet. Daher entsprechen die 32 Einheitsgatterschaltungen in der Gatterschaltung GCL den obigen 32 Einheitsdekoderschaltungen, und 32 Einheitsgatterschaltungen in der Gatterschaltung GCR entsprechen den obigen 32 Einheitsdekoderschaltungen und werden ebenfalls für die Speicherfelder M-ARY₁, M-ARY₂ verwendet. Weiterhin werden für die Speicherfelder M-ARY₁, M-ARY₂ 32 Einheitsspaltentreiber in dem Spaltenschaltertreiber CSDL, welche 32 Einheitsgatterschaltungen in der Gatterschaltung GCL entsprechen und 32 Einheitsspaltenschaltertreiber in dem Spaltenschaltertreiber CSDR, die 32 Einheitsgatterschaltungen in der Gatterschaltung GCR entsprechen, verwendet.

Die übrigen Einheitsdekoderschaltungen, die übrigen Gatterschaltungen und die übrigen Einheitsspaltenschaltertreiber werden für die Speicherfelder M-ARY₃, M-ARY₄ verwendet.

Zur Erleichterung des Verständnisses befaßt sich die folgende Beschreibung mit den Schaltungsteilen, die für die Speicherfelder M-ARY₁, M-ARY₂ verwendet werden. Die Schaltungsteile, die für die Speicherfelder M-ARY₃, M-ARY₄ verwendet werden, stimmen mit jenen, welche für die Speicherfelder M-ARY₁, M-ARY₂ verwendet werden, überein.

Die 32 Einheitsdekoderschaltungen, die den zweiten Y-Adressendekoder Y-DEC₂ bilden, dekodieren die komplementären Adressensignale ªy2 bis ªy6 und von den 32 Einheitsdekoderschaltungen bildet nur die Einheitsdekoderschaltung, die durch die komplementären Adressensignale bezeichnet ist, ein Auswahlsignal. Das bedeutet, daß die zweite Y-Adressendekoderschaltung Y-DEC Auswahlsignale zum Auswählen von acht Paaren von komplementären Datenleitungen aus den Speicherfeldern M-ARY₁ und M-ARY₂ bildet.

Die so gebildeten Auswahlsignale werden den Einheitsgatterschaltungen in der Gatterschaltung GCL zugeführt, die den Einheitsdekoderschaltungen entsprechen, welche die Auswahlsignale gebildet haben, und werden den ebenfalls ihnen entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCR zugeführt. Die einzelnen mit den Auswahlsignalen versorgten Gatterschaltungen bilden Auswahlsignale, die aus acht Paaren von komplementären Datenleitungen die vier Paare von komplementären Datenleitungen auswählen, die durch die Ausgangssignale der zweiten Y-Adressendekoderschaltung Y-DEC₂ bezeichnet sind. Die einzelnen Einheitsgatterschaltungen produzieren nämlich Auswahlsignale um aus acht Paaren von komplementären Datenleitungen vier Paare von komplementären Datenleitungen auszuwählen, die durch das komplementäre Adressensignal ªy7 bezeichnet sind.

Die Auswahlsignale, die durch die in der Gatterschaltung GCL befindlichen Einheitsgatterschaltungen erzeugt werden, werden den entsprechenden Einheitsspaltenschaltertreibern in dem Spaltenschaltertreiber CSDL zugeführt. In ähnlicher Weise werden Auswahlsignale, die durch die Einheitsgatterschaltungen in der Gatterschaltung GCR erzeugt werden, dem entsprechenden Einheitsspaltenschaltertreiber in dem Spaltenschaltertreiber CSDR zugeführt. Die einzelnen Einheitsspaltenschaltertreiber werden weiterhin mit Signalen der ersten Y- Adressendekoderschaltung Y-DEC₁ versorgt. Die mit den Auswahlsignalen versorgten Einheitsspaltenschaltertreiber erzeugen Auswahlsignale, die ein Paar von komplementären Datenleitungen, welche durch die Ausgangssignale der ersten Y-Adressendekoderschaltung Y-DEC₁ bezeichnet sind, mit einem Paar von komplementären gemeinsamen Datenleitungen verbinden. Es wird nämlich von den vier Paaren von komplementären Datenleitungen, die durch die Auswahlsignale der Einheitsgatterschaltungen bezeichnet werden, nur das durch die komplementären Adressensignale ªy0, ªy1 bezeichnete Paar von komplementären Datenleitungen mit dem Paar von komplementären gemeinsamen Datenleitungen verbunden.

Die verschiedenen, oben erwähnten Taktsignale wie auch verschiedene für den Ablauf erforderliche Taktsignale werden durch einen Taktsignalgenerator TG erzeugt. Der Taktsignalgenerator TG bildet also eine Anzahl von Taktsignalen nach Maßgabe eines Adressenabtastsignals des X-Systems, das über einen externen Anschluß zugeführt wird, eines Adressenabtastsignals des Y-Systems, das über einen externen Anschluß zugeführt wird, und eines Schreibfreigabesignals , das über einen externen Anschluß zugeführt wird.

Die Fig. 2A ist ein Blockschaltbild, das im einzelnen das Speicherfeld M-ARY₁ und periphere Schaltungen darstellt.

Wie unter Bezugnahme auf die Fig. 1 beschrieben wurde, bestehen jede der zweiten Y-Adressendekoderschaltungen Y-DEC₂, die Gatterschaltungen GCL, GCR und die Spaltenschaltertreiber CSDL, CSDR, die den Speicherfeldern M-ARY₁, M-ARY₂ entsprechen, aus 32 Einheitsschaltungen. Von diesen Einheitsschaltungen zeigt die Fig. 2 nur zwei Einheitsdekoderschaltungen UY-DEC₂₀₀, UY-DEC₂₃₁, vier Einheitsgatterschaltungen UGCL₀, UGCR₀, UGCL₃₁, UGCR₃₁, welche den zwei Einheitsdekoderschaltungen UY-DEC₂₀₀, UY-DEC₂₃₁, und vier Einheitsspaltenschaltertreiber UCDL₀, UCDR₀, UCDL₃₁, UCDR₃₁, die diesen Einheitsgatterschaltungen entsprechen.

Wie früher erwähnt wurde, umfaßt das Speicherfeld M-ARY₁ 65 536 Speicherzellen M, die in Form einer Matrix angeordnet sind. Die Speicherzellen sind nämlich in 256 (Zeilen) × 256 (Spalten) angeordnet. Ein Paar von komplementären Datenleitungen D, , die für jede Zeile gebildet sind und eine Wortleitung sind für jede Spalte ausgebildet. Daher umfaßt das Speicherfeld M-ARY₁ 256 Paare von komplementären Datenleitungen D₀, ₀ bis D₂₅₅, ₂₅₅ sowie 256 Wortleitungen W_UO bis W_U255.

Von den oben erwähnten 256 Paaren von komplementären Datenleitungen zeigt Fig. 2A zwei Paare von komplementären Datenleitungen D₀, ₀, D₇, ₇, welche durch von dem Einheitsspaltenschaltertreiber UCDL₀ gebildeten Auswahlsignalen ausgewählt werden, sowie zwei Paare von komplementären Datenleitungen D₂₄₈, ₂₄₈; D₂₅₅, ₂₅₅, die durch die von dem Einheitsspaltenschaltertreiber UCDL₃₁ gebildeten Auswahlsignale ausgewählt werden.

Von den 256 Wortleitungen zeigt die Fig. 2A nur 16 Wortleitungen W_UO bis W_U7, und W_U240 bis W_U247, die durch Auswahlsignale ausgewählt werden, welche später durch unter Bezugnahme auf die Fig. 3 erläuterten Einheitsworttreibern UWDU₀, UWDU₃₀ erzeugt werden.

Die Fig. 2B zeigt ein Ausführungsbeispiel einer Speicherzelle M, die aus einem an die Wortleitung W angeschlossenen Auswahlanschluß, aus einem Eingangs/ Ausgangsanschluß, welcher mit einer Leitung des Paares von komplementären Datenleitungen D, verbunden wird, aus einem MOSFET Q₂₅ und aus einem Kondensator C_M besteht. Die Gateelektrode des MOSFET Q_M ist mit dem Auswahlanschluß verbunden, die Eingangs/Ausgangselektrode des MOSFET Q₂₅ ist mit dem Eingangs/Ausgangsanschluß verbunden und die andere Eingangs/Ausgangselektrode des MOSFET Q₂₅ ist mit Kondensator C_M verbunden.

Ohne daß dies eine Beschränkung darstellt besitzt bei dem dynamischen RAM nach diesem Ausführungsbeispiel das Speicherfeld die Anordnung der sogenannten "umgefalteten" Bitleitungen (folded bit line arrangement).

Insbesondere ist ein Paar von komplementären Datenleitungen (d. h. D₀ und ₀) parallel zueinander angeordnet. Entsprechend der Fig. 2A sind die Eingangs/Ausgangsanschlüsse einer Anzahl von Speicherzellen M jeweils mit einer Leitung des Paares von komplementären Datenleitungen D₀, ₀ gemäß einer vorgegebenen Regel verbunden. Ein Paar von Eingangs/Ausgangsanschlüssen eines Leseverstärkers ist mit dem Paar von komplementären Datenleitungen D₀, ₀ verbunden. Ohne daß dies eine besondere Beschränkung darstellt, besteht ein Leseverstärker aus einem Paar von Eingangs/Ausgangsanschlüssen und MOSFETs Q₁₇ bis Q₁₉. Dabei sind das Gate des MOSFET Q₁₇ und die Drainelektrode des MOSFET Q₁₈ mit einem Eingangs/Ausgangsanschluß des Paares von Eingangs/Ausgangsanschlüssen verbunden, und die Drainelektrode des MOSFET Q₁₇ und die Gateelektrode des MOSFET Q₁₈ sind mit dem jeweils anderen Eingangs/Ausgangsanschluß verbunden. Die Source-Elektrode des MOSFET Q₁₇ und die Source-Elektrode des MOSFET Q₁₈ sind miteinander und mit einem Massepotential führenden Schaltungspunkt über einen MOSFET Q₁₉ verbunden, der durch ein Taktsignal Φ_pa gesteuert wird.

Weiterhin sind zwischen einer Versorgungsspannungsquelle V_CC und den Datenleitungen D₀, ₀ Vorlade-MOSFETs Q₁, Q₂ vorgesehen, deren Schaltvorgang durch ein Taktsignal Φ_p (Vorladesignal) gesteuert wird. MOSFETs Q₃, Q₄ für Spaltenschalter sind zwischen dem Paar von komplementären Datenleitungen D₀, ₀ und dem Paar von komplementären Datenleitungen CD₁, ₁ vorgesehen. Die Gateelektroden der MOSFETs für die Spaltenschalter werden mit einem Signal C_LO von dem Einheitsspaltenschaltertreiber UCDL₀ versorgt.

Entsprechend zu dem vorerwähnten Paar von komplementären Datenleitungen D₀, ₀ sind die anderen Paare von komplementären Datenleitungen D₁, ₁ bis D₂₅₅, ₂₅₅ ebenfalls mit Speicherzellen, Leseverstärkern, Vorlade- MOSFETs und MOSFETs für die Spaltenschalter versehen.

Bei dem Speicherfeld sind die Auswahlanschlüsse einer Anzahl von Speicherzellen, die eine Speicherzellenspalte bilden, an die gleiche Wortleitung (d. h. W_UO) angeschlossen. Daher werden die eine Speicherzellenspalte bildenden Speicherzellen mit einem Auswahlsignal von einem Einheitsworttreiber über die Wortleitung W_UO versorgt. Die anderen Speicherzellenspalten sind in der gleichen Weise wie die oben beschriebene Speicherzellenspalte aufgebaut.

Obgleich dies in der Fig. 2A nicht dargestellt ist, ist mit jeder der Datenleitungen eine Pseudozelle (dummy cell) verbunden. Bekanntlich legt während des Lesevorgangs die Pseudozelle ein Referenzpotential an den Leseverstärker an. Wenn also eine mit ihrem Eingangs/Ausgangsanschluß mit einer Leitung des Paares von komplementären Datenleitungen verbundene Speicherzelle ausgewählt wird, wird die entsprechende Pseudozelle der anderen Datenleitung ausgewählt. Dementsprechend wird der Leseverstärker mit einem der in der ausgewählten Speicherzelle gespeicherten Information entsprechenden Potential und mit dem Referenzpotential der Pseudozelle versorgt.

Bei dem dynamischen RAM nach diesem Ausführungsbeispiel wählt die zweite X-Adressendekoderschaltung X-DEC₂ eine Einheitsgatterschaltung aus 32 Einheitsgatterschaltungen UGCU₀ bis UGCU₃₁ aus, welche die Gatterschaltung GCU bildet, und wählt aus 32 Einheitsgatterschaltungen UGCD₀ bis UGCD₃₁, die die Gatterschaltung GCD bilden, eine Einheitsgatterschaltung aus.

Fig. 3 illustriert die zweite X-Adressendekoderschaltung X-DEC₂, die Gatterschaltungen GCU, GCD, und Worttreiber WDU, WDD gemäß einem Ausführungsbeispiel der Erfindung.

Von den 32 Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UX-DEC₂₃₁, die die zweite Adressendekoderschaltung X-DEC₂ bilden, zeigt Fig. 3 konkret nur zwei Einheitsdekoderschaltungen UX-DEC₂₃₀ und UX-DEC₂₃₁. Die Einheitsdekoderschaltung UX-DEC₂₃₀ besteht aus einer NOR-Gatterschaltung mit fünf Eingängen, die aus fünf Treiber-MOSFETs Q₄₄ bis Q₄₈ besteht, die zwischen die Ausgangsleitungen l₂ und einem Massepunkt mit dem Potential V_SS der Schaltung geschaltet sind, aus einem Vorlade-MOSFET Q₄₉, der zwischen der Ausgangsleitung l₂ und dem Anschluß der Spannungsversorgungsquelle V_CC vorgesehen ist und dessen Schaltvorgang durch ein Taktsignal (Vorladesignal) Φ_p gesteuert wird. Andere Einheitsdekoderschaltungen sind in der gleichen Weise wie die vorerwähnte Einheitsdekoderschaltung UX-DEC₂₃₀ aufgebaut. Es ist jedoch hervorzuheben, daß die internen Adressensignale von verschiedenen Kombinationen den Einheitsdekoderschaltungen zugeführt werden.

Daher bildet von den 32 Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UX-DEC₂₃₁ nur die Einheitsdekoderschaltung, die durch die komplementären Adressensignale ªx2 bis ªx6 bezeichnet ist, ein Auswahlsignal von hohem Pegel, und die anderen Einheitsdekoderschaltungen bilden Nichtauswahl- Signale von niedrigem Pegel. Dementsprechend wird ein Auswahlsignal nur derjenigen Einheitsgatterschaltung von den 32, die Gatterschaltung GCU bildenden Einheitsgatterschaltungen UGCU₀ bis UGCU₃₁ zugeführt, und das Auswahlsignal wird ferner nur einer einzigen Einheitsgatterschaltung von den 32 die Gatterschaltung GCD bildenden Einheitsgatterschaltungen UGCD₀ bis UGCD₃₁ zugeführt.

Wenn beispielsweise die internen Adressensignale x2, ax3, ax4, ax5 und ax6 den niedrigen Pegel angenommen haben, so erzeugt nur die Einheitsdekoderschaltung UX-DEC₂₃₀ ein Auswahlsignal von hohem Pegel. Daher wird das Ausgangssignal zu zwei Einheitsgatterschaltungen UGCDU₃₀ und UGCD₃₀ geleitet, die der Einheitsdekoderschaltung UX-DEC₂₃₀ entsprechen.

Die Einheitsgatterschaltung UGCU₃₀ besteht aus Übertragungsgatter (transfer gate)-MOSFETs Q₂₈ bis Q₃₅, die von der entsprechenden Einheitsdekodierschaltung UX-DEC₂₃₀ erzeugte dekodierte Signale selektiv dem entsprechenden Einheitsworttreiber UWDU₃₀ zuführt, und aus Rücksetz-MOSFETs Q₃₆ bis Q₄₃, die zwischen jeden der Ausgangsanschlüsse N₁ bis N₈ der Einheitsgatterschaltung UGCU₃₀ und dem Massepotentialpunkt der Schaltung vorgesehen sind. Die erwähnten acht Übertragungsgatter- MOSFETs Q₂₈ bis Q₃₅ können in zwei Gruppen aufgeteilt werden, d. h. in vier Übertragungsgatter-MOSFETs Q₂₈ bis Q₃₁ und vier weitere Übertragungsgatter-MOSFETs Q₃₂ bis Q₃₅. Die obigen vier Übertragungsgatter-MOSFETs Q₂₈ bis Q₃₁ und eine weitere Gruppe von vier Übertragungsgatter- MOSFETs Q₃₂ bis Q₃₅ werden in ihrem Schaltvorgang im komplementärer Weise durch Ausgangssignale Φ_x7, _x7 von der dritten X-Adressendekoderschaltung X-DEC₃ gesteuert. Die erwähnten acht Rücksatz-MOSFETs können ebenfalls in im wesentlichen zwei Gruppen aufgeteilt werden. Das bedeutet, daß die acht Rücksetz-MOSFETs in vier Rücksetz-MOSFETs Q₄₀ bis Q₄₃, deren Schaltvorgang durch das von der dritten X-Adressendekoderschaltung X-DEC₃ erzeugte Signal ax7 gesteuert wird, und vier Rücksetz-MOSFETs Q₃₆ bis Q₃₉, deren Schaltvorgang durch das Signal x7 gesteuert wird, aufgeteilt werden können. Die Rücksetz-MOSFETs dieser zwei Gruppen werden in ihrem Schaltvorgang in komplementärer Weise gesteuert. Die Übertragungsgatter-MOSFETs Q₂₈ bis Q₃₁ (oder die MOSFETs Q₃₂ bis Q₃₅) und die Rücksetz-MOSFETs Q₃₆ bis Q₃₉ (oder Q₄₀ bis Q₄₃) werden in ihrem Schaltvorgang in komplementärer Weise gesteuert.

Wenn beispielsweise die Übertragungsgatter-MOSFETs Q₂₈ bis Q₃₁ (oder Q₃₂ bis Q₃₅) eingeschaltet werden, so werden die Übertragungsgatter-MOSFETs Q₃₂ bis Q₃₅ (oder Q₂₈ bis Q₃₁) ausgeschaltet. In diesem Fall werden die Rücksetz-MOSFETs Q₃₆ bis Q₃₉ (oder Q₄₀ bis Q₄₃) ausgeschaltet, und die Rücksetz-MOSFETs Q₄₀ bis Q₄₃ (oder Q₃₆ bis Q₃₉) werden eingeschaltet.

Weitere Einheitsgatterschaltungen sind in der gleichen Weise aufgebaut wie die vorerwähnte Einheitsgatterschaltung UGCU₃₀.

Wenn ein Auswahlsignal von hohem Pegel von der Einheitsdekoderschaltung UX-DEC₂₃₀ erzeugt wird, so übertragen die Einheitsgatterschaltungen UGCU₃₀ und UGCD₃₀ die Auswahlsignale zu vier Ausgangsanschlüssen, die unter den acht Ausgangsanschlüssen N₁ bis N₈ durch die Ausgangssignale der dritten X-Adressendekoderschaltung X-DEC₃ bezeichnet sind. In diesem Fall wird das Potential der vier Ausgangsanschlüsse, an die das Auswahlsignal nicht übertragen worden ist, durch die Rücksetz-MOSFETs auf tiefen Pegel geladen.

Fig. 5 zeigt ein Beispiel der dritten X-Adressendekoderschaltung X-DEC₃, die aus zwei Einheitsdekoderschaltungen UX-DEC₃₀ und UX-DEC₃₁ besteht. Die Einheitsdekoderschaltung UX-DEC₃₀ besteht aus MOSFETs Q₅₉, Q₆₀, die im wesentlichen einen Gegentakt-Inverter bilden, und aus einem Vorlade-MOSFET Q₅₈, der zwischen der Ausgangsleitung l₃ und dem Anschluß der Versorgungsspannung V_CC vorgesehen ist und dessen Schaltvorgang durch das Taktsignal Φ_p gesteuert wird. Die andere Einheitsdekoderschaltung UX-DEC₃₁ ist in der gleichen Weise wie die Einheitsdekoderschaltung UX-DEC₃₀ aufgebaut. Entsprechend der Fig. 5 werden jedoch unterschiedliche interne Adressensignale den MOSFETs zugeführt, die den Gegentakt-Inverter bilden.

Wenn das interne Adressensignal ax7 (oder x7) den hohen Pegel annimmt, so erzeugt daher die Einheitsdekoderschaltung UX-DEC₃₁ ein Auswahlsignal Φ_x7 von hohem Pegel (oder die UX-DEC₃₀ erzeugt ein Auswahlsignal Φ_x7 von hohem Pegel), und die Einheitsdekoderschaltung UX-DEC₃₀ erzeugt ein Nichtauswahl-Signal _x7 von niedrigem Pegel (oder die UX-DEC₃₁ erzeugt ein Nichtauswahl- Signal Φ_x7 von niedrigem Pegel).

Daher haben die Einheitsgatterschaltungen, die die Ausgangssignale von der dritten X-Dekoderschaltung X-DEC₃ empfangen, die Funktion, aus acht Wortleitungen vier durch das komplementäre Adressensignal ªx7 bezeichnete Wortleitungen auszuwählen. Die Einheitsgatterschaltungen UGCU₃₀ und UGCD₃₀ übertragen nämlich Auswahlsignale zu vier Ausgangsanschlüssen, die unter den acht Ausgangsanschlüssen N₁ bis N₈ durch das komplementäre Adressensignal ªx7 gekennzeichnet sind.

Die von den Einheitsgatterschaltungen erzeugten Ausgangssignale werden den entsprechenden Worttreibern zugeführt. Der der Einheitsgatterschaltung UGCU₃₀ entsprechende Einheitsworttreiber UWDU₃₀ besteht aus acht Übertragungsgatter-MOSFETs Q₂₀, Q₂₇, wie dies die Fig. 3 darstellt. Die Gateelektrode des Übertragungsgatter- MOSFET Q₂₀ ist an den Ausgangsanschluß N₁ der entsprechenden Einheitsgatterschaltung UGCU₃₀ und an die Ausgangsleitung l₂ der entsprechenden Einheitsdekoderschaltung UX-DEC₂₃₀ über einen Übertragungsgatter-MOSFET Q₂₈ angeschlossen. In gleicher Weise ist das Gatter des Übertragungsgatter-MOSFET Q₂₁ an den Ausgangsanschluß N₂ und an die Ausgangsleitung l₂ über den MOSFET Q₂₉ angeschlossen, die Gateelektrode des Übertragungsgatter- MOSFET Q₂₂ ist mit dem Ausgangsanschluß N₃ und mit der Ausgangsleitung l₂ über den MOSFET Q₃₀ verbunden, . . . und die Gateelektrode des Übertragungsgatter-MOSFET Q₂₇ ist mit dem Ausgangsanschluß N₈ und der Ausgangsleitung l₂ über den MOSFET Q₃₅ verbunden. Weiterhin wird das Auswahltaktsignal Φ_x00 der ersten X-Adressendekoderschaltung und der Auswahltaktsignaltreiberschaltung X-DEC & Φ_x-DRV einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₃, Q₂₇ zugeführt, das Auswahltaktsignal Φ_x01 wird einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₂, Q₂₆ zugeführt, das Auswahltaktsignal Φ_x10 wird einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₁, Q₂₅ zugeführt, und das Auswahltaktsignal Q_x11 wird einer Elektrode eines jeden Übertragungsgatter-MOSFET Q₂₀, Q₂₄ zugeführt.

Weiterhin sind die entsprechenden Wortleitungen W_U240 bis W_U248 mit der jeweils anderen Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₀ bis Q₂₇ verbunden. Die anderen Einheitsworttreiber sind in der gleichen Weise wie der oben beschriebene Einheitsworttreiber UWDU₃₀ aufgebaut.

Wenn von der Einheitsdekoderschaltung UX-DEC₂₃₀ ein Auswahlsignal erzeugt wird und ein internes Adressensignal x7 von niedrigem Pegel der dritten X-Adressendekoderschaltung X-DEC₃ zugeführt wird, so werden an jeden der Ausgangsanschlüsse N₁ bis N₄ der Einheitsgatterschaltungen UGCU₃₀, UGCD₃₀ Auswahlsignale erzeugt und das Potential der anderen Ausgangsanschlüsse N₅ bis N₈ nimmt den niedrigen Pegel an. Daher werden von den acht, die Einheitsworttreiber UWDU₃₀, UWDD₃₀ bildenden Übertragungsgatter-MOSFETs die Übertragungsgatter- MOSFETs Q₂₄ bis Q₂₇ abgeschaltet, und die Übertragungsgatter- MOSFETs Q₂₀ bis Q₂₃ werden eingeschaltet. Dementsprechend werden die Wortleitungen W_U243 und W_D243 mit dem Auswahltaktsignal Φ_x00 über den Übertragungsgatter- MOSFET Q₂₃ versorgt, die Wortleitungen W_U242 und W_D242 werden mit dem Auswahl-Taktsignal Φ_x01 über den Übertragungsgatter-MOSFET Q₂₂ versorgt, die Wortleitungen W_U241 und W_D241 werden mit dem Auswahltaktsignal Φ_x10 über den Übertragungsgatter-MOSFET Q₂₁ versorgt, und die Wortleitungen W_U240 und W_D240 werden über den Übertragungsgatter-MOSFET Q₂₀ mit dem Auswahltaktsignal Φ_x11 versorgt.

Wie später im einzelnen unter Bezugnahme auf die Fig. 4 beschrieben wird, wird von den vier Auswahltaktsignalen Φ_x00 bis Φ_x11 nur dasjenige Auswahltaktsignal, das durch die komplementären Adressensignale ªx0, ªx1 bezeichnet ist, durch die erste X-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung x-DEC₁ & Φ_x-DRV-Schaltung auf den hohen Pegel umgeschaltet. Wenn beispielsweise das Auswahltaktsignal Φ_x00 den hohen Pegel annimmt, so wird ein Auswahltaktsignal von hohem Pegel nur zu den Wortleitungen W_U243, W_D243 übertragen. Mit anderen Worten wird das Auswahltaktsignal von hohem Pegel nur zu denjenigen Wortleitungen W_U243, W_D243 übertragen, die unter der Anzahl von die Speicherfelder bildenden Wortleitungen durch die komplementären Adressensignale ªx0 bis ªx7 bezeichnet sind. Daher werden die Wortleitungen W_U243, W_D243 ausgewählt.

Da das Auswahltaktsignal von hohem Pegel der Wortleitung W_U243 zugeführt wird, werden die Speicherzellen ausgewählt, deren Auswahlanschlüsse mit dieser Wortleitung verbunden sind. Das Potential der an die Eingangs/ Ausgangsanschlüsse der ausgewählten Speicherzellen angeschlossenen Datenleitung ändert sich in Abhängigkeit von den in den Speicherzellen gespeicherten Informationen. In diesem Fall ist eine Pseudozelle (dummy cell) mit der anderen Datenleitung verbunden, die mit der obigen Datenleitung ein Paar bildet, und an die andere Datenleitung wird ein Referenzpotantial angelegt. Danach wird der an das Paar von Datenleitungen angeschlossene Leseverstärker in Betrieb gesetzt, und die Potentialdifferenz zwischen den beiden Leitungen des Datenleitungspaares wird verstärkt. Wie oben erwähnt wurde, nehmen die komplementären Datenleitungen D₀, ₀ bis D₂₅₆, ₂₅₆ die Potentiale an, die durch die Informationen bestimmt sind, die in den ausgewählten und mit einer Seite der komplementären Datenleitungen verbundenen Speicherzellen gespeichert sind. Von diesen komplementären Datenleitungen D₀, ₀ bis D₂₅₆, ₂₅₆ wird das durch die komplementären Adressensignale ªy0 bis ªy7 bezeichnete Paar von komplementären Datenleitungen durch die erste Y-Adressendekoder- & Auswahltaktsignaltreiberschaltung Y-DEC₁ & Φ_Y-DRV, durch die zweite und die dritte Y-Adressendekoderschaltung Y-DEC₂, Y-DEC₃, den Spaltenschalter C-SW, den Spaltenschaltertreiber CSD und die Gatterschaltung GC ausgewählt. Dementsprechend empfängt die Eingangs- und Ausgangsschaltung über komplementäre gemeinsame Datenleitungen CD₁, ₁ bis CD₄, ₄ Informationen, die in denjenigen Speicherzellen gespeichert sind, die durch die komplementären Adressensignale ªx0 bis ªx7, ªy0 bis ªy7 innerhalb der vier Speicherfelder M-ARY₁ bis M-ARY₄ bezeichnet sind.

Bei Empfang der komplementären Adressensignale ªx0, ªx1 und des von dem Taktsingalgenerator TG (vgl. Fig. 1) gebildeten Auswahltaktsignale Φ_x erzeugt die erste x-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung X-DEC₁ & Φ_x-DRV die oben erwähnten vier Auswahltaktsignale Φ_x00 bis Φ_x11. Die so gebildeten Auswahltaktsignale Φ_x00 bis Φ_x11 werden den Einheitsworttreibern UWDU₀ bis UWDU₃₁ und UWDD₀ bis UWDD₃₁ zugeführt. Die Fig. 4 zeigt ein Ausführungsbeispiel der ersten X-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung X-DEC₁ & Φ_x-DRV.

Die erste X-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung X-DEC₁ & Φ_x-DRV besteht aus der ersten X-Adressendekoderschaltung X-DEC₁, die die komplementären Adressensignale ªx0, ªx1 dekodiert, und aus der Auswahltaktsignaltreiberschaltung Φ_x-DRV, die die Ausgangssignale der ersten X-Adressendekoderschaltung X-DEC₁ und das Auswahltaktsignal Φ_x empfängt und die die Auswahltaktsignale Φ_x00 bis Φ_x11 erzeugt.

Die erste X-Adressendekoderschaltung X-DEC₁ besteht aus vier Einheitsdekoderschaltungen UX-DEC₁₀ bis UX-DEC₁₃.

Fig. 4 zeigt von den vier Einheitsdekoderschaltungen die Einheitsdekoderschaltung UX-DEC₁₀ im einzelnen. Die Einheitsdekoderschaltung US-DEC₁₀ besteht aus einer NOR-Gatterschaltung mit zwei Eingängen, die aus zwei Treiber-MOSFETs Q₅₂, Q₅₃ besteht, die zwischen die Ausgangsleitung l₁ und dem Massepotential V_SS der Schaltung geschaltet sind, aus einem Vorlade-MOSFET Q₅₀, der zwischen die Ausgangsleitung l₁ und die Versorgungsspannung V_CC gelegt ist und dessen Schaltvorgang durch ein Taktsignal (Vorladesignal) Φ_p gesteuert wird, und aus einem sogenannten Abschneide-MOSFET Q₅₁ ("cut MOSFET"), dessen eine Elektrode mit der Ausgangsleitung l₁ verbunden und dessen Gate-Elektrode mit der Versorgungsspannung V_CC verbunden ist. Die anderen EinheitsdekoderschaltungenUX-DEC₁₁ bis UX-DEC₁₃ sind in der gleichen Weise wie die vorerwähnte Einheitsdekoderschaltung UX-DEC₁₀ aufgebaut. Hierbei muß man darauf achten, daß die internen Adressensignale von verschiedenen Kombinationen jeder der Einheitsdekoderschaltungen zugeführt werden. Dementsprechend erzeugt unter den vier Einheitsdekoderschaltungen nur diejenige Einheitsdekoderschaltung, die durch die komplementären Adressensignale ªx0, ªx1 bezeichnet ist, ein Auswahlsignal von hohem Pegel, und die anderen Einheitsdekoderschaltungen erzeugen Nichtauswahl-Signale von niedrigem Pegel.

Der Auswahltaktsignaltreiber Φ_x-DRV besteht aus vier Übertragungsgatter-MOSFETs Q₅₄ bis Q₅₇. Das Auswahltaktsignal Φ_x wird einer Elektrode eines jeden der Übertragungsgatter- MOSFETs Q₅₄ bis Q₅₇ zugeführt. Die Auswahltaktsignale Φ_x00 bis Φ_x11 werden von der anderen Elektrode eines jeden Übertragungsgatter-MOSFETs Q₅₄ bis Q₅₇ erzeugt. In ihrem Schaltvorgang werden die Übertragungsgatter-MOSFETs durch die entsprechenden Einheitsdekoderschaltungen gesteuert. Insbesondere wird der Übertragungsgatter-MOSFET Q₅₄ in seinem Schaltvorgang durch ein Signal gesteuert, ds von der Einheitsdekoderschaltung UX-DEC₁₀ erzeugt wird, der Übertragungsgatter- MOSFET Q₅₅ wird in seinem Schaltvorgang durch ein Signal geteuert, das von der Einheitsdekoderschaltung UX-DEC₁₁ erzeugt wird, der Übertragungsgatter- MOSFET Q₅₆ wird in seinem Schaltvorgang durch ein von der Einheitsdekoderschaltung UX-DEC₁₂ erzeugtes Signal gesteuert, und der Übertragungsgatter-MOSFET Q₅₇ wird in seinem Schaltvorgang durch ein von der Einheitsdekoderschaltung UX-DEC₁₃ erzeugtes Signal gesteuert. Deshalb wird von den vier Übertragungsgatter-MOSFETs nur der Übertragungsgatter-MOSFET eingeschaltet, der durch die komplementären Adressensignale ªx0, ªx1 bezeichnet wird. Daher wird von den Auswahltaktsignalen Φ_x00 bis Φ_x11 das Auswahltaktsignal Φ_x als Auswahltaktsignal erzeugt. Während der Ausführung des Auswahlvorganges für die vier Wortleitungen nimmt das Auswahltaktsignal Φ_x den hohen Pegel an. Daher nimmt während der Ausführung des Auswahlvorganges von Wortleitungen irgendein Signal von den Auswahltaktsignalen Φ_x00 bis Φ_x11 den hohen Pegel an.

Wenn beispielsweise die internen Adressensignale ªx0, ªx1 den niedrigen Pegel annehmen, so erzeugt die Einheitsdekoderschaltung UX-DEC₁₀ ein Auswahlsignal, das veranlaßt, daß der MOSFET Q₅₄ eingeschaltet wird. Daher wird das Auwahltaktsignal Φ_x als Auswahltaktsignal Φ_x00 über den MOSFET Q₅₄ erzeugt. Während nämlich der Auwahlvorgang für die Wortleitungen ausgeführt wird, erzeugt der MOSFET Q₅₄ das Auswahlsignal Φ_x00 von hohem Pegel.

Wie oben beschrieben wurde, ist die Einheitsdekoderschaltung mit einem Abschneide-MOSFET (cut MOSFET) Q₅₁ versehen. Deshalb kann aufgrund der Selbst-Bootstrap- Funktion des Übertragungsgatter-MOSFET der Hochpegelwert des Auswahltaktsignals Φ_x00 im wesentlichen dem Hochpegelwert des Auswahltaktsignals Φ_x gleichgemacht werden. Wenn nämlich der hohe Pegel an die Gateelektrode des Übertragungsgatter-MOSFET Q₅₄ über den Abschneide- MOSFET Q₅₁ angelegt wird, so wird unter der Gateelektrode des Übertragungsgatter-MOSFET Q₅₄ eine Inversionsschicht gebildet. Demzufolge wird zwischen der Gateelektrode und der Inversionsschicht eine Kapazität gebildet und elektrisch geladen. Wenn das Auswahltaktsignal Φ_x von dem niedrigen Pegel auf den hohen Pegel für die Auswahl einer Wortleitung wechselt, so wird das Potential der Gateelektrode des Übertragungsgatter-MOSFET Q ₅₄ aufgrund der Funktion der elektrisch aufgeladenen Kapazität angehoben. Dementsprechend wird das Potential des Auswahltaktsignals Φ_x00 nahezu gleich dem Potential des Auswahltaktsignals Φ_x. Mit anderen Worten kann der durch die Schwellspannung des Übertragungsgatter-MOSFET verursachte Pegelverlust reduziert werden. Da das Potential der Gateelektrode des Übertragungsgatter-MOSFET Q₅₄ ansteigt, wird der Abschneide-MOSFET Q₅₁ abgeschaltet. Dies ermöglicht es, ein Abfließen der elektrischen Ladung aus der Kapazität zu verhindern.

Nachfolgend wird der Vorgang zum Auswählen der Wortleitungen bei dem dynamischen RAM unter Bezugnahme auf die Fig. 3 bis 5 erläutert.

Wenn das Adressenabtastsignal den hohen Pegel annimmt, so erzeugt der Taktsignalgenertor TG ein Taktsignal Φ_p von hohem Pegel. Aufgrund dieses Taktsignals Φ_p wird eine parasitäre Kapazität vorgeladen.

Da das Vorladesignal Φ_p den hohen Pegel annimmt, wird der Vorlade-MOSFET Q₅₀ während der Vorladeperiode eingeschaltet. Daher werden Signale von hohem Pegel von den Einheitsdekoderschaltungen UX-DEC₁₀ bis UX-DEC₁₃ erzeugt, welche die erste X-Adressendekoderschaltung X-DEC₁ bilden. Es werden nämlich alle Übertragungsgatter- MOSFETs Q₅₄ bis Q₅₇, die die Auswahltaktsignaltreiberschaltung Φ_x-DRV bilden, eingeschaltet. Da weiterhin die Vorlade-MOSFETs Q₄₉, Q_49′ durch ein Vorladesignal Φ_p von hohem Pegel eingeschaltet werden, werden von den die zweite X-Adressendekoderschaltung X-DEC₂ bildenden Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UX-DEC₂₃₁ Signale von hohem Pegel erzeugt. Daher werden die Einheitsgatterschaltungen mit Signalen von hohem Pegel von den entsprechenden Einheitsdekoderschaltungen UX-DEC_2n (n=00 bis 31) versorgt. Da die Vorlade- MOSFETs Q₅₈, Q₆₁ durch das Vorladesignal Φ_p von hohem Pegel eingeschaltet worden sind, werden in diesem Fall von den die dritte X-Adressendekoderschaltung X-DEC₃ bildenden Einheitsdekoderschaltungen UX-DEC₃₀, UX-DEC₃₁ Signale Φ_x7, _x7 von hohem Pegel erzeugt. Da die Übertragungsgatter- MOSFETs Q₂₈ bis Q₃₅ (Q_28′ bis Q_35′), die die Einheitsgatterschaltungen bilden, eingeschaltet werden, werden hierbei von den Einheitsdekoderschaltungen UX-DEC_2n gebildete Signale von hohem Pegel zu den Gateelektroden der Übertragungsgatter-MOSFETs Q₂₀ bis Q₂₇ (Q_20′ bis Q_27′), welche die Einheitsworttreiber bilden, übertragen. Daher werden die Übertragungsgatter- MOSFETs Q₂₀ bis Q₂₇ (Q_20′ bis Q_27′) eingeschaltet. Zu diesem Zeitpunkt bildet der Taktsignalgenerator TG ein Auswahltaktsignal Φ_x von niedrigem Pegel. Damit werden Auswahltaktsignale von niedrigem Pegel an die Wortleitungen angelegt.

Wenn sodann das Adressenabtastsignal von hohem Pegel auf niedrigen Pegel wechselt, so erzeugt der Taktsignalgenerator TG ein Vorladesignal Φ_p von niedrigem Pegel und ein Taktsignal Φ_ax von hohem Pegel. Entsprechend dem Taktsignal Φ_ax führt der X-Adressenpuffer X-ADB externe Adressensignale A0 bis A8 ein und erzeugt komplementäre Adressensignale ªx0 bis ªx8, die den aufgenommenen externen Adressensignalen A0 bis A8 entsprechen.

Nachfolgend wird der Fall beschreiben, in dem der X-Adressenpuffer X-ADB interne Adressensignale x0, x1, ax2, x3 bis x8 von hohem Pegel (in diesem Fall nehmen die internen Adressensignale ax0, ax1, x2, ax3 bis ax8 den niedrigen Pegel an).

Da die internen Adressensignale ax0, ax1 den niedrigen Pegel annehmen, fährt unter den vier Einheitsdekoderschaltungen UX-DEC₁₀ bis UX-DEC₁₃ nur die Einheitsdekoderschaltung UX-DEC₁₀ mit der Erzeugung eines Auswahlsignals von hohem Pegel fort. Demgegenüber erzeugen die anderen Einheitsdekoderschaltungen US-DEC₁₁ bis UX-DEC₁₃ Nichtauswahlsignale von niedrigem Pegel, weil die internen Adressensignale x0, x1 den hohen Pegel annehmen. Daher wird von den vier Übertragungsgatter- MOSFETs Q₅₄ bis Q₅₇ nur der Übertragungsgatter- MOSFET Q₅₄ eingeschaltet, und die anderen drei MOSFETs Q₅₅ bis Q₅₇ werden ausgeschaltet.

Da die internen Adressensiganle x2, ax3 bis ax6 den niedrigen Pegel annehmen, fährt von den 32 Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UX-DEC₂₃₁, die die zweite X-Adressendekoderschaltung X-DEC₂ bilden, nur die Einheitsadressendekoderschaltung UX-DEC₂₃₀, welche mit einer Kombination von internen Adressensignalen x2, ax3 bis ax6 versorgt wird, damit fort, ein Auswahlsignal von hohem Pegel zu erzeugen, und die anderen Einheitsdekoderschaltungen bilden Nichtauswahlsignale von niedrigem Pegel. Daher wird weiterhin von der Einheitsdekoderschaltung UX-DEC₂₃₀ ein Signal (Auswahlsignal) von hohem Pegel den Einheitsgatterschaltungen UGCU₃₀ und UGCD₃₀ zugeführt. Demgegenüber werden den anderen Einheitsgatterschaltungen von den entsprechenden Einheitsdekoderschaltungen UX-DEC_2n (n=00 bis 28,31) Signale (Nichtauswahlsignale) von tiefem Pegel weiterhin zugeführt.

Da das interne Adressensignal x7 den hohen Pegel annimmt, fährt von den beiden die dritte X-Adressendekoderschaltung X-DEC₃ bildenden Einheitsdekoderschaltungen nur die Einheitsdekoderschaltung UX-DEC₃₀ damit fort, ein Signal (Auswahlsignal) _x7 von hohem Pegel zu erzeugen. Demgegenüber erzeugt die Einheitsdekoderschaltung UX-DEC₃₁ ein Signal (Nichauswahlsignal) Φ_x7 von niedrigem Pegel.

Daher bleiben von den acht Übertragungsgatter- MOSFETs, die die Einheitsgatterschaltungen UGCU₃₀, UGCD₃₀ bilden, nur die Übertragungsgatter-MOSFETs Q₃₂ bis Q₃₅ leitend, und die anderen Übertragungsgatter- MOSFETs Q₂₈ bis Q₃₁ werden nichtleitend gemacht. Von den acht Rücksetz-MOSFETs, die die Einheitsgatterschaltungen UGCU₃₀, UGCD₃₀ bilden, werden die das interne Adressensignal x7 von hohem Pegel empfangenden Rücksetz-MOSFETs Q₃₆ bis Q₃₉ eingeschaltet, und die Rücksetz-MOSFETs Q₄₀ bis Q₄₃, die das interne Adressensignal ax7 empfangen, werden abgeschaltet. Da die Rücksetz- MOSFETs Q₄₀ bis Q₄₃ eingeschaltet werden, nehmen die Potentiale der Ausgangsanschlüsse N₁ bis N₄ Massepotential an. Daher werden von den acht Übertragungsgatter- MOSFETs, die die Einheitsworttreiber UWDU₃₀, UWDD₃₀ bilden, die Übertragungsgatter-MOSFETs Q₂₀ bis Q₂₃ abgeschaltet.

Sodann wird ein Auswahltaktsignal Φ_x, welches auf den hohen Pegel ansteigt, von dem Taktsignalgenerator TG erzeugt; d. h., von dem Auswahltaktsignaltreiber Φ_x-DRV wird über den Übertragungsgatter-MOSFET Q₅₄, der eingeschaltet ist, das Auswahltaktsignal Φ_x als Auswahltaktsignal Φ_x00 erzeugt. Die erste X-Adressendekoderschaltung X-DEC₁ läßt von den vier Auswahltaktsignalen Φ_x00 bis Φ_x11 nämlich nur das Auswahltaktsignal Φ_x00 den hohen Pegel annehmen. Daher werden die Wortleitungen WU₂₄₇, WD₂₄₇ ausgewählt, und ihre Potentiale nehmen entsprechend dem ausgewählten Taktsignal Φ_x den hohen Pegel an. Ohne daß dies eine Beschränkung darstellt, wird dann, wenn der Pegel des Auswahltaktsignals Φ_x durch die Bootstrap- Schaltung angehoben wird, der durch die Schwellspannung des MOSFET verursachte Spannungsverlust durch die Selbst-Bootstrap-Funktion der Übertragungsgatter-MOSFETs Q₅₄, Q₂₇ reduziert, und der Pegel des Auswahltaktsignals Φ_x wird zu den Wortleitungen WU₂₄₇, WD₂₄₇ übertragen. Dabei arbeitet der MOSFET Q₃₅ als Abschneide- MOSFET (cut MOSFET), der dann, wenn die Gate-Spannung des MOSFET Q₂₇ durch die Selbst-Bootstrap-Funktion angehoben wird, verhindert, daß die Gate-Spannung zu der Seite der Einheitsdekoderschaltung UX-DEC₂₃₀ geliefert wird.

Obgleich die Übertragungsgatter-MOSFETs Q₂₄ bis Q₂₆ eingeschaltet sind, werden die Wortleitungen WU₂₄₄ bis WU₂₄₆ und WD₂₄₄ bis WD₂₄₆ mit Nichtauswahlsignalen von niedrigem Pegel versorgt und werden nicht ausgewählt, weil die Auswahltaktsignale Φ_x01 bis Φ_x11 von niedrigem Pegel sind.

Fig. 7 zeigt ein Ausführungsbeispiel der Adressenpufferschaltung X-ADB, d. h., sie zeigt ein Schaltbild eines Teils, der das komplementäre Adressensignal ªx2 bei Empfang des externen Adressensignals A₂ erzeugt.

Bei der Fig. 7 empfängt ein Verstärker 1 das Adressensignal A₂ und eine Referenzspannung V_ref, die von einer nicht dargestellten Refernzspannungsgeneratorschaltung erzeugt wird, und er erzeugt ein Adressensignal a2 in Phase mit dem externen Adressensignal A₂ sowie ein Adressensignal 2, dessen Phase relativ zu dem externen Adressensignal A₂ invertiert ist. Die beiden gebildeten Adressensignale a2, 2 werden einer Ausgangsschaltung zugeführt, die nachfolgend beschrieben wird.

Die Ausgangsschaltung besteht aus MOSFETs Q₈₄, Q₈₅, Treiber-MOSFETs Q₈₆, Q₈₇, deren Betrieb durch die über die MOSFETs Q₈₄, Q₈₅ zugeführten Adressensignale a2, 2 gesteuert wird, und aus einem Paar von MOSFETs Q₈₈, Q₈₉, deren Drainelektroden und Gateelektroden miteinander über Kreuz verbunden sind.

Wenn das externe Adressensignal A₂ den hohen Pegel annimmt, so erzeugt der Verstärker 1 ein Adressensignal a2 von hohem Pegel und ein Adressensignal 2 von niedrigem Pegel. Daher wird der MOSFET Q₈₆ eingeschaltet, und der MOSFET Q₈₇ wird abgeschaltet. Ein Taktsignal Φ_ax von hohem Pegel, das von der Taktsignalgeneratorschaltung TG zum Einführen des Adressensignals erzeugt wird, wird zu der Gateelektrode des MOSFETs Q₈₉ übertragen. Dementsprechend wird der MOSFET Q₈₉ eingeschaltet, und der MOSFET Q₈₈ wird abgeschaltet. Damit wird ein internes Adressensignal ax2 von hohem Pegel und ein internes Adressensignal x2 von niedrigem Pegel von der Ausgangsschaltung erzeugt. Hierbei sind die MOSFETs Q₈₄, Q₈₅ Abschneide-MOSFETs (cut MOSFETs), die so vorgesehen sind, daß die MOSFETs Q₈₆ oder Q₈₇ die Selbst-Bootstrap-Funktion annehmen.

Andere komplementäre Adressensignale werden durch Schaltungen gebildet, die in der gleichen Weise wie die vorerwähnten Schaltungen aufgebaut sind.

Gemäß diesem Ausführungsbeispiel kann der Verbrauch an elektrischer Leistung erniedrigt werden, weil die Anzahl von Einheitsdekoderschaltungen klein ist.

Weil weiterhin die Anzahl von MOSFETs, die mit internen Adressensignalen versorgt werden, klein ist, kann die Last für die Ausgangsschaltung reduziert werden. Dementsprechend kann die Ausgangsschaltung innerhalb kurzer Zeitperioden komplementäre Adressensignale von vorgegebenen Potentialen bilden. Dementsprechend zeigt der dynamische RAM eine hohe Betriebsgeschwindigkeit.

Fig. 9 zeigt eine Draufsicht auf die zweite X-Adressendekoderschaltung X-DEC₂, die Gatterschaltung GCU und den Worttreiber WDU, die den Einheitsdekoderschaltungen DEC₂₃₀, den Einheitsgatterschaltungen UGCU₃₀, UGCU₃₁ und den Worttreibern UWDU₃₀, UWDU₃₁ entsprechen, welche in Fig. 3 dargestellt sind. Bei der Fig. 9 sind die den Schaltungselementen der Fig. 3 entsprechenden Teile mit den gleichen Bezugszeichen versehen.

In der Fig. 9 repräsentiert das mit der zweifach strichpunktierten Linie umrundete Gebiet Sub ein p-artiges Halbleitersubstrat, und die mit den unterbrochenen Linien umringten Gebiete stellen n-artige Halbleitergebiete dar, die in dem p-artigen Halbleitersubstrat Sub ausgebildet sind. Die n-artigen Halbleitergebiete bilden ein Sourcegebiet, ein Draingebiet und eine Leiterbahnschicht für den MOSFET. Die mit der strichpunktierten Linie umgebenen Gebiete stellen elektrisch leitende polykristalline Siliziumschichten dar, die auf dem Halbleitersubstrat über einem Feldisolationsfilm oder einem Gateisolationsfilm gebildet sind. Die Gateelektrode oder die Leiterbahnschicht des MOSFET wird durch eine elektrisch leitende polykristalline Siliziumschicht gebildet. Bei der Fig. 9 bezeichnen die mit ausgezogenen Linien umgebenen Gebiete Aluminiumschichten, die Leiterbahnschichten bilden. Ein Zwischenschicht- Isolationsfilm ist zwischen der Aluminiumschicht und der elektrisch leitenden polykristallinen Siliziumschicht ausgebildet. Kontaktlöcher C₁ sind für eine elektrische Verbindung der Aluminiumschicht mit der elektrisch leitenden polykristallinen Siliziumschicht ausgebildet. Die Kontaktlöcher C₁ sind nämlich in dem Zwischenschicht-Isolationsfilm ausgebildet, der zwischen der Aluminiumschicht und der elektrisch leitenden polykristallinen Siliziumschicht gebildet ist, so daß die Aluminiumschicht und die elektrisch leitende polykristalline Siliziumschicht über die Kontaktlöcher miteinander verbunden sind.

Um die Aluminiumschicht und das Halbleitergebiet miteinander elektrisch zu verbinden, sind Kontaktlöcher C₃ in dem Isolationsfilm ausgebildet, der dazwischen vorhanden ist, so daß die Aluminiumschicht und das Halbleitergebiet über die Kontaktlöcher C₃ miteinander verbunden sind. In gleicher Weise sind dann, wenn die elektrisch leitende polykristalline Siliziumschicht und das Halbleitergebiet miteinander elektrisch verbunden sein sollen, Kontaktlöcher C₂ in einem Isolationsfilm ausgebildet, der zwischen ihnen ausgebildet ist, so daß die elektrisch leitende polykristalline Siliziumschicht über die Kontaktlöcher miteinander verbunden sind. Obgleich eine Anzahl von Kontaktlöchern ausgebildet sind, zeigt Fig. 9 repräsentativ nur die mit C₁, C₂ und C₃ dargestellten Kontaktlöcher, damit die Zeichnung vereinfacht wird.

Ohne hierauf beschränkt zu sein, ist ein Halbleitergebiet V_SS zum Zuführen des Massepotentials V_SS der Schaltung zu den Rücksetz-MOSFETs Q₃₆ bis Q₃₈ mit einer Aluminiumschicht V_SS verbunden, die das Massepotential der Schaltung über eine elektrisch leitende polykristalline Siliziumschicht zuführt, die nicht dargestellt ist. Weiterhin ist, ohne daß dies eine Beschränkung darstellt, ein Halbleitergebiet V_SS, welches das Massepotential V_SS der Schaltung zu den Rücksetz-MOSFETs Q₄₀ bis Q₄₃ führt, an ein Halbleitergebiet V_SS angeschlossen, welches das Massepotential V_SS der Schaltung den Rücksetz-MOSFETs Q₃₆ bis Q₃₈ über eine Aluminiumschicht zuführt, welche nicht dargestellt ist.

Weiterhin ist eine in Fig. 2B dargestellte Speicherzelle zwischen der Wortleitung (d. h. WU₂₄₆) und der benachbarten Wortleitung (d. h. WU₂₄₃) ausgebildet, und der Auswahlanschluß der so gebildeten Speicherzelle ist an die Wortleitung WU₂₄₆ oder WU₂₄₃ angeschlossen.

Wie man anhand des Vergleiches der Fig. 9 mit der Fig. 3 erkennt, ist die Ordnung der Wortleitungen unterschiedlich. Bei der Fig. 3 sind die Wortleitungen von links nach rechts durchnumeriert, um die Zeichnung zu vereinfachen. Wenn die Gateschaltungen, Worttreiber u. ä. in der Praxis ausgebildet werden, werden die Wortleitungen der Fig. 3 so wie in Fig. 9 dargestellt ausgebildet. Beim Ausbilden der Einheitsgatterschaltungen und der Einheitsworttreiber entsprechend der Fig. 9 muß nämlich ein Auswahltaktsignal von einer Stelle für die beiden Einheitsdekoderschaltungen herausgenommen werden, und die besetzte Fläche kann reduziert werden.

Die Gateelektrode eines eine Einheitsdekoderschaltung aufbauenden Treiber-MOSFET (d. h. MOSFET Q₄₅) ist mit einer Aluminiumschicht ax3 verbunden, die ein internes Adressensignal ax3 überträgt, oder mit einer Aluminiumschicht x3 verbunden, welche ein internes Adressensignal x3 überträgt, je nach dem internen Adressensignal, das daran angelegt wird.

Bei diesem Ausführungsbeispiel ist die erste Y-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung Y-DEC₁ & Φ_Y-DRV (vgl. Fig. 2A) in der gleichen Weise aufgebaut wie die erste X-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung X-DEC₁ & Φ_X-DRV, die in Fig. 4 dargestellt ist. In diesem Fall werden komplementäre Adressensignale ªy0, ªy1 anstelle der komplementären Adressensignale ªx0, ªx1 zugeführt, und ein Auswahltaktsignal Φ_Y wird anstelle eines Auswahltaktsignals Φ_X zugeführt. Damit erzeugt die erste Y- Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung Y-DEC₁ & Φ_Y-DRV Auswahltaktsignale Φ_y00 bis Φ_y11 anstelle von Auswahltaktsignalen Φ_x00 bis Φ_x11.

Weiterhin ist die dritte Y-Adressendekoderschaltung Y-DEC₃ (vgl. Fig. 2A) in der gleichen Weise wie die dritte X-Adressendekoderschaltung X-DEC₃ aufgebaut, welche in Fig. 5 dargestellt ist. In diesem Fall wird die dritte Y-Adressendekoderschaltung Y-DEC₃ mit einem komplementären Adressensignal ªy7 anstelle eines komplementären Adressensignals ªx7 versorgt. Daher erzeugt die dritte Y-Adressendekoderschaltung Y-DEC₃ Signale Φ_y7, _y7 anstelle von Signalen Φ_x7, _x7 und erzeugt weiterhin Signale ay7, y7 anstelle von Signalen ax7, x7.

Jede der 32 Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UY-DEC₂₃₁ (vgl. Fig. 2A), die die zweite Y- Adressendekoderschaltung Y-DEC₂ bilden, ist in der gleichen Weise aufgebaut wie die in Fig. 3 gezeigte Einheitsdekoderschaltung UX-DEC₂₃₀. In diesem Fall werden die Einheitsdekoderschaltungen UY-DEC₂₀₀ bis UY-DEC₂₃₁ anstelle der komplementären Adressensignale ªx2 bis ªx6 mit komplementären Adressensignalen ªy2 bis ªy6 versorgt.

Jede der 32 Einheitsgatterschaltungen UGCL₀ bis UGCL₃₁ (UGCR₀ bis UGCR₃₁), die die Gatterschaltung GCL (GCR) bilden, ist in der gleichen Weise aufgebaut wie die in Fig. 3 gezeigte Einheitsgatterschaltung UGCU₃₀. Die Einheitsgatterschaltungen UGCL₀ bis UGCL₃₁ werden jedoch mit von der dritten Y-Adressendekoderschaltung Y-DEC₃ gebildeten Signalen Φ_y7, _y7, ay7, y7 anstelle der Signale Φ_x7, _x7, ax7, x7 versorgt.

Weiter ist jeder der 32 Einheitsspaltenschaltertreiber UCDL₀ bis UCDL₃₁ (UCDR₀ bis UCDR₃₁) (vgl. Fig. 2A), welche den Spaltenschaltertreiber CSDL (CCSDR) bilden, in der gleichen Weise wie der in Fig. 3 gezeigte Einheitsworttreiber UWDU₃₀ aufgebaut. In diesem Fall werden jedoch die Einheitsspaltenschaltertreiber UCDL₀ bis UCDL₃₁ (UCDR₀ bis UCDR₃₁) anstelle von Auswahltaktsignalen Φ_x00 bis Φ_x11 mit Auswahltaktsignalen Φ_y00 bis Φ_y11 versorgt, die von der ersten Y-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung Y-DEC₁ & Φ_Y-DRV gebildet werden.

Die erste, die zweite und die dritte Y-Adressendekoderschaltung Y-DEC₁, Y-DEC₂ und Y-DEC₃ arbeiten in der gleichen Weise wie die erwähnten ersten, zweiten und dritten X-Adressendekoderschaltungen X-DEC₁, X-DEC₂ und X-DEC₃ und werden hier nicht erwähnt. Weiterhin arbeiten die Auswahlsignaltreiberschaltung Φ_Y-DRV, die Gatterschaltung GCL (GCR) und der Spaltenschaltertreiber CSDL (CSDR) in der gleichen Weise wie die obenerwähnte Auswahltaktsignaltreiberschaltung Φ_X-DRV, die Gatterschaltung GCU (GCD) und der Worttreiber WDU (WDD) und werden nicht weiter erwähnt.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist.

Bei der Fig. 6 sind Teile, die in der gleichen Weise wie jene der Fig. 3 und 5 arbeiten, mit den gleichen Symbolen versehen. Bei diesem Ausführungsbeispiel unterscheiden sich die dritte X-Adressendekoderschaltung X-DEC₃ und die Gatterschaltung GCU (GCD) von der dritten X-Adressendekoderschaltung X-DEC₃ und der Gatterschaltung GCU (GCD) der Fig. 5 und 3.

Die dritte X-Adressendekoderschaltung X-DEC₃ besteht nämlich aus zwei Einheitsdekoderschaltungen UX-DEC₃₀ und UX-DEC₃₁. Die Einheitsdekoderschaltung UX-DEC₃₀ (UX-DEC₃₁) besteht aus einer Ratioless-Inverterschaltung, die aus MOSFETs Q₈₀, Q₈₁ (Q₈₂, Q₈₃) besteht. Der MOSFET Q₈₀ (Q₈₂) wird mit einem Vorladesignal Φ_p versorgt, und der Treiber-MOSFET Q₈₁ (Q₈₃) wird mit dem internen Adressensignal ax7 (x7) vesorgt. Die von der Ratioless-Inverterschaltung erzeugten Signale Φ_x7, _x7 werden den Gatterschaltungen GCU, GCD zugeführt.

Jede der Gatterschaltungen GCU, GCD besteht gleich jenen des vorerwähnten Ausführungsbeispiels aus 32 Einheitsgatterschaltungen UGCU₀ bis UGCU₃₁ (UGCD₀ bis UGCD₃₁). Von diesen Einheitsgatterschaltungen ist in der Fig. 6 nur die Einheitsgatterschaltung UGCU₃₁ dargestellt. Die andern Einheitsgatterschaltungen sind in der gleichen Weise wie die Einheitsgatterschaltung UGCU₃₁ aufgebaut.

Die Einheitsgatterschaltung UGCU₃₁ besteht aus Transfer- Gate-(Übertragungsgatter-)MOSFETs Q₆₄ bis Q₆₇, die durch das Signal Φ_x7 gesteuert werden, aus Übertragungsgatter- MOSFETs Q₆₈ bis Q₇₁, die durch das Signal _x7 gesteuert werden, aus durch das Signal Φ_x7 gesteuerten Rücksetz-MOSFETs Q₇₆ bis Q₇₉ und aus durch das Signal _x7 gesteuerten Rücksetz-MOSFETs Q₇₂ bis Q₇₅.

Der Pegel des Signals Φ_x7 und der Pegel des Signals _x7 haben zu den komplementären Adressensignalen ªx7 komplementäre Werte. Wenn beispielsweise das interne Adressensignal ax7 (oder x7) den hohen Pegel annimmt, so hat das Signal Φ_x7 (oder _x7) den hohen Pegel, und das Signal _x7 (oder Φ_x7) hat den niedrigen Pegel. Dementsprechnd werden die Übertragungsgatter- MOSFETs Q₆₄ bis Q₆₇ (oder Q₆₈ bis Q₇₁) eingeschaltet, und die Übertragungsgatter-MOSFETs Q₆₈ bis Q₇₁ (oder Q₆₄ bis Q₆₇) werden abgeschaltet. Dementsprechend wird das von der Einheitsdekoderschaltung UX-DEC₂₃₁ erzeugte Signal (dekodiertes Signal) dem Einheitsworttreiber UWDU₃₁ über die eingeschalteten Übertragungsgatter-MOSFETs Q₆₄ bis Q₆₇ (oder Q₆₈ bis Q₇₁) und über die Ausgangsanschlüsse N₁ bis N₄ (oder N₅ bis N₈) zugeführt. In diesem Fall werden die Potentiale der Ausgangsanschlüsse N₅ bis N₈ (oder N₁ bis N₄), an die die Übertragungsgatter-MOSFETs Q₆₈ bis Q₇₁ (bzw. Q₆₄ bis Q₆₇) des jeweiligen AUS-Zustandes angeschlossen sind, über die eingeschalteten Rücksetz-MOSFETs Q₇₆ bis Q₇₉ (oder Q₇₂ bis Q₇₅) und über den Treiber-MOSFET Q₈₁ (oder Q₈₃) auf das Massepotential der Schaltung gelegt.

Wenn das von der Einheitsdekoderschaltung UX-DEC₂₃₁ erzeugte Signal ein Auswahlsignal ist, so wird daher wie bei dem früheren Ausführungsbeispiel das Auswahlsignal einer Wortleitung zugeführt, die durch die komplementären Adressensignale ªx0 bis ªx7 bezeichnet ist.

Gemäß diesem Ausführungsbeispiel ist keine Verdrahtung für die Übertragung der Signale ax7, x7 zu den Einheitsgatterschaltungen notwendig. Daher kann die Größe des dynamischen RAM um diejenige Fläche reduziert werden, die sonst durch diese Verdrahtung besetzt wäre.

Nachfolgend werden einige Hauptwirkungen aufgeführt, die mit der vorliegenden Erfindung erreicht werden:

• 1) Die Adressendekoderschaltung ist in drei Stufen aufgeteilt, um die Anzahl der Einheitsadressendekoderschaltungen, die die Adressendekoderschaltung aufbauen, zu verringern. Beispielsweise können 256 Wortleitungen (das gleiche gilt für die Datenleitungen) bei einer erforderlichen Gesamtzahl von 38 Einheitsadressendekoderschaltungen ausgewählt werden, d. h., es sind vier erste Adressendekoderschaltungen und 32 zweite Adressendekoderschaltungen sowie zwei dritte Adressendekoderschaltungen notwendig. Dies ist die Hälfte der Anzahl von Adressendekoderschaltungen bei der Fig. 8.
• 2) Abschneide-MOSFETs ("cut MOSFETs") werden als Übertragungsgatter-MOSFETs verwendet, die die Adressen auswählen. Daher kann die Anzahl der Einheitsadressendekoder in großem Umfang, wie oben unter (1) beschrieben, reduziert werden, ohne daß die Anzahl der MOSFETs wesentlich ansteigt.
• 3) Wegen der Verringerung der Anzahl der Einheitsadressendekoderschaltung kann die Chipgröße der Halbleiterspeichervorrichtung reduziert werden.
• 4) Da die Anzahl der Einheitsadressendekoderschaltungen halbiert ist, wird der Verbrauch von elektrischem Strom reduziert, und dementsprechend kann auch der Verbrauch an elektrischer Leistung der Halbleiterspeichervorrichtung reduziert werden.
• 5) Die Last der Adressenpufferschaltung nimmt mit der Anzahl der Einheitsadressendekoderschaltungen ab. Daher kann innerhalb kurzer Zeitperioden die Adressenpufferschaltung komplementäre Adressensignale von vorgegebenen Pegeln bilden, und damit kann die Halbleiterspeichervorrichtung mit hoher Geschwindigkeit arbeiten.

Die vorliegende Halbleiterspeichervorrichtung ist auf die oben beschriebenen Ausführungsbeispiele nicht beschränkt, sondern kann in verschiedener Art und Weise abgewandelt werden. Beispielsweise kann die dritte Adressendekoderschaltung X-DEC₃ mit einer Dekoderschaltung aufgebaut werden, die wie die erste Adressendekoderschaltung X-DEC₁ die komplementären Adressensignale von zwei Bits dekodiert, und damit kann die Anzahl der Einheitsdekoderschaltungen, die die zweite Adressendekoderschaltung X-DEC₂ bilden, weiter halbiert werden.

Damit können die Bits der Adressensignale für die drei Adressendekoderschaltungen in verschiedener Art und Weise verteilt werden. Diese Möglichkeit kann auch auf die Adressendekoderschaltungen des Y-Systems angewendet werden, die Datenleitungen auswählen.

Weiterhin können die Adressendekoderschaltungen aus komplementären MOS-Schaltungen aufgebaut werden, die aus p-Kanal-MOSFETs und n-Kanal-MOSFETs bestehen.

Obgleich die voranstehende Beschreibung sich mit dem Fall befaßt hat, bei dem die vorliegende Erfindung auf einen dynamischen RAM angewendet wird, kann die Erfindung ebenfalls in der gleichen Weise auf statische RAMs oder ROMs einschließlich programmierbarer ROMs (Nur-Lese-Speicher) angewendet werden.

Claims (10)

1. Halbleiterspeichervorrichtung mit einer Anzahl von Speicherzellen M und mit einer Auswahlvorrichtung zur Auswahl mindestens einer Speicherzelle, gekennzeichnet durch
eine Steuervorrichtung (X-ADB), die erste (ªx0, ªx1), zweite (ªx2 . . . ªx6) und dritte Auswahlsignale (ªx7, ªx8) und Taktsignale (Φ_x) bildet,
eine erste Auswahlvorrichtung (X-DEC₁ & Φ_x-DRV), die bei Empfang der ersten Auswahlsignale (ªx0, ªx1) vierte Auswahlsignale bildet, die aus einer vorgegebenen Anzahl durch die ersten Auswahlsignale bezeichneter Speicherzellen eine Anzahl von Speicherzellen auswählt,
eine zweite Auswahlvorrichtung (X-DEC₂), die bei Empfang der zweiten Auswahlsignale (ªx2 . . . ªx6) und der vierten Auswahlsignale fünfte Auswahlsignale erzeugt, die aus der vorgegebenen Anzahl von Speicherzellen eine vorbestimmte Anzahl von Speicherzellen auswählt, deren Anzahl geringer ist als die der vorgegebenen Speicherzellen, und durch
eine dritte Auswahlvorrichtung (X-DEC₃, GCU, WDU, GCD, WDD), die bei Empfang der dritten Auswahlsignale (ªx7), der Taktsignale und der fünften Auswahlsignale weitere Auswahlsignale erzeugt, die Speicherzellen auswählt aus der vorbestimmten, gegenüber der vorgegebenen Anzahl von Speicherzellen geringeren Anzahl von Speicherzellen,
wobei die durch die ersten, zweiten und dritten Auswahlsignale bezeichneten Speicherzellen aus der Anzahl von Speicherzellen ausgewählt werden.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Auswahlvorrichtung eine erste Dekoderschaltung aufweist, die die zweiten Auswahlsignale dekodiert und erste Schaltelemente aufweist, die durch die von der ersten Dekoderschaltung erzeugten Signale gesteuert wird und wobei die vierten Auswahlsignale den Eingangsanschlüssen der Schaltelemente zugeführt und fünfte Auswahlsignale von den Ausgangsanschlüssen der Schaltelemente erzeugt werden.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die dritte Auswahlvorrichtung zweite Schaltelemente aufweist, die von den fünften Auswahlsignalen gesteuert werden, und eine vierte Auswahlschaltung aufweist, die die dritten Auswahlsignale und die Taktsignale empfängt und die alternativ ein sechstes Auswahlsignal dem Eingangsanschluß der zweiten Schaltelemente zuführt.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die vierte Auswahlvorrichtung eine zweite Dekoderschaltung aufweist, die die dritten Auswahlsignale dekodiert, eine Treiberschaltung (WDU, WDD) aufweist, die die von der zweiten Dekoderschaltung erzeugten Signale und die Taktsignale empfängt und die alternativ ein sechstes Auswahlsignal den Eingangsanschlüssen der Anzahl von zweiten Schaltelementen zuführt.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Treiber eine Anzahl von dritten Schaltelementen aufweist, die die Taktsignale über ihre Eingangsanschlüsse empfangen und die durch die von der zweiten Dekoderschaltung erzeugten Signale gesteuert wird.

6. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Auswahlvorrichtung eine Vorrichtung aufweist, die an die Ausgangsanschlüsse der ersten Schaltelemente angeschlossen ist und die ein vorgegebenes Potential an die Ausgangsanschlüsse anlegt, wenn die fünften Auswahlsignale nicht an den Ausgangsanschlüssen erzeugt worden sind.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Vorrichtung einen Feldeffekttransistor (Q₆₀, Q₆₃) mit isoliertem Gate aufweist, der zwischen den Ausgangsanschluß des ersten Schaltelementes und einen Punkt vorgegebenen Potentials geschaltet ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das erste Schaltelement ein Feldeffekttransistor mit isoliertem Gate ist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweiten und dritten Schaltelemente Feldeffekttransistoren mit isoliertem Gate sind.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Speicherzelle M einen Feldeffekttransistor (Q₂₅) mit isoliertem Gate und einen Kondensator (CM) zum Speichern von Information aufweist.