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Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf Halbleiterspeicher wie dynamische
Zufallszugangsspeicher bzw. dynamic random access memories (DRAMSs)
mit großer
Kapazität.
Im genaueren bezieht sich die Erfindung auf Halbleiterspeicher,
die eine räumlich
effiziente Auslegung durch Positionieren (Hauptdatenleitung bzw.
master data line) von MDQ-Schalter in Leseverstärkerregionen aufweisen.
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Hintergrund der Erfindung
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Speicher
mit großer
Kapazität
enthalten typischerweise Leseverstärkerbänke zwischen Speicherzellenarrays.
Die Lesespeicherbänke
besetzen Raum auf der Oberfläche
der Chips. Mit dem Bedarf an Speicherchips mit höherer Kapazität wurde
es zunehmend wichtiger, verfügbare
Oberfläche
zu erhalten und so effizient wie möglich zu nutzen. Speicherchips
sind in einer Vielzahl von Reihen und Spalten angeordnet. Eine Reduktion
der Größe zum Beispiel einer
Spalte könnte
einen großen
Einfluss auf die Größe des Chips
haben.
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1 stellt
ein typisches Speicherarray 10 dar. Eine Leseverstärkerbank 12 enthält eine
Vielzahl von Leserverstärkern 14 für eine Spalte 16 von
Speicherzellen 18. Jede Spalte 16 von Speicherzellen 18 beinhaltet
ein Paar von komplementäreren
Bit-Leitungen 20. Im Betrieb "liest" ein Leseverstärker 14 eine differenzielle
Spannung zwischen Paaren von komplementäreren Bit-Leitungen 20.
Während
des Lesens der differenziellen Spannung verstärkt der Leseverstärker 14 die
differenzielle Spannung an einer Bit-Leitung zu einer Hochspannung
an einer Bit-Leitung des Paares und die andere Bit-Leitung ist geerdet.
Jede Leitung kann hoch (Bit-Leitung hoch) oder (niedrig) bei Bedarf
betrieben werden. Dies erlaubt den Speicherzellen in dieser Spalte
entweder ein Hoch- oder Niedrigbit je nach Gebrauch zu speichern.
Eine Region 22 ist dargestellt, die drei Leseverstärker 14 und
einen Teil einer Maschenregion 23 beinhaltet, in der keine
Speicherzellen positioniert sind. In einer segmentierten Wortleitungsarchitektur kann
ferner ein lokaler Wortleitungstreiber in einer entsprechenden freien
Region positioniert sein.
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Bezugnehmend
auf 2 beinhaltet ein Leseverstärker 14 üblicherweise
große
Transistoren, die die zwei geteilten Hälften des Leseverstärkers 14 treiben.
Die zwei Hälften
des Leseverstärkers 14 beinhalten
einen P-Verstärker 24 und
einen N-Verstärker 26.
Die Maschenregion 23 läuft
generell anliegend zu den Spalten 16 und die Maschenregion 23 hat
dieselbe Basisorientierung wie die Spalten 16. Die Maschenregion 23 ist
ein intermittierender Raum, frei von Bit-Leitungen 20,
und erzeugt folglich Raum der geeignet ist, um notwendige Komponenten
dort zu positionieren. Regionen für eine Isolationstransistoren
beinhaltende Multiplexing-Schaltung sind in MUX-Regionen 28 und 30 positioniert.
Eine Angleichungstransistoren beinhaltende Bit-Leitungsangleichungsschaltung
ist in EQ-Regionen 32 und 34 positioniert. EQ-Regionen 32 und 34 können geteilt
werden, wenn eine EQ zwischen MUX-Regionen 28 und 30 positioniert
ist. Die MUX- und die EQ-Regionen sind in Richtung der Enden der
Leseverstärkerbänke 12 angeordnet
(1).
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Der
P-Verstärker 24 ist
in der P-Verstärkerregion 36 positioniert
und der N-Verstärker 26 ist
in der N-Verstärker 38 positioniert.
Die Transistoren, die in der Maschenregion 23 positioniert
sind, beinhalten einen PSET-Transistor (PSET) Treiber 40 und
einen NSET-Transistor (NSET) Treiber 42. Wie erwähnt, beinhaltet
der Leseverstärker 14 einen
N-Verstärker 38 und
einen P-Verstärker 36.
Der N-Verstärker 38 wird
durch das NSET-Signal gesteuert, das durch einen NSET-Treiber 42 getrieben
wird, und der P-Typ Verstärker 40 das
PSET-Signal gesteuert,
das durch einen PSET-Treiber 40 getrieben wird. PSET 40 und NSET 42 Treiber
werden üblicherweise
zum Treiben einer Vielzahl von P-Verstärkern oder N-Verstärkern verwendet.
PSET-Treiber 40 und NSET-Treiber 42 tendieren
dazu, relativ groß zu
sein. Eine übliche
Positionierungsposition für
PSET-Treiber 40 und NSET-Treiber 42 ist innerhalb
von Maschenregionen 23, da dort Raum für die Positionierung verfügbar ist. Mit
steigendem Bedarf wird dieser Raum ungeeignet für die Positionierung dieser
Vorrichtungen. Ferner benötigen
PSET-Treiber 40 eine Positionierung oberhalb einer N-Source,
während
NSET-Treiber eine Positionierung oberhalb einer P-Source benötigen. Dies limitiert
ferner die Positionierung von PSET-Treiber 40 an einer
Fläche
angrenzend an eine P-Verstärkerregion 24 innerhalb
der Maschenregion 23 und NSET-Treiber 42 anliegend
an N-Verstärker
Region 26, EQ-Regionen 32 und 34 oder
MUX-Regionen 28 und 30 innerhalb von Maschenregion 23.
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Es
ist vorteilhaft einen Teil des PSET-Treibers 40 und NSET-Treibers 42 innerhalb
Regionen 24 respektive 26 positionieren zu können, um
den PSET-Treiber 40 und NSET-Treiber 42 besser
anpassen zu können.
Treiber 40 und 42 innerhalb ihrer jeweiligen Verstärkerregionen
reduzieren RC Zeitverzögerungen.
Solche Positionierung kann aufgrund benötigter Kontakte zu Sources,
Gates und Abschlüssen
von PSET-Treibern 40 und NSET-Treibern 42 ein
Umleitung von Bit-Leitung zur Folge haben.
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3 stellt
Bit-Leitungen 20 dar, die um Kontakte 46, 48 und 50 herumgeleitet
sind. Die Kontakte 46 und 50 erstrecken sich hinunter
zu einer aktiven Fläche
AA durch die Schicht M0, welche die Schicht ist, in der Bit-Leitungen 20 positioniert
sind. Metallleitungen 54 und 56 werden zum Verbinden
der Source 58 und des Abflusses 60 des NSET-Treibers 42 verwendet.
Der N-Verstärker 26 ist
schematisch dargestellt. Der Kontakt 48 des NSET-Treibers 42 muss auch
von den Bit-Leitungen 20 umgangen werden. Die Umleitung
von Bit-Leitungen 20 reduziert die verfügbare Chipfläche, die
die Raumeffizienz des Chiplayouts reduziert, was in direkten Konflikt
mit dem Wunsch, die Chipgröße zu reduzieren,
steht.
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In 4 sind
Bit-Leitungen 20 dargestellt, die um Kontakte 46', 48', und 50' herumgeleitet
sind. Kontakte 46' und 50' erstrecken
sich herunter zu einer aktiven Fläche AA durch die Schicht M0,
welche die Schicht ist, in der Datenleitungen 20 positioniert sind.
Metallleitungen 54' und 56' werden zum
Verbinden der Source 58' und
des Abflusses 60' des PSET-Treibers 40' verwendet.
Der P-Verstärker 24 ist
schematisch dargestellt. Der Kontakt 48' des PSET-Treibers 40 muss
auch von den Bit-Leitungen 20 umgangen werden. Die Umleitung
der Bit-Leitungen 20 reduziert die verfügbare Chipfläche, die
die Raumeffizienz des Chiplayouts reduziert, was in direktem Konflikt
zu dem Wunsch steht, die Chipgröße zu reduzieren.
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Raumeffiziente
Layouts haben versucht, Vorrichtungen wie den Hauptdatenleitungsschalter (MDQ-Schalter)
angrenzend an Leseverstärkerbänke zu positionieren,
um Chiplayoutfläche
zu reduzieren. MDQ-Schalter sind spärlich über den Chip verteilt. Es ist
deshalb wünschenswert,
solche Geräte
in verfügbaren
freiem Raum zu positionieren, um Layoutfläche auf einem Halbleiterspeicherchip
zu erhalten.
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Die
US 5636158 beschreibt ein
Speicherlayout, in dem der Abstand des Spaltenschalters und Leseverstärkers reduziert
ist, um eine Fläche
zu erzeugen, die von eine seltene Vorrichtung wie einem MDQ-Schalter
oder einem Leseverstärkerschalter besetzt
sind.
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Deshalb
besteht eine Notwendigkeit, MDQ-Schalter innerhalb von verfügbarem Raum
zu positionieren, um ein raumeffizienteres Layout zu erzeugen, ohne
Bit-Leitungen signifikant umleiten zu müssen, was Einfluss haben könnte auf
die Gesamtfläche
des Chips.
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Zusammenfassung
der Erfindung
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Die
Erfindung ist definiert durch Anspruch 1.
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Kurze Beschreibung
der Zeichnungen
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Die
Erfindung wird im Detail in der folgenden Beschreibung der bevorzugten
Ausführungsformen mit
Bezug zu den folgenden Zeichnungen beschrieben, wobei:
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1 ist
eine Draufsicht eines Leseverstärkerbanklayouts
für Halbleiterspeicher
aus dem Stand der Technik;
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2 ist
eine Explosions-Draufsicht einer Region 22 aus 1 aus
dem Stand der Technik, die eine Maschenregion und mehrere Spalten
in einer Leserverstärkerbank
darstellt;
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3 ist
ein schematisches Diagramm aus dem Stand der Technik, das einen
N-Verstärker
und einen NSET-Treiber, der in der N-Verstärker Region positioniert ist,
mit Kontakten für
jede Source, Drain und Gate für
jeden NSET-Treiber und umgeleitete Bit-Leitungen darstellt;
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4 ist
ein schematisches Diagramm aus dem Stand der Technik, das einen
P-Verstärker
und einen PSET-Treiber, der in der P-Verstärker Region positioniert ist,
mit Kontakten für
jede Source, Drain und Gate für
jeden PSET-Treiber und umgeleitete Bit-Leitungen darstellt;
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5 ist
ein schematisches Diagramm einer Spalte aus dem Stand der Technik,
die eine Leseverstärkerschaltung
mit einem PSET-Treiber und einem NSET-Treiber außerhalb des Leseverstärkers Verstärkerregion
darstellt;
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6 ist
ein schematisches Diagramm einer Spalte, die eine Leseverstärkerschaltung
mit einem PSET-Treiber und einem NSET-Treiber innerhalb einer Leseverstärker-Verstärkerregion
darstellt;
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7 ist
ein schematisches Diagramm, die eine N-Verstärkerregion zeigt, mit einer
reduzierten Anzahl von Kontakten zum Verbinden einer Vielzahl von
NSET-Treibern zu globalen Metallverbindungen und Bit-Leitungen,
mit minimalisierten Umleitungen darstellt;
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8 ist
eine schematische Zeichnung, die eine P-Verstärkerregion mit einer reduzierten
Anzahl von Kontakten zum Verbinden einer Vielzahl von PSET-Treibern
zu globalen Metallverbindungen und Bit-Leitungen mit minimalisierten
Umleitungen darstellt;
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9 ist
eine Querschnittansicht einer N-Verstärkerregion, die parallel und
zwischen einem komplementären
Paar von Bit-Leitungen gemacht ist, die die Fusionsregionen, die
zwischen NSET-Treiber und N-Verstärker geteilt ist, darstellt.
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10 ist
eine Querschnittansicht einer P-Verstärkerregion, die parallel und
zwischen einem komplementären
Paar von Bit-Leitungen gemacht ist, die die Fusionsregionen, die
zwischen PSET-Treiber und P-Verstärker geteilt ist, darstellt.
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11 ist
eine Planansicht einer Leserverstärkerbank, die einen Treiber,
der in einer Verstärkerregion
verteilt ist, und einen MDQ-Schalter, der zwischen Segmenten des
Treibers verteilt ist, darstellt.
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Detaillierte Beschreibung
einer bevorzugten Ausführungsform
der Erfindung
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Speicherchips
mit wahlfreiem Zugriff bzw. random access memory (DRAM) Chips, wie
dynamische RAMs (DRAMs), synchrone DRAMs (SDRAMs) oder zusammengesetzte
DRAM-Logikchips (eingebaute bzw. embedded DRAMs) beinhalten viele
Leseverstärkerbänke. Der
kontinuierliche Wunsch, die Größe von Chips
zu reduzieren, während
die Dichte von Merkmalen auf dem Chip vergrößert werden soll, zwingt die
Technologie in die Richtung von effizienter Ausnutzung von Chiplayoutfläche. Eine
rechteckige Maschenregion ist typischerweise zum Unterbringen der
großen
PSET- und NSET-Treiber verwendet. Um Zeitverzögerung zu reduzieren, und größer dimensionierte
Treiber unterzubringen, ist es vorteilhaft, alle oder einen Teil
der PSET-Treiber und NSET-Treiber unter anderen Teilen der Layoutfläche verteilen
zu können.
Positionierung dieser Treiber innerhalb der Leseverstärkerregionen
benötigt
Bit-Leitungen, die um die Kontakte der Source Drain und Gate des
Treibers geleitet sind. Durch Reduzierung der Anzahl von Kontakten,
die durch die Bit-Leitung Metallschicht M0 führen, können PSET und NSET-Treiber
innerhalb der Leseverstärkerregion
positioniert werden und ermöglichen
Bit-Leitungsführung
oder reduzieren den Betrag von Umleitungen um Kontakte. Dies führt zu einem
effizienterem Layout.
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5 zeigt
ein schematisches Diagramm eines Leseverstärkers 14 aus dem Stand
der Technik. Bit-Leitungen 20 grenzen an der Spalte 16,
in der Leseverstärker 14 untergebracht
sind. PSET-Treiber 40 und NSET-Treiber 42 sind
außerhalb
der Spalte 16 dargestellt und sind zum Beispiel in einem
Reihendecoder (nicht dargestellt) positioniert. Angleichungsschaltung 32 und 34 sind
ebenfalls dargestellt. MUX-Isolationsschalter in MUX-Region 28 und 30 sind
ebenfalls dargestellt. Die M-Verstärkerregion 26 beinhaltet
zwei N-Typ Transistoren 26a und 26b. N-Typ Transistoren 26a und 26b sind
so verbunden, dass die Source des einen die Drain des anderen an dem
Knoten N1 ist. Die Drain des NSET-Treibers 42 ist ebenfalls
mit N1 verbunden. Die P-Verstärkerregion 24 enthält zwei
P-Typ Transistoren 24a und 24b. Die P-Transistoren 24a und 24b sind
so verbunden, dass die Source des einen die Drain des anderen am Knoten
N2 ist. Die Drain des PSET-Treibers 40 ist ebenfalls mit
N2 verbunden. Sowohl der NSET-Treiber 42 und der PSET-Treiber 40 sind
außerhalb
der Grenzen der Leseverstärker 14 positioniert.
Auch wenn aus dem Grund der Diskussion lediglich eine Spalte dargestellt
ist, treiben NSET-Treiber und PSET-Treiber oft eine Vielzahl von
Leseverstärkern. Zum
Beispiel können
die Treiber 512 Leseverstärker treiben.
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6 zeigt
eine schematische Darstellung eines Leseverstärkers 114, in dem
PSET-Treiber 140 und NSET-Treiber 142 in die Leseverstärkerregion verschoben
sind. Bit-Leitungen 120 grenzen eine Spalte 116 ab,
in der ein Leseverstärker 114 angeordnet
ist. Der PSET-Treiber 140 und der NSET-Treiber 142 sind
in ihrer jeweiligen Verstärkerregion
dargestellt. Zum Beispiel ist der NSET-Treiber 142 innerhalb
der N-Verstärkerregion 126 positioniert
und der PSET-Treiber 140 ist innerhalb der P-Verstärkerregion 124 positioniert.
Angleichungsschaltungen 132 und 134 sind genau
so wie MUX Isolationsschalter in MUX Regionen 128 und 130 dargestellt.
Die N-Verstärkerregion 126 beinhaltet
zwei N-Typ Transistoren 126a und 126b wie auch
einen NSET-Treiber 142. Die N-Typ Transistoren 126a und 126b sind
so verbunden, dass die Source des einen die Drain des anderen am
Knoten N3 ist. Die Drain des NSET-Treibers ist auch mit N3 verbunden.
Die P-Verstärkerregion 124 beinhaltet
zwei P-Typ Transistoren 124a und 124b wie auch
einen PSET-Treiber 140. Die P-Typ Transistoren 124a und 124b sind
so verbunden, dass die Source des einen die Drain des anderen beim
Knoten N4 ist. Die Drain des PSET-Treibers 140 ist auch
mit N4 verbunden, Sowohl der NSET-Treiber 142 als auch
der PSET-Treiber 140 sind innerhalb der Grenzen des Leseverstärkers 114 positioniert.
Auf diesem Weg sind RC Verzögerungen reduziert
durch Reduzieren der Distanz zwischen Treibern und den Verstärkern.
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Um
die Vorteile des Positionierens der Treiber 140 und 142 in
die Leseverstärkerregion
zu realiesieren ist es notwendig, das Problem des Umleitens der
Bit-Leitungen um die Quell-, Gate- und Drainnkontakte wie in 4 beschrieben
hierüber
hinaus anzugehen. Dieses Problem wird angegangen durch Reduzieren
der Anzahl von Kontakten, die von Bit-Leitungen 120 umgangen
werden.
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Das
schematische Diagram in 7 zeigt die Erfindung er vorliegenden
Offenbarung. Kontakte 146, 148 und 150 werden
verwendet, um Kontakte 46, 48 und 50 aus 3 zu
ersetzen. Die gesamte Anzahl von Kontakten kann signifikant reduziert
werden, da eine Vielzahl von dem Stande der Technik entsprechende
Leseverstärkerkontakte 46, 48 und 50 durch
Kontakte 146, 148 und 150 ersetzt werden. Der
N-Verstärker 126 weist
N-Verstärkertransistoren 126a und 126b auf,
die zwischen Bit-Leitungen 120 angeordnet dargestellt sind.
Eine erste Diffusionsregion 154 wird von NSET-Treibern 142 geteilt.
Eine Vielzahl von NSET-Treibern 142 kann mit der Region 154 verbunden
sein, welche die Drain für
beispielsweise alle mit ihr verbundenen NSET-Treiber 142 ist. Die
erste Diffusionsregion 154 ist innerhalb einer aktiven
Fläche
(AA) positioniert. AA repräsentiert
die niedrigste Stufe in einem Chiplayout. Die nächste Stufe aufwärts ist
ein Gateleiter bzw. Gate Conductor (GC), M0, die nächste ist
M1 und so weiter. Die Bit-Leitungen 120 sind auf der Stufe
M0, die sich oberhalb der Stufe AA und deshalb oberhalb der Region 154 befindet.
Eine zweite Diffusionsregion 156 ist ebenfalls auf der
Stufe AA positioniert. Eine Vielzahl von NSET-Treibern 142 kann
mit der Region 156 verbunden werden, welche zum Beispiel
die Source für
alle mit ihr verbundenen NSET-Treiber 142 ist.
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Die
Region 154 ist mit einer globalen Metallleitung 152 verbunden,
die auf einer höheren
Stufe zum Beispiel M1 durch den Kontakt 146 positioniert ist.
Der Kontakt 146 verbindet eine Vielzahl von den Sourcen
der NSET-Treiber 142 durch einen einzelnen Kontakt 146.
Die globale Metallleitung 152 ist nicht notwendig, wenn
der NSET-Treiber 142 die Diffusionsregion 154 mit
N-Verstärker 126 bei
N3 teilt. Dies ersetzt die zuvor benötigten Kontakte, welche einen
Kontakt, zum Beispiel Kontakt 46 aus 3, für jede Leseverstärkerspalte
aufwiesen. Der Kontakt 146 kann viele Kontakte aus dem
Stand der Technik ersetzen, zum Beispiel 512 Kontakte. Der Kontakt 150 verbindet
eine globale Erdungsmetallleitung 160 mit Region 156.
Der Kontakt 150 ist durch eine Verbindung 164 repräsentiert,
die zu einer globalen Erdungsmetallleitung 160 gemacht
ist. In einem Ausführungsbeispiel
ist die globale Erdungsmetallleitung 160 direkt oberhalb
der Region 156, siehe 9.
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Der
Kontakt 148 verbindet eine Vielzahl von den Gates des NSET-Treibers 142 dadurch.
Dies ersetzt die Kontakte, die zuvor benötigt wurden, die einen Kontakt,
zum Beispiel Kontakt 48 aus 3, für jedes
Transistorgate hatten. Kontakt 148 kann viele Kontakte
aus dem Stand der Technik, zum Beispiel 512 Kontakte, ersetzen.
Kontakt 148 verbindet ein Gateleiter bzw. Gate Conductor 158 mit
der globalen Gateverbindungsmetallleitung 162. In einer
Ausführungsform
könnten
Gateleitungen 158 ausreichend sein, die Gates einer Vielzahl
von NSET-Treibern 142 zu verbinden und dadurch den Bedarf
für eine
globale Gateverbindungsmetallleitung 162 zu beseitigen und
dadurch die Anzahl von Kontakten weiter zu reduzieren. Das Weglassen
der globalen Gateverbindungsmetallleitung 162 kann auftreten,
wenn der Widerstand in Gateverbinder 158 niedrig genug
ist. Kontakt 148 repräsentiert
die Layoutfläche,
die verwendet wird, während
einer Verbindung 166 zu einer globalen Gateverbindungsmetallleitung 160 gemacht wird.
In einer Ausführungsform
ist die globale Gateverbindungsmetallleitung 160 direkt
oberhalb des Gateverbinders 158, siehe 9.
In einer anderen Ausführung
ist der Gateleiter 158 senkrecht zu Spalten orientiert
und wird von vielen Vorrichtungen geteilt, zum Beispiel von einer
rotierten Treibvorrichtung.
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Wie
in 8 dargestellt weist der P-Verstärker 124 P-Verstärkertransistoren 124a und 124b auf, die
zwischen den Bit-Leitungen 120 angeordnet dargestellt sind.
Eine erste Diffusionsregion 172 wird von PSET-Treibern 140 geteilt.
Eine Vielzahl von PSET-Treibern 140 kann mit der Region 172 verbunden
sein, welche die Drain für
zum Beispiel alle mit ihr verbundenen PSET-Treibern 142 ist.
Die erste Diffusionsregion 142 ist innerhalb einer aktiven
Fläche (AA)
positioniert. AA repräsentiert
die niedrigste Stufe in einem Chiplayout. Die nächste Stufe aufwärts ist eine
Gateleiterstufe (GC), M0, die nächste
ist M1 und so weiter. Die Bit-Leitungen 120 sind auf der
Stufe M0, welche oberhalb der Stufe AA und deshalb oberhalb der
Region 172 sind. Eine zweite Diffusionsregion 174 ist
ebenfalls innerhalb der Stufe AA positioniert. Eine Vielzahl von
PSET-Treibern 140 kann mit der Region 174 verbunden
sein, welche die Source für
alle mit ihr verbundenen PSET-Treibern 174 ist.
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Region 172 ist
mit einer globalen Metallleitung 170 verbunden, die auf
einer höheren
Stufe positioniert ist, zum Beispiel M1, durch Kontakt 182.
Die globale Metallleitung 170 ist unnötig, wenn der PSET-Treiber 140 die
Diffusionsregion 172 mit dem P-Verstärker 124 bei N4 teilt.
Der Kontakt 182 verbindet eine Vielzahl von den Drainn
des PSET-Treibers 140 durch einen einzelnen Kontakt 182.
Dies ersetzt die zuvor benötigten
Kontakte, welche einen Kontakt für
jede Leseverstärkerspalte
hatte, zum Beispiel Kontakt 46' aus 4. Der Kontakt 182 kann
viele Kontakte aus dem Stand der Technik, zum Beispiel 512 Kontakte,
ersetzen. Der Kontakt 182 repräsentiert die verwendete Layoutfläche, während eine
Verbindung 188 zu einer globalen Metallleitung 170 gemacht
ist. In einer bevorzugten Ausführungsform
ist die globale Metallleitung 170 direkt oberhalb der Region 172,
siehe 9.
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Der
Kontakt 184 verbindet eine Vielzahl der Sourcen des PSET-Treibers 140 dadurch.
Dies ersetzt die zuvor benötigten
Kontakte, die einen Kontakt für
jede Transistorbasis hatten, zum Beispiel Kontakt 48' aus 4.
Der Kontakt 186 kann viele Kontakte aus dem Stand der Technik
ersetzen, zum Beispiel 512 Kontakte. Der Kontakt 186 verbindet eine
lokale Basisverbindungsleitung 176 mit einer globalen Basisverbindungsmetallleitung 180.
In einer Ausführungsform
kann der Basisleiter 176 ausreichen, um die Basen einer
Vielzahl von PSET-Treibern 140 zu verbinden, und dadurch
den Bedarf für eine
globale Basisverbindungsmetallleitung 180 vermeiden, was
weiter die Zahl von Kontakten reduziert. Siehe 10.
Die globale Basisverbindungsmetallleitung 180 kann wegfallen,
wenn der Widerstand in der Basisleitung 176 niedrig genug
ist. Der Kontakt 186 repräsentiert die verwendete Layoutfläche, während eine
Verbindung 192 zu einer globalen Basisverbindungsmetallleitung 178 gemacht
ist. In einer Ausführungsform
ist die globale Basisverbindungsmetallleitung 178 direkt
oberhalb der Basisleitung 176. Siehe 9.
In einer anderen Ausführungsform ist
der Basisleiter 176 senkrecht zu Spalten orientiert und
von vielen Vorrichtungen gemeinsam benutzt, zum Beispiel eine rotierte
Treibervorrichtung.
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Wie
in 7 und 8 dargestellt reduzieren die
Kontakte 146, 148, 150, 182, 184 und 186 sehr
stark die Anzahl von Kontakten, die benötigt sind, um den PSET-Treiber 140 und
den NSET-Treiber 142 innerhalb des Leseverstärkers 114 zu
positionieren. Da die Anzahl von Kontakten reduziert ist, ist die
Umleitung von Bit-Leitungen um Kontaktflächen reduziert oder macht Umleitung
von Bit-Leitungen möglich.
Als Ergebnis ist ein raumeffizienteres Layout für den Chip bereitgestellt.
In einer Ausführungsform
sind die Kontakte so geformt, dass Kontakte 146, 148, 150, 182, 184 und 186 zwischen
Bit-Leitungen 120 passen, und dadurch keine signifikante
Umleitung von Bit-Leitung 120 notwendig ist.
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9 stellt
einen Querschnitt einer Ausführungsform
dar, in der eine globale Metallleitung 160 direkt oberhalb
einer Diffusionsregion 156 des NSET-Treibers 142 angeordnet
ist. Der Kontakt 150 verbindet die globale Metallleitung 160 mit
der Diffusionsregion 156. Der NSET-Treiber 142 hat
den Basisleiter 152 zwischen der Diffusionsregion 154 und der
Diffusionsregion 156 angeordnet. In einer Ausführungsform
erstreckt sich die Diffusionsregion 154 transversal, vorzugsweise
senkrecht, zur Diffusionsregion 156, um effektiver verfügbaren Raum
zu nutzen. Eine Vielzahl von NSET-Treibern 142 kann sich eine
Diffusionsregion 156 teilen. In einer wechselnden Ausführungsform
wird die Diffusionsregion 156 geteilt mit N-Verstärker 126.
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9 stellt
den Querschnitt der N-Verstärkerregion 38 der
Leseverstärkerbank 12 (siehe 2)
mit Metallleitungen 152 und 162 und ausgelassenen
Kontakten 146 und 148 dar. Der P-Wanne 200 ist
in der N-Verstärkerregion 38 positioniert (2).
Die Diffusionsregion 154 und die Diffusionsregion 156 sind
N-dotiert. In einer bevorzugten Ausführungsform wird die Diffusionsregion 154 durch N-Verstärkertransistoren 126a oder 126b verwendet, und
ermöglicht
dadurch das Teilen der Diffusionsregion 154, zum Beispiel
durch N-Verstärkertransistoren 126a und 126b und
NSET-Treiber 142. Dies reduziert die Anzahl von Kontakten
weiter und reduziert die Anzahl von globalen Metallleitungen über die
Leseverstärkerregion.
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Der
P-Wanne 200 zusammen mit den Diffusionsregionen 154 und 156 sind
auf der Stufe AA positioniert. Der Basisleiter 158 ist
auf GC positioniert. Die Bit-Leitung 120 ist auf der Stufe
M0 (nicht dargestellt) zwischen GC und M1 positioniert. Die globale Metallleitung 160 kann
auf der Stufe M1, M2 und so weiter befinden.
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10 stellt
einen Querschnitt einer Ausführungsform
dar, die eine globale Metallleitung 178 direkt oberhalb
der Diffusionsregion 174 des PSET-Treibers 140 positioniert
aufweist. Der Kontakt 184 verbindet die globale Metallleitung 178 mit
der Diffusionsregion 174. Der PSET-Treiber 140 weist
einen Basisleiter 176 auf, der zwischen der Diffusionsregion 172 und
der Diffusionsregion 174 angeordnet ist. In einer Ausführungsform
erstreckt sich die Diffusionsregion 174 transversal, bevorzugt
senkrecht zur Diffusionsregion 172, um verfügbaren Raum
effizienter zu nutzen. Eine Vielzahl von PSET-Treibern 140 kann
die Diffusionsregion 174 gemeinsam benutzen. In einer wechselnden
Ausführungsform
wird die Diffusionsregion 174 mit einem P-Verstärker 126 geteilt.
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10 stellt
den Querschnitt der P-Verstärkerregion 36 dar,
der Leseverstärkerbank 12 (siehe 2)
mit globalen Metallleitung 170 und 180 und ausgelassenen
Kontakten 182 und 186. Der N-Wanne 210 ist
in der P-Verstärkerregion 36 (2)
positioniert. Die Diffusionsregion 172 und die Diffusionsregion 174 sind
P-dotiert. In einer Ausführungsform wird
die Diffusionsregion 172 von N-Verstärkertransistoren 124a oder 124b verwendet
und ermöglicht deshalb,
dass die Diffusionsregion 172 zum Beispiel durch die P-Verstärkertransistoren 124a und 124b und
durch den PSET-Treiber 140 gemeinsam benutzt wird. Dies
reduziert die Zahl von Kontakten weiter und reduziert die Zahl von
globalen Metallleitungen über
die Leseverstärkerregion.
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Der
N-Wanne 210 ist zusammen mit den Diffusionsregion 172 und 174 auf
der Stufe AA. Der Basisleiter 176 ist auf GC positioniert.
Die Bit-Leitung 120 ist auf der Stufe M0 (nicht dargestellt)
zwischen GC und M1 positioniert. Die globale Metallleitung 178 kann
auf der Stufe M1, M2 und so weiter befinden.
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11 stellt
einen Treiber 222 dar, der in der Leseverstärkerbank
verteilt ist. Der Treiber 222 kann zum Beispiel ein NSET-Treiber
oder PSET-Treiber sein. Ein erster Teil 222a des Treibers
ist in der Maschenregion oder in einer für einen lokalen Wortleitungstreiber 228 kreierten
freien Raum positioniert, und ein zweiter Teil 222b ist
in einer Verstärkerregion 224 positioniert,
zum
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Beispiel
die N-Verstärkerregion
oder die P-Verstärkerregion,
abhängig
von dem benutzten Treiber. Der zweite Teil 222b kann segmentierte
Teile aufweisen. Die Regionen 226 zwischen den segmentierten
Teilen des PSET-Treibers oder des NSET-Treibers kann durch den Hauptdatenleitungsschalter 230 (MDQ
gleich Hauptdatenleitung) oder einem Teil des MDQ-Schalter 230 beinhaltet
geeignete Logikschaltung, die die Reihenadresse von einem Adressenpuffer
empfängt
um festzustellen, welches Array ausgewählt werden soll. Die MDQ-Schalterpositionierung
ist in einem Artikel mit dem Titel „A286mm2 256Mb
DRAM with X32 Both-Ends DQ" von
Watanabe et al. gedruckt in IEEE Journal of Solid-State Circuits,
Vol. 31 No. 4, April 1996 dargestellt. Watanabe ist hier durch Referenz
eingebaut. Es ist geeignet und vorteilhaft, die MDQ-Schalter zwischen den
segmentierten Teilen zu positionieren.
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Die
in dieser Veröffentlichung
beschriebenen Ausführungsformen
sind auf Layoutarchitekturen anwendbar, die andere als die erwähnten Maschenwortleitungsarchitektur
sind. Zum Beispiel bezieht sich die Erfindung auf segmentierte Wortleitungslayoutarchitekturen.
Weiterhin sind unterschiedlich geformte Diffusionsregionen zusätzlich zu
den hier dargestllten rechteckig geformten Regionen in Erwägung gezogen.
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Nach
der Beschreibung von Ausführungsformen
der raumeffizienten Positionierung von MDQ-Schaltern (die erläuternd aber
nicht begrenzend sein soll) ist zu beachten, dass der Fachmann im Lichte
der obigen Lehre vornehmen kann. Deshalb sollte man verstehen, dass Änderungen
in den einzelnen dargestellten Ausführungsformen der Erfindung
gemacht werden können,
die innerhalb des Umfangs der Erfindung durch die angefügten Ansprüche liegen.