CN1213141A - 具有高空间效率主数据线开关布置的半导体存储器 - Google Patents

Abstract

一种具有多个按行和列排列的存储器单元的半导体存储器包括:置于一大致为矩形的第一区内的读出放大器簇,该矩形区的长边平行于所述的行,每个读出放大器布置在一个相应的列的一对互补位线之间的读出放大器区内;一MDQ开关,位于一读出放大器区内,占据所述至少一个驱动器的相应行方向的空间,因此提供了空间高效布置。

Description

具有高空间效率主数据线开关 布置的半导体存储器

本发明涉及半导体存储器，如大容量动态随机存取存储器(DRAM)。更具体地说，涉及一种通过把MDQ(主数据线，master data line)开关放入读出放大器区而实现高空间效率布置的半导体存储器。

大容量存储器典型地包括位于存储器单元阵列之间的读出放大器簇。这些读出放大器簇占据芯片表面的空间。随着对更高容量存储器芯片的需求，尽可能高效地节省和利用可用的表面积变得日益重要。存储芯片以多行和多列的方式排列。譬如减小列的尺寸就可以大大减小芯片的尺寸。

参考图1，示出了一典型的存储器阵列10。一读出放大器簇12包括多个用于形成存储器单元18的列16的读出放大器14。存储器单元18的每一列16包括一对互补位线(complementary bit line)20。在运行中，读出放大器14“读出”(sense)一对互补线20之间的电压差值。在检测电压差的过程中，读出放大器14把电压差放大并加至成对位线的其中一条位线上，而另一条位线接地。可根据需要把某根位线驱动为高电位(位线高电平)或低电平(接地)。这就使该列的存储单元根据需要存储高位或低位。图中还示出区域22和缝合区域(stitch-region)23，区域22包括三个读出放大器14，缝合区23没有存储单元。另外，在分段字线结构中，一局部字线驱动器可以设置在一相应的自由区中。

参考图2，读出放大器14通常包括用于驱动该读出放大器14的分开两半的两个晶体管。读出放大器14的分开的两半包括一个P放大器24和一个N放大器26。缝合区23通常与列16邻近，且具有与列16基本相同的方向。缝合区23为周期性空白区，无位线20，因此产生了便于放置所需组件的空间。用于包括隔离晶体管的多重电路的区位于MUX区28和30内。一包括均衡晶体管的位线均衡器电路位于EQ区32和34内。如果MUX区28和30之间有一个EQ，则EQ区32和34可以共享。MUX区和EQ区均被分配给读出放大器簇12的末端(见图1)。

P放大器24位于P放大器区36内，而N放大器26位于N放大器区38内。位于缝合区23的晶体管包括一PSET晶体管(PSET)驱动器40和一NSET晶体管(NSET)驱动器42。如上所述，读出放大器14包括一N放大器38和一P放大器36。N放大器38由NSET驱动器42驱动的信号NSET控制，而P放大器由PSET驱动器40驱动的信号PSET控制。PSET 40和NSET 42驱动器通常用来以可能的方式驱动多个P放大器或N放大器。PSET驱动器40和NSET驱动器42趋于相对很大。PSET驱动器40和NSET驱动器42的一共同布置位置位于缝合区23之内，因为这里有适于这种布置的空间。然而，随着需求的增加，这一空间变得不适于所述器件的这种布置。此外，PSET驱动器40需要布置在一N井上，而NSET驱动器需要布置在一P井上。这就进一步限制了PSET驱动器40布置在缝合区23内邻近P放大器区24的一个区域内和NSET驱动器42布置在缝合区23内邻近N放大器区26、EQ区32和34或MUX区28和30内。

为了更好地容纳PSET驱动器40和NSET驱动器42，最好可以分别把PSET驱动器40和NSET驱动器42的一部分布置在区域24和26内。让驱动器40和42分别位于各自的放大区内能够降低RC时间延迟。然而，由于需要接点PSET驱动器40和NSET驱动器42的源极、栅极和漏极，这种布置会引起位线绕道。

参考图3，位线20绕在接点46、48和50布线的周围。接点46和50经过M0层(位线20位于该层内)向下延伸至一有源区AA。金属线54和56用于连接NSET驱动器42的源极58和漏极60。图中简单示出了N放大器26。NSET驱动器42的接点48必须避免接点位线20。位线20的绕道减少了给定芯片面积、降低了芯片布置的空间效率，与降低芯片尺寸的需求直接矛盾。

参考图4，位线20绕在接点46′、48′、50′周围。接点46′和50′经过层M0(位线20位于该层)向下延伸至一有源区AA。金属线54′和56′用于连接PSET驱动器40′的源极58′和漏极60′。图中简单示出了P放大器24。PSET驱动器40的接点48′必须避免接点位线20。同样，位线20的绕道减少了给定的芯片面积，降低了芯片布置的空间效率，这与减小芯片尺寸的需求直接矛盾。

高空间效率布置已经试图把诸如主数据线开关(master data lineswitches，MDQ switches)布置于邻近读出放大器簇的位置以减少总的芯片布置面积。MDQ开关通常极少跨越芯片分布。因此，为了保存半导体存储芯片的布置面积，最好把此类器件放置在可利用的自由空间内。

本发明的目的是克服现有技术的缺陷，提供一种半导体存储器，其把MDQ开关放置在可利用的空间内，以产生一空间效率更高的布置而不必使位线大幅度地绕道而对芯片尺寸产生重大影响。

为实现所述目的，本发明提供一种具有多个按行或列布置的存储单元的半导体存储器，该存储器包括一簇布置在一大致为矩形的第一区的读出放大器，该第一矩形区的长度平行于所述行，在所述一簇读出放大器中的每个读出放大器布置在介于相应列的一对互补位线之间的一读出放大器区内。一位于一读出放大器区的主数据线开关(MDQ开关)占据一个相应的至少一个驱动器的行方向空间，以提供高的空间效率布置。

下面将参照本发明优选实施例及其附图对其进行详细说明，其中：

图1是半导体存储器的一种现有读出放大器簇布置的平面图；

图2是图1中区域22的分解平面图，示出了一缝合区和读出放大器簇中的数个列；

图3是一个现有技术的简图，显示了位于N放大器区的一个N放大器和一个NSET驱动器和绕行的位线，对于每个NSET驱动器具有与每个源极、漏极和栅极的接点；

图4是一个现有技术的简图，显示了位于P放大器区的一个P放大器和一个PSET驱动器和绕行的位线，对于每个PSET驱动器具有与每个源极、漏极和栅极的接点；

图5是现有技术中一列的简图，显示了带有读出放大器的放大器区外面的一PSET驱动器和一NSET驱动器的读出放大器电路；

图6是现有技术中一列的简图，显示了带有读出放大器的放大器区之内的一PSET驱动器和一NSET驱动器的读出放大器电路；

图7显示了一个N放大器区的简图，它减少了用于把多个NSET驱动器连接至金属总线(global metal lines)的接点的数量，图中还显示了降低了绕道的位线；

图8显示了一个P放大器区的简图，它减少了用于把多个PSET驱动器连接至金属总线(global metal lines)的接点的数量，图中还显示了降低了绕道的位线；

图9是一N放大器区沿平行于一对互补位线的方向的剖面图，显示了NSET驱动器和N放大器共用的扩散区；

图10是一放大器区沿平行于一对互补位线的方向的剖面图，显示了PSET驱动器和P放大器共用的扩散区；以及

图11是一个读出放大器簇的平面图，显示了分布在放大器区的一驱动器和分布在该驱动器分段之间的一MDQ开关。

随机存取存储器(DRAM)芯片(如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、或嵌入式DRAM逻辑芯片(embeded DRAM)包括许多读出放大器簇。减小芯片尺寸同时又提高其结构密度的不断需求促使高效空间布置技术的发展。典型地用矩形缝合区容纳大尺寸PSET和NSET驱动器。为了缩短时间延迟和容纳大尺寸驱动器，能把所有或部分PSET驱动器和NSET驱动器放在布置区域的其它部分将是很方便的。然而，把这些驱动器在读出放大器区中的布置需要使位线沿驱动器的源极、漏极和栅极的接点绕行。通过减少穿越位线金属层M0的接点的数量，可使PSET和NSET驱动器放入读出放大器区并使位线布线或减少沿接点绕道的数量。这样便产生了高效布置。

参考图5，示出了现有技术的读出放大器14的简图。位线20限定了一个列16，读出放大器14放在该列内。PSET驱动器40和NSET驱动器42置于列16之外，并放在一行解码器(未显示)之内。同时还示出了均衡器(equalizer)电路32和34。并且示出了位于MUX区28内的MUX隔离开关。N放大器区26包括两个N型晶体管26a和26b。N型晶体管26a和26b是这样连接的，使得在节点N1处其中一个的源极为另一个的漏极。NSET驱动器42的漏极也连接至节点N1。P放大器区24包括两个P型晶体管24a和24b。P型晶体管24a和24b是这样连接的，使得在节点N2处其中一个的源极为另一个的漏极。PSET驱动器40的漏极也连接至节点N2。NSET驱动器42和PSET驱动器40位于读出放大器14边界之外。尽管为了便于讨论，此处示出的只是一列，但是，NSET驱动器和PSET驱动器通常驱动多个读出放大器。例如，可以驱动512个读出放大器。

参考图6，示出了一读出放大器114的简图，它包括移入读出放大器区的PSET驱动器140和NSET驱动器142。位线120限定了一个列116，读出放大器114放在该列内。PSET驱动器140和NSET驱动器142也在其相应的放大器区之内。例如，NSET驱动器142位于N放大器区126之内而PSET驱动器140位于P放大器区124之内。图中还示出了均衡器电路132和134，以及位于MUX区128和130之内的MUX隔离开关。N放大器区126包括两个N型晶体管126a和126b以及NSET驱动器142。N型晶体管126a和126b是这样连接的，使得在节点N3处其中一个的源极为另一个的漏极。NSET驱动器的漏极也连接至节点N3。P放大器区124包括两个P型晶体管124a和124b，以及PSET驱动器140。P型晶体管124a和124b是这样连接的，使得在节点N4处其中一个的源极为另一个的漏极。PSET驱动器140的漏极也连接至节点N4。NSET驱动器142和PSET驱动器140均位于读出放大器114的边界之内。这样便通过减小驱动器和放大器之间的距离而缩短了RC延迟。

为了认识把驱动器140和142放入读出放大器区之内的优点，有必要说明一下图4所描述的位线沿源极、漏极和栅极绕道的问题。这一问题的解决是通过减少位线120必须绕过的接点的数量。

参考图7，显示了本发明的一个简图。接点146、148和150代替图3中的接点46、48和50。由于接点146、148和150代替了多个现有技术的读出放大器接点46、48和50，所以接点的总数明显减少。N放大器126具有位于位线120之间的N型放大器晶体管126a和126b。各个NSET驱动器142共享一第一扩散区154。多个NSET驱动器142都可连接至该区154，它又是所有连接至该处的NSET驱动器142的漏极。所述第一扩散区154位于一有源区(AA)之内。AA代表芯片布置内的最底层。上面紧接层是栅极导体(GC),M0层，下一层是M1，等等。位线120在M0层上，穿越AA层，因此也越过区154。一第二扩散区156也位于AA层上。多个NSET驱动器142可以连接至区156，它又是所有连接至该处的NSET驱动器的源极。

区154通过接点146连接至位于一较高层(如M1层)上的一根金属总线152。接点146通过单个接点146连接多个NSET驱动器142的源极。如果NSET驱动器142在节点N3与N放大器126共享扩散区154，就可以不需要金属总线152。这就取代了以前每个读出放大器列所需的一个接点的现有工艺(如图3所示的接点146)。接点146可以取代许多以前的接点，如512个接点。接点146为所用的布置区域，而连接线168连接至金属总线152。在一个实施例中，金属总线152直接在区154之上，参见图9。

接点150连接多个经过它的NSET驱动器142的源极。这就取代了现有技术的每个晶体管源极具有一个接点(例如图3的接点50)的多个接点。接点150可以取代现有技术的许多接点，例如512个接点。接点150将一接地金属总线连接至区域156上。尽管形成了与接地金属总线160的连接，接点150由连接164来表示。在一个实施例中，接地金属总线直接位于区域156之上，见图9。

接点148连接多个穿过它的NSET驱动器142的栅极。这就取代了现有技术的每个晶体管栅极具有一个接点(例如图3的接点48)的多个接点。接点148可以取代现有技术的许多接点，例如512个接点。接点148把一栅极导体158连接至栅极连接金属总线162上。在一个实施例中，栅极导体158能足以连接多个NSET驱动器142的栅极，因而不再需要栅极连接金属总线162，进一步减少了接点的数量，见图9。如果栅极导体158的电阻足够小，就可以省去栅极连接金属总线162。接点148为所用的布置区域，而连接线166连接至栅极连接金属总线160。在一个实施例中，栅极连接金属总线160直接位于栅极导体158之上，见图9。在另一个实施例中栅极导体158与各列垂直并且由多个器件(如旋转驱动器器件)共享。

参考图8，P放大器124具有布置于各个位线120之间的P放大器晶体管124a和124b。多个PSET驱动器140共享一第一扩散区172。多个PSET驱动器140可同时连接至区172上，它又是所有连接至该处的PSET驱动器140的漏极。第一扩散区1 72位于一有源区AA之内。AA代表芯片布置中的最底层，上面紧接着是栅极导体层(GC)M0，再接着是M1层，等等。位线120在M0层上，穿越AA区，因而也穿越区172。一第二扩散区174也位于AA层内。多个PSET驱动器140都可连接至区174中，它又是所有连接至此处的驱动器140的源极。

区域172通过接点182连接位于一较高的层(如M1层)上的一金属总线170上。如果PSET驱动器140与P放大器124在节点N4共享扩散区172，就可以不需要金属总线170。接点182通过单个接点182连接多个PSET驱动器140的漏极。这就取代了现有技术中每个读出放大器列具有一个接点(例如图4中的接点46′)的多个接点。接点182可以取代现有技术的许多接点，例如512个接点。接点182为所用的布置区域，而连接线188连接至金属总线170。在一个优选实施例中，金属总线170直接在区172之上，参见图9。

接点184连接多个穿过此处的PSET驱动器140的源极。这就取代了现有技术的每个晶体管源极具有一个接点(例如图4中的接点50′)的多个接点。接点184可代替现有技术的许多接点，例如512个接点。接点184把一根接地金属总线178连接至区174上。接点184为所用的布置区域，而连接线190连接至位线高层金属总线178。在一个实施例中，位线高层金属总线178直接位于区174之上，参见图9。

接点186连接多个穿过此处的PSET驱动器140的栅极。这就取代了现有技术中每个晶体管栅极具有一个接点(例如图4中的接点48′)的多个接点。接点186可以取代现有技术的许多接点，例如512个接点。接点186把局部栅极连接线176连接至栅极连接金属总线180上。在一个实施例中，栅极导体176足以连接多个PSET驱动器140的栅极，因此不需要栅极连接金属总线180，这进一步减少了接点的数量，参见图10。如果栅极导体176的电阻足够小，就可以省略栅极连接金属总线。接点186为所用的布置区域，而连接线192连接至栅极连接金属总线178。在一个实施例中，栅极连接金属总线178直接位于栅极导体176之上，参见图9。在另一个实施例中，栅极导体176垂直于各列且由多个器件(如旋转驱动器器件)共享。

如图7和图8所示，接点146、148、150、182、184和186大大地减少了把PSET驱动器140和NSET驱动器142放置在读出放大器114之内所需的接点数量。由于接点数量的减少，因而减少位线绕接点区域的绕道或者使得位线布线成为可能。所以提供了高效的芯片空间布置。在一个实施例中，接点是这样形成的，让接点146、148、150、182、184和186适配在位线120之间，因而不需位线120作很大的绕道。

参考图9，示出了一实施例的截面图，它具有直接布置于NSET驱动器142的扩散区156之上的金属总线160。接点150把金属总线160连接至扩散区156内。NSET驱动器142具有置于扩散区154和扩散区156之间的栅极导体152。在一个实施例中，扩散区154横穿地(最好是垂直地)延伸至扩散区156，以更有效地利用现有空间。扩散区156可以由多个NSET驱动器142共享。在另一个实施例中，扩散区156由N放大器126共享。

图9还显示了读出放大器簇12(见图2)的N放大器区38的横截面，此处省略了金属线152、162和接点146、148。P井200位于N放大器区38之内(见图2)。扩散区154和扩散区156为N型掺杂。在一个优选实施例中，扩散区154由N放大器晶体管126a或126b使用，因而允许扩散区154由N放大器晶体管126a和126b以及NSET驱动器142共享。这就进一步减少了接点数量和减小了读出放大器区之上的金属总线的数量。

具有扩散区154和156的P井200位于层AA。栅极导体158位于GC上。位线120位于层GC和层M1之间的层M0上(未示出)。金属总线160可以位于层M1、M2等上。

参考图10，示出了一实施例的截面图，它具有直接布置于PSET驱动器140的扩散区174之上的金属总线178。接点184把金属总线178连接至扩散区174内。PSET驱动器140具有布置于扩散区172和扩散区174之间的栅极导体176。在一个实施例中，扩散区174横向延伸，最好是垂直于扩散区172，以更有效地利用现有空间。扩散区174由多个PSET驱动器140共享。在另一个实施例中，P放大器126共享扩散区174。

图10显示了读出放大器簇12(见图2)的P放大器区36的截面，此处省略金属总线170和180以及接点182和186。N井210位于P放大器区36之内(见图2)，扩散区172和174为P型掺杂。在一个实施例中，扩散区172由N放大器晶体管124a和124b使用，从而允许扩散区172可由P放大器晶体管124a和124b以及PSET驱动器140共享。这进一步减少了接点的数量和位于读出放大器区之上的金属总线的数量。

具有扩散区172和174的N井210位于层AA上。栅极导体176位于GC上。位线120位于层GC和M1之间的层M0(未图示)上。金属总线178可以位于层M1、M2等层上。

参考图11，驱动器222分布于读出放大器簇内。驱动器222可以是例如NSET驱动器或PSET驱动器。驱动器的一第一部分222a位于缝合区或为局部字线驱动器228形成的一自由空间内，一第二部分222b位于一放大器区224内，如N放大器区或P放大器区，这取决于所用的驱动器。第二部分222b可以是几个分段部分。PSET驱动器或NSET驱动器的各个分段之间的区226可由主数据线(master data line,MDQ)开关230或MDQ开关的一部分占据。MDQ开关230包括合适的逻辑电路，该逻辑电路从一个地址缓冲寄存器接受行地址以决定选取的阵列。MDQ开关布置在下面一篇文章中得到解释：“具有X32双端DQ的286mm² 256兆DRAM”，作者为Watanabe等，发表于1996年4月的《IEEE固态电路学报》第31卷第4期上，这里仅作为参考引用。把MDQ开关放在分段部分之间非常方便，并且很有好处。

本发明所述的实施例可适用于布置所述缝合字线结构以外的结构。例如，本发明适用于分段的字线布置结构。此外，除了所述矩形扩散区外还提出了各种形状的扩散区。

尽管已经对一种空间高效MDQ开关布置的实施例(说明性而非限制性的)进行了描述，应该指出，本领域的技术人员在所述提示下可以对其进行各种各样的修改或变换。因此在不超出后面所附的权利要求书的范围或不背离其精神的情况可以对本发明的具体实施例进行各种变化。

Claims (8)

1．一种具有多个按行或列布置的存储器单元的半导体存储器，该存储器包括：

一置于大致为矩形的第一区内的读出放大器簇，所述矩形区的一边平行于所述行，每个读出放大器布置在一相应列的读出放大器区内；

多个放大器，它们由至少一个驱动器驱动，每个放大器布置于一对互补位线之间，并位于所述读出放大器区内；

所述至少一个驱动器位于读出放大器区内，并沿横穿列的方向延伸；和

一MDQ开关，它位于一读出放大器区内，占据所述至少一个驱动器的相应行方向的空间。

2．根据权利要求1所述的半导体存储器，其中，所述至少一个驱动器被分成一第一部分和一第二部分，第一部分放在一第一区内，而第二部分放在所述读出放大器区内。

3．根据权利要求2所述的半导体存储器，其中，所述第二区在互补位线对之间分段。

4．根据权利要求3所述的半导体存储器，其中，所述MDQ开关为分段的，并且布置在所述第二区的分段部分之间。

5．根据权利要求1所述的半导体存储器，其中，所述驱动器为NSET驱动器，并且所述MDQ开关置于一个N放大器区内。

6．根据权利要求1所述的半导体存储器，其中，所述驱动器为PSET驱动器，并且所述MDQ开关布置于一个P放大器区内。

7．一种具有多个按行或列布置的存储器单元的半导体存储器，该存储器包括：

一置于大致为矩形的第一区内的读出放大器簇，所述矩形区的长边平行于所述的行，每个读出放大器布置在一相应列的读出放大器区内；

多个P放大器，它们由至少一个PSET驱动器驱动，每个P放大器布置在一对互补位线之间，且位于所述读出放大器区内；

至少一个PSET驱动器位于所述读出放大器区内，且沿横穿列的方向延伸，该PSET驱动器具有布置在互补位线对之间的分段部分；和

一MDQ开关，它位于所述P放大器区内，占据所述分段部分之间的PSET驱动器的相应的行方向空间。

8．根据权利要求7所述的半导体存储器，其中，多个P放大器为由至少一个NSET驱动器驱动的多个N放大器，该NSET驱动器位于一N放大器区内，而所述MDQ开关位于占据分段部分之间的NSET驱动器相应的行方向空间的N放大器区内。

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