CN1661721B - 高阶区域效能的资料线路结构 - Google Patents

Abstract

一种高阶区域效能的资料线路结构，主要是于一随机存取记忆体的多个副阵列的多个组位元线和一资料线读出放大器之间连接一层次式位元线选取电路。该位元线选取电路具有一组位元线选取器电路来将每一副阵列的多个对位元线其中之一对有选择性地连接至该成对的局部资料线。该位元线选取电路另包括一局部资料线选取器电路来选取多个对局部资料线其中之一对以连接至一对主资料线。该对的主资料线是连接至资料线读出放大器的输入端，该记忆格副阵列是受主资料开关包围，以提升资料取用时间。

Description

高阶区域效能的资料线路结构

技术领域

本发明是关于一种积体电路记忆装置，像是动态随机存取记忆体(DRAM)、静态随机存取记忆体(SRAM)、唯读内存(ROM)和其它记忆体结构，特别是将具有记忆资料讯号(memory data signal)的位线路组(bit line pairs)连接至资料线路读出放大器(dataline sense amplifier)，因而资料线路读出放大器得以感应资料记忆讯号、放大资料记忆讯号以产生-记忆资料位元的一种电路和方法。

先前技术

按，一般积体电路记忆装置，像是动态随机存取记忆体(DRAM)、静态随机存取记忆体(SRAM)、唯读记忆体(ROM)是图示于图1a-图1c。

如图1a所示的记忆积体电路(memory integrated circuit)具有多元独立记忆阵列装置MAU(memory array unit)。每一记忆阵列装置是由记忆资料单元群组MB[0].....MB[n](memory block)所构成。记忆群组MB[R]是作为一冗余(redundant)或备用(spare)资料区块(block)，它可设计来取代剩余的记忆资料单元群组MB[0]...MB[n]的非功能性区域。

主资料线路读出放大器MDQSA(main data line sense amplifier)的组合(bank)从挑选出的记忆资料单元群组MB[0]...MB[n]来感应记忆资料讯号，然后对记忆资料讯号加以放大、转换成一可为记忆积体电路的I/O电路所能接受的讯号层次。资料线路读出放大器MDQSA(dataline sense ampiifier)组合(bank)的每一主资料线路读出放大器的输入是为一组与每一记忆资料单元群组MB[0]...MB[n]相连接的主资料线路MDQ(main dataLine)。

每一记忆资料单元群组MB[0]...MB[n]是分成记忆区段MSEG(memory segment)群组。如图1b所示，每一记忆区段MSEG是由多个副阵列所组成。每一记忆副阵列的结构，如图1c所示，具有以行列的安排方式的记忆格(memory cell)阵列。在记忆格(memory cell)的阵列周边上则具有一位线路读出放大器SA(bit line senseamplifier)的组合。每一位线路读出放大器的输出是经由位元开关BS1…BSn而连接至成对的局部资料线路(localdata line)LDQ1，...LDQ4。同样地，局部资料线路LDQ1，...LDQ4是有选择性地连接至主资料线路MDQ1...MDQ4(main data line)，然后再连接至主资料线路读出放大器MDQSA(maindata line sense amplifier)。

主资料开关MDSW1...MDSWn提供了局部资料线路LDQ1，...LDQ4与主资料线路读出放大器的选择性连接。如图所示，每一主资料线路MDQ1...MDQ4是经由一主资料开关MDSW1...MDSWn连接至每一记忆资料单元群组MB[0]...MB[n]的局部资料线路LDQ1，...LDQ4上。当于记忆资料单元群组MB[0]...MB[n]内的记忆格所选取时，适当的位开关BS0...BSn以及适当的主资料开关MDSW1...MDSWn则被激活来确保选取的记忆格是与主资料线路读出放大器MDQSA(main data line sense amplifier)。

为了避免记忆资料讯号受到选取资料格的破坏，位元开关BS0...BSn以及主资料开关MDSW1...MDSWn必需予以启动来让唯一的记忆格连接至主资料线路读出放大器MDQSA(maindata line sense amplifier)。

于每一副阵列内的记忆格的水平列    (row)是由字组线路控制讯号WL0，WL1，...，WLi(word line control signal)来启动。

由一选取字组线路WL0，WL1，...，WLi-1，Wli所启动的记忆格将一记忆资料讯号转移(transfer)至位线路BL00，BL00，...，BLmn，BLmn(bit line)。在动态随机存取记忆体的结构中，如众所皆知，诸位线路是与一从启动的记忆格接收电荷(charge)的接收位线路BL00，...，BLmn相配对。然而，补足的(complemented)的位线路BL00，...，BLmn则作为一电压参考(voltage reference)。而成对的位线路BL00，BL00，...，BLmn，BLmn(bit line)是连接至位线路读出放大器SA来感应并将记忆资料讯号放大至适合侦测的范围(level)。

成对的位线路BL00，BL00，...，BLmn，BLmn(bit line)是透过位元开关电路连接至局部资料线路(local data line)LDQ1，...LDQ4配对。位精选讯号(bit selectsignal)BS1，...，BSn则连接至位元开关    电路来选取-组配对好的位线路BL00，BL00，BL01，BL01，...，BLmn，BLmn来连接至局部资料线路(local dataline)LDQ1，LDQ2的每一配对。

位元开关是由金属氧化物半导体(MOS)电晶体(M5和M6，M7和M8，M9和M10)的配对组合来构成。MOS电晶体(M5和M6，M7和M8，M9和M10)的成对漏极(DRAIN)是分别成对地连接至位线路BL00，BL00，BL01，BL01，...，BLmn，BLmn，而MOS电晶体(M5和M6，M7和M8)的成对源极(source)则连接至局部资料线路(local data line)LDQ1，以及MOS电晶体(M9和M10)的成对源极(source)则连接至局部资料线路(local data line)LDQ2。很显然地，记忆副阵列具有成对的位元线路的任一号值(number)，该位线路是连接至位元开关内的MOS电晶体任何配对数值。此外，很明显地，局部资料线路的多重配对是包含于图中所示的结构内。MOS电晶体(M5和M6，M7和M8，M9和M10)的配对闸极(gate)则彼此连接至位元开关控制线路BS1，...，BSn。位元开关控制线路BS1，...，BSn的启动(activation)则指示出一对应该连接至局部资料线路(local data line)LDQ1和LDQ2的位线路BL00，BL00，BL00，BL00，...，BLmn，BLmn(bit line)。局部资料线路(local data line)LDQ1和LDQ2是连接至局部资料线路选择电路LDQSEL。启动LDQSEL电路的局部资料线路将局部资料线路(local data line)LDQ1和LDQ2分别成对地连接至主资料线路MDQ1和MDQ2(maindata line)。而成对的主资料线路MDQ1和MDQ2再连接至主资料线路读出放大器MDQSA1和MDQSA2(main data line sense amplifier)。

主资料线路读出放大器MDQSA1和MDQSA2的输出是为资料选取器DSEL(data selector)的输入。资料选取器DSEL选择主资料线路读出放大器MDQSA1和MDQSA2的其中的一输出以作为置于I/O电极(terminal)记忆位来完成电路的转换。

资料选取器DSEL(data selector)是为精选的地址讯号SELADDR所控制。当精选的地址讯号SELADDR设定为第一状态(0)时，主资料线路读出放大器MDQSA2的输出则转移至I/O电极(terminal)。反之，当精选的地址讯号SELADDR设定为第二状态(1)时，主资料线路读出放大器MDQSA1的输出则转移至I/O电极。

主资料开关MDSW1…MDSWn是分别由成对的MOS电晶体、(M3和M4，M1和M2)来组成。MOS电晶体(M3和M4)的成对漏极(DRAIN)是连接至局部资料线路LDQ1，而MOS电晶体(M3和M4)的源极(source)则连接至主资料线路MDQ1，因此再连接至主资料线路读出放大器MDQSA1。MOS电晶体(M1和M2)的源极(source)则连接至主资料线路MDQ2，因此再连接至主资料线路读出放大器MDQSA2。MOS电晶体(M3和M4)的闸极(gate)则彼此连接至开关启动控制线路(SWEN)。开关启动控制讯号(SWEN1)是启动MOS电晶体(M3和M4)。MOS电晶体(M1和M2)的闸极(gate)则彼此连接至开关启动控制线路(SWEN)。开关启动控制讯号(SWEN2)是启动MOS电晶体(M1和M2)。

下列则是一已有技术的记忆副阵列的读取运作说明。若字组线路WL0予以一足够启动记忆格MC1，MC2和MC3的电压层级(voltage level)，电荷将从记忆格MC1转移至位线路BL00，从记忆格MC2转移至位线路BL01，从记忆格MC3转移至位线路BLmn。BL00，BL01和BLmn则分别充电(charge)来作为位线路BL00，BL01和BLmn的参考电压源。读出放大器SA可感应到电荷并放大位线路BL00和BL00，BL01和BL01，BLmn和BLmn之间的电压差异至一可为主资料线路读出放大器MDQSA1和MDQSA2所侦测到的适当电压层级。位元开关控制线路BS1，...，BSn其中之一会被启动将成对的位线路BL00和BL00，BL01和BL01，BLmn和BLmn连接至成组的局部资料线路LDQ1和LDQ2。例如，如果位元开关讯号BS1启动后，则MOS电晶体(M5和M6)则打开，而呈现于位线路BL00和BL00的记忆资料讯号则连接至成组的局部资料线路LDQ1。再者，当位元开关讯号BS1启动后，则MOS电晶体(M9和M10)则打开，而呈现于位线路BL01和BL01的记忆资料讯号则连接至成组的局部资料线路LDQ2。

如果呈现于局部资料线路LDQ1和LDQ2的记忆资料讯号为被感应或被放大来于I/O电极形成资料位元时，主资料开关则被开关启动控制线路SWEN1，SWEN2所启动，并分别将记忆资料讯号从成对的局部资料线路LDQ1和LDQ2转换为成对的主资料线路  MDQ1和MDQ2。当开关启动控制线路SWEN1，SWEN2被启动时，MOS电晶体(M3和M4，M1和M2)则分别打开而将成对的局部资料线路LDQ1连接至主资料线路MDQ1，以及将成对的局部资料线路LDQ2连接至主资料线路MDQ2。

接着，精选的地址讯号SELADDR设定为启动任一MOS电晶体(M21和M22)来将记忆资料位从主资料线路MDQ1或MDQ2转换成I/O电极。

已有的结构得让多重记忆资料讯号得以被记忆副阵列读取。然而，这却需要双重的主资料线路MDQ1或MDQ2、双重的主资料线路读出放大器MDQSA1和MDQSA1以及双重的资料选取器DSEL。此外，该开关控制电路在提供控制讯号给精选的地址讯号SELADDR时则更为复杂。

在″A 286mm2 256 Mb DRAM with x 32 Both-EndsDQ″Watanabe et al.，IEEE JournalOf Solid-StateCircuits，Vol.31，NO 4，April 1996，pp.567-574的参考文献中描述了一256 Mb动态随机存取记忆体芯片结构，它提供了可达x32宽的组织。为了尽量缩小(minimize)其体积大小，其中介绍了三种方法：一为可互换层次(exchangeablehierarchical)式的资料线路结构、一为不规则感应放大布局(layout)、一为于两端的局部再驱动模式(redrive scheme)的分离位址汇流排(split address bus)。在″A 220mm2Four-and Eight-Bank，256-Mb SDRAMwith Single-Sided Stitched WL Architecture″Kirihata et al.，IEEE Journal Of Solid-State Circuits，Vol.33，NO 11，NOV 1998，pp.1711-1719以及″Multiple Twisted Data Line Techniques for Multigigabit DRAM’s″，Min et al.，IEEE Journal Of Solid-State Circuits，Vol.34，NO 6，JUNE 1999pp.856-865两参考文献中提供了一动态随机存取记忆体的阶层资料线路结构的描述。

美国专利第5,812,473号案(Tsai)揭示了一「具有替代资料线路感应功能的同步动态随机存取记忆体」。

美国专利第5,546,349号案(Watanabe et.al)揭示了一「可互换、层次式的资料线路结构」。

美国专利第5,877,994号(Mueller et.al)揭示了一「具有空间效能的MDQ开关结构」。

美国专利第5,418,737号案(Tran)揭示了一「具有测试副资料线路和匹配线路的动态随机存取记忆体」。

美国专利第5,859,793号(Santani et al.)揭示了一「具有避免因为寄生电容而误读的平行资料线路的同步半导体记忆结构」。

美国专利第5,909,388号案(Mueller)揭示了一「具有缝合字组线路(stitched)来降低字组线路的电阻的动态随机存取记忆体电路」。该动态随机存取记忆体另包括一具有位线路组、主资料线路组、字组线路的低阻导体、局部资料线路组、以及主线路-开关连接器组的层次式的资料线路结构，其于至少四种不同记忆体电路半导体层所组成的结构，在所有已有技术中，主资料开关(main data switch)是设置于记忆体阵列(memory array)的一侧，在最坏的情形下，资料取用的时间可能会变得非常久。

发明内容

为了解决上述问题，本发明的主要目的，即在于创作出一种电路和方法，其将具有记忆资料讯号(memorydata signal)的位线路组(bit line pairs)连接至资料线路读出放大器(data line sense amplifier)，因而资料线路读出放大器得以感应资料记忆讯号、放大资料记忆讯号以产生一记忆资料位元。

本发明的另一目的，在于规划一记忆体提升取用资料时间的不同断面的配置。

为了达到上述和其它目的，本发明于一随机存取记忆体的多个副阵列的多个

组位元线路和一资料线路读出放大器之间连接一层次式位元线路选取电路。该位线路选取电路具有一组位元线路选取器电路来将每一副阵列的多个对位线路其中的一对有选择性地连接至该成对的局部资料线路。该位元线路选取电路另包括一局部资料线路选取器电路来选取多个对局部资料线路其中的一对以连接至一对主资料线路。该对的主资料线路是连接至资料线路读出放大器之输入端。

该位元线路选取器电路是由多个开关所组成。每一开关拥有与多个对位元线路其中的一对相连的第一对电极、一与多个对局部资料线路其中的一对相连接的第二对电极、以及一有选择性地将第一对电极连接至第二对电极的控制电梯，因而得将该对位线路连结至该对局部资料线路上。该位线路选取器电路的每一开关拥有一对MOS电晶体，而该对MOS电晶体具有一对漏极，其连接至成对的位元线路，成对的MOS电晶体的源极是连接至该对局部资料线路，以及成对的MOS电晶体的闸极是相互连接而形成控制电路，并且连接至该开关控制电路以提供一位元线路选取讯号来指示出一对应该连接至该对局部资料线路的位元线路。

该位元线路选取器电路是由多个开关所组成。每一开关具有与多个对局部资料线路其中的一对相连的第一对电极、一与连结至资料线路读出放大器不同输入端(diff-erential input)的该对的主资料线路相连的第二对电极、以及有选择性将第一对电极连接至第二对电极以达到有选择性连结该对局部资料线路至该对不同输入端目的一控制电极。该记忆格阵列是受预设主资料开关对称包围，以提升最差状态的资料取用时间。

每一开关具有一对MOS电晶体，该对MOS电晶体拥有一对连接至该对局部资料线路的漏极、一对连接至该对主资料线路的源极、以及一对相互连接而形成该控制电极的闸极，并且连接至该开关控制电路以提供一位元线路选取讯号。

为求进一步了解本发明的构造特征、技术内容与功能，请参阅以下有关本发明的详细说明与附图，然而所附图标乃供参考与说明用，并非用以对本发明施予限制。

附图说明

图1a至图1c是已有技术的层次式资料线路结构的示意图。

图2是本发明的层次式资料线路架构示意图。

图3是本发明实施例示意图。

图4是本发明记忆资料讯号的流程图。

图5是本发明记忆体单元配置的底面图。

图6是本发明的完整底面图。

图标中组件与编号对照说明

10....启动在字组线路上的记忆格    20....连结来自记忆格的电荷至位线路

30....选取位线路                  40....连结选取的位元线路至局部资料线路

50....选取局部资料线路            60....连结局部资料线路至主资料线路

70....转换在局部资料线路上的记忆资料讯号至记忆位

80....所有局部资料线路皆被选取

具体实施方式

请参阅图2，其为本发明层次式资料线路架构的示意图。如上的于已有技术所述，记忆格是以行列的安排方式，于一记忆资料单元群组MB[n]内形成一记忆区段MSEG[n]的每一记忆副阵列。每一行(column)的记忆格是藉由位线路BL00和BL00，BL01和BL01，...BLmn和BLmn来彼此连接。而每一列(row)的记忆格是由字组线路WL0，...，Wli而彼此连接。位线路BL00和BL00，...，BLmn和BLmn则成对设置，并与读出放大器SA(sense amplifier)相连接。如上所述，在读取的过程中，一被选取的记忆格将作为记忆资料讯号的电荷转换成连接至位线路BL00和BL00，...，BLmn和BLmn的读出放大器SA。位线路BL00和BL00，...，BLmn和BLmn，其与被选取的记忆格相连的位线路成对设置者是设定为参考电压值(level)，并且作为一读出放大器SA的参考电压来源。读出放大器SA是感应并放大记忆资料讯号成为主资料线路读出放大器MDQSA所需的范围(level)。

每一对位线路BL00和BL00，...，BLmn和BLmn是连接至位元线路开关选取电路BITSWSEL。该位元线路开关选取电路BIT SWSEL则连接位线路BL00和BL00，...，BLmn和BLmn其中的一对至适当的局部资料线路LDQ1，...LDQn。每一位元线路开关选取电路BIT SWSEL是经由位元选取线路BSn来连接至开关控制电流SWCTRL。该位选取线路BSn则选取一组成对的位线路BL00，BL00，BL00，BL00，...，BLmn，BLmn(bit line)藉由位元线路开关选取电路BITSWSEL来连接至局部资料线路LDQ1，...LDQn。

局部资料线路LDQ1，...LDQn另再连接至局部资料线路选取电路(LDQSEL)。该局部资料线路选取电路(LDQSEL)选取局部资料线路LDQ1，...LDQn其中之一来连接至主资料线路，接着再连接至主资料线路读出放大器MDQSA1。开关控制电路则藉由开关启动控制线路(SWEN)来连接至局部资料线路选取电路(LDQSEL)。开关启动控制线路(SWEN)的状态决定了哪一局部资料线路应连接至主资料线路MDQ1，接着，哪一个记忆资料讯号得以转换成主资料线路读出放大器MDQSA1。

主资料线路读出放大器MDQSA1具有一连接至I/O电极的输出。该主资料线路读出放大器MDQSA1是感应、放大并转换记忆资料讯号为与I/O电极相连的外电路所需的电压和电流值。

开关控制电路将记忆位址汇流排讯号予以解码并诠释以便选取其中一组位线路BL00和BL00，...，BLmn和BLmn应与主资料线路读出放大器MDQSA1作连接。

请见图3为本发明的位元线路选取电路实施例。本发明的位元线路选取电路是由一位元线路开关选取电路BIT SWSEL和局部资料线路选择电路LDQSEL所组成。位元线路开关选取电路BIT SWSEL包含了多重开关得以用来选择性地选取成对的位线路BL00和BL00，BLmn和BLmn来连接至局部资料线路LDQ1、成对的位线路BL01和BL01来连接至局部资料线路LDQ2。每一开关具有两连接至位元线路BL00和BL00，BL01和BL01或，BLmn和BLmn其中的一对位线路的电极、一对连接至局部资料线路LDQ1或LDQ2的电梯、及一连接至位精选讯号线路BSn的控制线路。位元线路开关选取电路BIT SWSEL的每一多重开关是由成对的MOS电晶体(M15和M16，M17和M18，M19和M20)所组成。每一对MOS电晶体(M15和M16，M17和M18，M19和M20)的漏极分别与位线路BL00和BL00，BL01和BL01...，BLmn和BLmn相连接。每一对MOS电晶体(M15和M16，M17和M18)的源极与局部资料线路LDQ1相连接，而MOS电晶体(M19和M20)则与局部资料线路LDQ2相连接。MOS电晶体(M15和M16，M19和M20)的闸极与位精选讯号线路BS1相连接。MOS电晶体(M17和M18)的闸极与位精选讯号线路BSn相连接。

该成对的局部资料线路LDQ1，LDQ2是连接至局部资料线路选择电路LDQSEL，而局部资料线路选择电路LDQSEL则由多重开关所形成。每一开关拥有一对与局部资料线路LDQ1，LDQ2相连的电极、一与主资料线路MDQ1相连的第二对电极、以及一与具有开关启动控制线路(SWEN)的开关控制电路相连的一控制电极。该开关是由成对的MOS电晶体(M11和M12，M13和M14)所组成。成对的MOS电晶体(M11和M12)的漏极是连接至成对的局部资料线路LDQ1。成对的MOS电晶体(M13和M14)的漏极是连接至成对的局部资料线路LDQ2。成对的MOS电晶体(M11和M12，M13和M14)的源极是分别彼此连接至主资料线路MDQ1和MDQ2，接着再连接至主资料线路读出放大器MDQSA1的输出端。

主资料线路读出放大器MDQSA1可感应呈现于成对的主资料线路MDQ1上的记忆资料讯号的振幅(amplitude)，并放大和转换记忆讯号为与I/O电极相连的外电路所需的电压和电流值。

成对的MOS电晶体(M11和M12，M13和M14)的闸极是分别彼此经由开关启动控制线路(SWEN1和SWEN2)来连接至开关控制电路。

本发明的位元线路选取电路功能如下：例如，将字组WL0设定为可启动记忆格MC1，MC2和MC3的电压值。存在于记忆格MC1，MC2和MC3上的电荷则分别转移至位线路BL00，BL01，BLmn。位线路BL00，BL01，BLmn作为连接至每一组位线路BL00和BL00，BL01和BL01，BLmn和BLmn的读出放大器SA的参考电压源。位线路读出放大器可感应由记忆格MC1，MC2和MC3转换来的电荷、放大该电荷来产生存在于成对的位线路BL00和BL00，BL01和BL01，BLmn和BLmn上的记忆资料讯号。若记忆格MC1，MC2可被读取时，位精选线路BS1得以启动来打开MOS电晶体(M15和M16、M19和M20)组。而被启动的MOS电晶体(M19和M20)组则将记忆资料讯号从记忆格MC2连接至局部资料线路LDQ2。

根据预期的记忆格位址，开关启动控制线路(SWEN1和SWEN2)则启动合适的MOS电晶体(M11和M12或，M13和M14)组来将从局部资料线路LDQ1或LDQ2的记忆资料讯号转换为主资料线路MDQ1，然后再转换到主资料线路读出放大器MDQSA1。例如，如果在第一阶段，从存在于记忆格MC1上的电荷的记忆资料讯号被读取时，开关启动控制线路(SWEN1)则设定为可启动MOS电晶体组(M11和M12)的电压值。存在于局部资料线路LDQ1的记忆资料讯号则转移至主资料线路MDQ1。主资料线路读出放大器MDQSA1可感应源自记忆格MC1、且来自局部资料线路LDQ1的讯号、放大记忆资料讯号、并且转换它为与I/O电极相连接的外电路的电压和讯号值。

如果需要源自于记忆格MC2的记忆资料讯号时，开关控制电路则关闭开关启动控制讯号(SWEN1)并打开关闭开关启动控制讯号(SWEN2)，因此，来自局部资料线路LDQ2的记  忆资料讯号得以移转至主资料线路MDQ1，接着再移转至主资料线路读出放大器MDQSA1，以转换成与I/O电极相连接的外电路所需的电压和电流值。

主资料开关(SWEN1)、(SWEN2)的配置大幅提升资料取用时间的效率，藉由在图5、图6中受记忆体阵列中间所包围的主资料开关设置，该最差状态资料取用时间会被缩减至任何已有技术的一半，图5是显示主资料开关(SWEN1)、(SWEN2)与预设包围的记忆体阵列的配置，图6是显示所有受预设主资料开关SWEN1...SWEN14包围的主记忆体方块MA#12....MA#41的配置。

如上所述可以清楚看出，具有本发明的位线路选取电路的阶层式资料线路结构得使用较少的主资料线路MDQ和主资料线路读出放大器MDQSA来完成于读取状态时记忆资料讯号从记忆格移转的动作。再者，本发明简化的结构得读取多重记忆格(multiple memory)。此外，开关控制电路得藉由移除图1c中所示的精选地址控制线路而予以简化。

再来重新温已选取记忆资料讯号的方法，如图4所示，其代表本发明记忆资料讯号的流程图。该方法首先启动(10)于记忆格阵列字组线路上的所有记忆格。存在于被启动的记忆格的电荷则连结(20)至与被启动的记忆格相连的位线路上。从多重位线路来选取(30)含有预期的(desired)资料记忆讯号的成对式位线路来将选取的位线路组连结(40)至一成对的局部资料线路。选取(50)一成对式的局部资料线路，并经由成对式主资料线路而连结(60)至资料线路读取放大器的输入端。主资料线路传送放大器将记忆资料讯号转换(70)成一为记忆位所需的适当讯号范围。反复地(iteratively)选取(50)每一预期的资料直到选取(80)最后一局部资料线路为止。

惟以上所述的，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围。即凡依本发明权利要求范围所作的均等变化与修饰，皆为本发明专利权利要求所含盖，特先予以陈明。

Claims (16)

1.一种高阶区域效能的资料线路结构，其特征在于：于记忆体的多个副阵列的多个组位元线路和一主资料线读出放大器间连接一位元线路选取电路，至少包括：一局部资料线路选取电路，由多个被连接的局部资料线选取其中一组来连接至一与主资料线路读出放大器相连的成对主资料线，其中每一组局部资料线有选择性地连接至多对位线的一组成对的位元线，其中局部资料选取线路包括，一第一多个开关，每一开关具有第一对与局部资料线相连的电极、一与主资料线读取放大器输入端相连的主资料线连接的第二对电极、以及一有选择性地连接第一、二对电极的控制电极，因而得有选择性地连接一对局部资料线至一对主资料线，其中该多个副阵列是受预设该第一多个开关所包围；以及一位元线选取器电路来有选择性地将每一副阵列的多个位元线的一组成对位线来连结至一组成对的局部资料线，其中该位元线选取器电路包括，一第二多个开关，该第二多个开关中的每一开关具有与多个对位元线其中的一对相连的第一对电极、与多数成对的局部资料线相连的第二对电极、以及可选择性连接第一、二对电极以连结该对位元线至该对局部资料线的一控制电极。

2.如权利要求1所述的高阶区域效能的资料线路结构，其特征在于：其中每一第一多个开关包含一对MOS电晶体，而该对MOS电晶体的漏极是连接至成对的局部资料线，成对MOS电晶体的源极连接至主资料线，以及成对MOS电晶体的闸极是同时形成控制电极，并连接一提供局部资料线选取讯号的开关控制电路。

3.如权利要求1所述的高阶区域效能的资料线路结构，其特征在于：其中第二多个开关中的每一开关具有一对MOS电晶体，该对MOS电晶体拥有一对连接至该对位线的漏极、一对连接至该对局部资料线的源极、以及一对相互连接而形成控制电极的闸极，并且连接至该开关控制电路以提供一位元线选取讯号来指示出一对应该连接至该对局部资料线的位元线。

4.如权利要求1所述的高阶区域效能的资料线路结构，其特征在于：其中该记忆体是由包括由静态随机存取记忆体、动态随机存取记忆体以及只读记忆体所构成的记忆体群组中选出。

5.一种记忆体，至少包括：至少一以行列的安排方式的记忆格副阵列，因此各行成对的记忆格得以成对位线而彼此相连接；多个成对连接至成对位元线的局部资料线；一资料线选取器电路来选取一对局部资料线以连接至与主资料线读取放大器相连的一对主资料线，其中每一对局部资料线得有选择性地连结至一对位线上，其中该资料线选取器电路包括，一第一多个开关，每一开关具有与多数成对的局部资料线的一相连的第一对电极、一穿过开关中间受前述记忆格包围而与读取放大器的一对输入端相连的连接至该对主资料线路的第二对电极，以及一有选择性地连接第一、二对电极的控制电极，因而得有选择性地连接一对局部资料线至一对主资料线；以及，一位元线选择电路，得有选择性地连结每一副阵列多个对位线其中一对位元线至该对局部资料线上，其中该位元线选择电路包括，一第二多个开关，该第二多个开关中的每一开关具有与一成对的位元线相连的第一对电极、与一成对的局部资料线相连的第二对电极、以及可选择性连接第一、二对电极，以达到连结该对位线路至该对局部资料线路目的的一控制电极。

6.如权利要求5所述的记忆体，其特征在于：其中第一多个开关的每一开关皆含有一对MOS电晶体，而该对MOS电晶体的漏极连接至成对的局部资料线，成对的MOS电晶体的源极连接至该对主资料线，以及成对的MOS电晶体的闸极是相互连接而形成控制电极，并连接至一可提供局部资料线选取讯号的开关控制电路。

7.如权利要求5所述的记忆体，其特征在于：其中第二多个开关中的每一开关具有一对MOS电晶体，该对MOS电晶体拥有一对连接至该对位线的漏极、一对连接至该对局部资料线的源极、以及一对相互连接而形成该控制电极的闸极，并且连接至一开关控制电路以提供一位元线选取讯号来指示出一对应该连接至该对局部资料线的位线。

8.如权利要求5所述的记忆体，其特征在于：其中记忆格是由记忆体群组来构成，其包括静态随机存取记忆体、动态随机存取记忆体以及只读记忆体。

9.一种位线连结装置，其特征在于：其有选择性地将一对与记忆格群组相连的位元线连结至一主资料线读出放大器，至少包括：

一连接至多个对位线路的位元线选取装置，它可用来选取该对被连结的位线，其中该位元线选取装置包括，一第一多个开关，该第一多个开关中的每一开关具有与一成对的位线相连的第一对电极、与一成对的局部资料线相连的第二对电极、以及可选择性连结该第一、二对电极，以连结该对位元线至该对局部资料线的一控制电极；

多个成对连接至位元线选取装置的局部资料线路，其用来传送一来自被选取资料线的记忆资料讯号；以及，一连设于多个对局部资料线和主资料线读出放大器间的资料线路选取装置，其用来选取一对局部资料线来连结至该主资料线路读出放大器，并将该记忆资料讯号传送至读出放大器来被感应并放大至一记忆资料位元，其中该局部资料线选取装置包括，一第二多个开关，每一开关具有与多对成对的局部资料线的一相连的第一对电极、一穿过主资料开关中间受前述记忆格阵列包围而与读取放大器的一对输入端相连的第二对电极，且该第二对电极连接至该对主资料线路，以及一有选择性地连接第一、二对电极的控制电极，因而得有选择性地连接一对局部资料线至一对主资料线。

10.如权利要求9所述的位线连结装置，其特征在于：其中第一多个开关的每一开关皆含有一对MOS电晶体，而该对MOS电晶体的漏极是连接至成对的局部资料线，成对的MOS电晶体的源极是连接至该对主资料线，以及成对的MOS电晶体的闸极是相互连接而形成控制电极，并连接至一可提供局部资料线选取讯号的开关控制电路。

11.如权利要求10所述的位线连结装置，其特征在于：其中该第二多个开关中的每一开关具有一对MOS电晶体，该对MOS电晶体拥有一对连接至该对位线的漏极、一对连接至该对局部资料线的源极、以及一对相互连接而形成该控制电极的闸极，并且连接至该开关控制电路以提供一位线选取讯号来指示出一对应该连接至该对局部资料线的位线。

12.如权利要求10所述的装置，其特征在于：其中记忆格是由记忆体群组所构成，其包括静态随机存取记忆体、动态随机存取记忆体以及只读记忆体。

13.一种用来选取资料记忆讯号从一连接至一对位线的一位线的受选取记忆格转移至一主资料线读出放大器的方法，其特征在于：至少包括下列步骤：

a、取包含来自一多个对位元线的资料记忆讯号的该对位线；

b、连接该对被选取的位线至一多个对局部资料线其中的一对，其中该对位元线至该局部资料线的选取和连结是由一位元线选取器电路来执行，并有选择性地连结每一副阵列多个对位元线其中的一对至该对局部资料线，位元线选取器电路包括，一第一多个开关，该第一多个开关中的每一开关具有与多个对位线其中的一对相连的第一对电极、与一成对的局部资料线相连的第二对电极、以及有选择性连接第一、二对电极，以达到连结该对位线至该对局部资料线的一控制电极；

c、选取多个对局部资料线其中的该对局部资料线；以及，

d、连接该对被选取的局部资料线至该主资料线读出放大器，其中该对局部资料线的选取和连接是由一局部资料线选取电路来执行，并选取多个对局部资料线其中的一对来连接至与该主资料线读出放大器相连的一对主资料线，而每对局部资料线是有选择性地连结至多个对位线其中的一对，该局部资料线电路包括，一第二多个开关，每一开关具有与多个对局部资料线其中的一对相连的第一对电极、一穿过多个开关中间受前述记忆格阵列包围而与读取放大器的一对输入端相连的第二对电极，该第二对电极连接至该对主资料线路，以及一有选择性地连接第一、二对电极的控制电极，因而得有选择性地连接一对局部资料线至一对主资料线，随机存取记忆格以及只读记忆格。

14.如权利要求13所述的方法，其特征在于：其中多个开关中的每一第一开关具有一对MOS电晶体，该对MOS电晶体拥有一对连接至该对位线的漏极、一对连接至该对局部资料线的源极、以及一对相互连接而形成该控制电极的闸极，并且连接至该开关控制电路以提供一位线选取讯号来指示出一对应该连接至该对局部资料线的位线。

15.如权利要求13所述的方法，其特征在于：其中第二多个开关的每一开关皆含有一对MOS电晶体，而该对MOS电晶体的漏极连接至成对的局部资料线，成对的MOS电晶体的源极连接至该对主资料线，以及成对的MOS电晶体的闸极是相互连接而形成控制电极，并连接至一可提供局部资料线选取讯号的开关控制电路。

16.如权利要求13所述的方法，其特征在于：其中选取的记忆格是由记忆格群组来构成，其包括静态随机存取记忆格、动态随机存取记忆格以及只读记忆格。

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