CN1215893A - 具有分层列选择线结构的空间有效的半导体存储器 - Google Patents

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Abstract

一种多个存储单元阵列半导体存储器能重叠进行向/从不同存储单元阵列写入/读出操作。对不同存储单元阵列的一单一列译码器和分层列选择线结构,及具有诸如公共源极区域的共享有源区域的不同列的位线开关使芯片尺寸较小。在一例中,全局列选择线有选择地触发连接到存储单元阵列指定数据线的全局位线开关。几个存储单元阵列位线开关连接到每一全局位线开关,不同列的两个或多个存储单元阵列位线开关有共享的扩散区域以实现小型化布图。

Description

具有分层列选择线结构 的空间有效的半导 体存储器
本发明一般涉及诸如动态随机存取存储器(DRAM)之类的半导体存储，特别是，本发明涉及具有用于列选择线和数据线的分层结构的多存储单元阵列半导体存储器。
现代的高密度DRAM典型地使用在该芯片上的几个存储器子阵列，这里每一个子阵列都与用来放大在各个单元中所存储的信号的一读出放大器组有关。目前，大多数但不是全部的市场上买得到的DRAM不能够在交叠的时间间隔内向在该芯片中的一公共单元的不同子阵列执行写操作和从在该芯片中的一公共单元的不同阵列执行读操作。为了提高向该芯片存储信息和从该芯片取回信息的总的速度，这种能力是所期望的。
图1是一种常规的多个子阵列DRAM结构的简单框图和布图。DRAM10使用了一个与二个存储单元子阵列MAa和MAb相连接的列译码器9。虽然为了说明清晰起见仅示出了二个子阵列，但实际的技术状况是DRAM可使用四个或更多的子阵列。一个子阵列与一个读出放大器组相关联。输入地址被加到一地址缓冲器8，地址缓冲器8将每一个地址分离为列地址和行地址，将列地址提供给列译码器9和将行地址提供给行译码器7。根据该列地址，即一个8位地址，列译码器9启动N条列选择线CSL1-CSLN中的一条，每条列选择线都相应于子阵列MAa和MAb的一公共列。每一条列选择线，例如CSL1被提供给一对FET位线开关，即在MAa的列C1中的11a和13b的栅极。列选择线CSL1穿越MAa延伸并连接到在子阵列MAb的列C1中的FET位开关11b和13b的栅极。穿越子阵列MAa的延伸的实现通过在一不同的垂直层制做列选择线要比制做位线容易。根据行地址，字线WLi中的一条被启动以导通在相应于行Ri的存储单元MC中的该存取晶体管。
从图1所示的结构中可了解到一被折合的位线的构成，它利用真实和互补的位线的位线对在相关的读出放大器的相同侧并排地排列。诸如13a和11a之类的位开关的源极分别地连接到相应列的相应的真实和互补的位线BL1a和 BL1a。在一读操作期间，对用每一子阵列的N个读出放大器的每一个，即对于阵列MAa的SA1a至SANa，放大该相应列的真实和互补位线之间的差分电压。一真实的本地数据线LDQa连接到在组MAa的每一位开关13a的漏极。一互补的本地数据线 LDQa连接到每一位开关11a的漏极。本地数据线LDQb和 LDQb类似地连接到有关的位开关。在图1中虽然没有明显的示出，每一读出放大器被典型地连接到该读出放大器两侧的多路转换开关从而提供一“共享的”结构，在该结构中在该读出放大器的两侧的单元信号被放大。如果使用一“开放”位线结构，则一对真实的和互补的位线将运行在每一读出放大器的相对侧。
一主数据线(MDQ)开关15被用于在子阵列之间的开关并且一次选择一个子阵列去存取单元(向单元写入数据或从单元中读出数据)。该MDQ开关包括适当的逻辑电路系统，该逻辑电路系统接收来自地址缓冲器8的行地址以确定所选择的阵列。根据该行地址和其它的控制信号，阵列选择开关15选择用于存储器单元存取的本地数据线中的一条并且将数据转换到来自一主数据线MDQ的那条线上或将数据从那条线转换到主数据线MDQ。输入/输出缓冲器19实际上作为一在MDQ线和连接到DRAM的外部数据线之间的缓冲器。
在图1的构成中，如果对子阵列中的一个子阵列执行读或写，并且立即继之以对另外的子阵列中的一个子阵列执行读或写，则一实际的时间间隔必须要分成二个操作以避免数据不纯(corruption)。更详细地说，为了向子阵列MAa的一列中的一单元写入，则相应的列选择线必须被触发(高)，该位开关被导通。另一方面，在一读操作期间在开始从子阵列MAb的一单元中读出时，该位线必须在一读取之前的一预置的时间被预充电。因此，所有连接到MAb的位线的位开关均为低。因而，为避免数据不纯，必须在完成了对MAa的读或写之后开始对子阵列MAb的预充电操作。因此，分隔有效的读取和写入的时间周期是重要的，即这个时间周期约为60ns或更长的数量级，从而使全部的存储器存取速度减慢。
图2示出了一现有技术的多存储单元阵列DRAM构成，这种构成允许每一存储器存储单元阵列独立地进行操作。(这里，术语“存储单元阵列”表示一存储阵列，它实质上可独立地进行操作，即，在一存储单元阵列被写入的同时可从另一存储单元阵列读出，反之亦然)。存储单元阵列12a-12d的每一个都相邻地配置有一单独的行译码器并且每一个都有相关的读出放大器组17并相邻地配置有各自的列译码器。在每一侧的上面和下面行译码器之间有一主数据总线在运行，并且在该芯片的中央有一外设电路系统。如像12d那样每一存储器存储单元阵列可通过用相邻于各个子阵列16附加有读出放大器组17′分隔成几个子阵列16，并且如像在图1中所述那样，使来自列译码器的列选择线CSL通到与每一子阵列相关的位开关。总之，图2所示该DRAM结构的一个缺点是对不同存储单元阵列使用的附加的列译码器占用了该芯片的大量的空间，因而对于给定的存储器单元的数量而言明显地增加了芯片尺寸。
因此，需要一种容许对各种存储单元阵列进行基本上独立的存取而又不会明显地增加全局芯片的尺寸的多存储单元阵列半导体存储器结构。
本发明所披露的一种多存储单元阵列半导体存储器(即，DRAM)能够重叠地执行向不同的存储单元阵列执行写操作和从不同的存储单元阵列执行读操作并且具有一高效布图的空间。通过利用一用于不同存储单元阵列的单个的列译码器和一分层列选择线结构来保持小的芯片尺寸，其中不同列的位线开关具有例如一公共源或漏区的共享的有源区域。
在本发明的一个示例性例子中，本发明的一半导体存储器包括有多个存储单元存储阵列，每一个具有多个行和列，利用在各列中的位线控制以对在其内的存储单元进行存取。数据一列地址一列译码器工作以有选择地触发多个全局列选择线中的至少一条。每一全局列选择线控制一存储单元存储阵列的至少一个全局位线开关，这里每一全局位线开关和用于相关存储器单元存储阵列的一数据线相连。多个存储单元阵列位线开关与每一全局位线开关相连，每一存储单元阵列位线开关与一相应列的一位线相连。根据该列地址该位线有选择地被触发，这样当一全局位线开关和与该列有关的一存储单元阵列位线开关被触发时，一特定列的一位线则被触发。至少一个存储单元阵列位线开关与至少一个其它的存储单元阵列位线开关或一全局位线开关具有一个共享的扩散区，即，一个公共源或漏区。在一个实施例中，不同列的四个存储单元阵列位线开关和一个全局位线开关具有一公共有源区(扩散区)以提供一有效空间布图。
现在将参照附图来说明本发明的最佳实施例，在整个附图中相同的标号表示相似或相同的部分。
图1和2示出了现有技术的DRAM构成；
图3是本发明一示例性的方框图；
图4A示出了包括图3实施例的全局和存储单元阵列位线开关的一电路图；
图4B示出了本发明使用一折合位线结构的实施例；
图4C示出了本发明使用一开放位线结构的实施例；
图5示出了对于读和写操作不同位线开关定时的定时图；
图6示出了根据本发明的图4的实施例的一布图；和
图7示例性的示出了本发明的另一实施例。
本发明涉及一种能够重叠的执行向不同存储单元阵列的存储单元写入操作和执行从不同存储单元阵列的存储单元读取操作并且具有有效的空间布图的多存储单元阵列半导体存储器。本发明使用了一种分层的列选择线结构和在位线开关之中的有源区域共享以实现对于一多存储单元阵列存储器的紧密布图。为了讨论的目的，本发明的一示例性实施例是以一DRAM芯片来说明的。但是本发明具有广泛的应用。只不过通过举例的方式，本发明可应用于诸如EDO-DRAM、SDRAM、RAMBUS-DRAM、MDRAM、SRAM、闪速RAM、EPROM、EEPROM、掩膜ROM、或合并DRAM一逻辑(嵌入DRAM)之类的其它存储器件之中。例如这些器件使用于诸如计算机系统、蜂窝状电话、个人数字辅助(PDA)和其它电子产品之类的用户产品之中。
现在参看图3，图3示例性的示出了本发明的第一实施例DRAM 40。DRAM 40使用了用于至少二个存储单元阵列MAa和MAb的一个单独的列译码器44。虽然仅示出了二个存储器单元阵列，但列译码器44典型地使用四个或更多的存储单元阵列。每一存储器单元阵列MAa,MAb具有以N列×M行排列的存储单元，这里N和M均为整数。每一存储单元阵列的N列与N个单独的读出放大器SA1至SAN相连，每一个放大器放大以一常规方式从在该列中的一被选择的存储单元中读取的电平。
进来的地址被提供给一地址缓冲器52，该地址缓冲器将每一个地址分离为一列地址和一行地址。该列地址被分别加到列译码器44和用于存储单元阵列MAa和MAb的存储单元阵列列选择译码器46a和46b。响应于该进入的地址，列译码器44触发相应的N/K全局列选择线GCSL1至GCSLN/K中的一个，其中K是一大于1的整数。在图3的实施例中，K等于4。在这个例子中每一个全局列选择线与四个列相关。例如，如果输入列地址相应于列C1至C4中的任何一个，则仅仅全局列选择线GCSL1将被触发。如果该列地址相应于列C5至C8中的任何一个，则仅仅GCSL2将被触发，等等。到相应于进入的地址的该存储单元的数据或来自相应于进入的地址的该存储单元的数据被提供在相关的本地数据线LDQ或LDQ上。MDQ开关49响应于一行输入信号而将在一所选择的本地数据线上的数据转换至一主数据线MDQ，该MDQ开关与一用来将数据传送到该DRAM或从该DRAM传送数据的常规输入/输出缓冲器51相连接。
应注意的是，虽然图3所示的存储单元阵列列选择(BCS)译码器46a、46b是与列译码器44相分离的，但它们最好是与列译码器44集成在一起。作为另一可供选择的方案，对于所有存储器存储单元阵列MAa、MAb等该DRAM可以仅使用一个单独的BSC译码器。在这种情况中，对于每一个存储单元阵列相应于BCSL线的部分被触发。例如，如果存储单元阵列MAa的线BCSL4a被触发，则存储单元阵列MAb的线BCSL4b将被触发，等等。
图4A是DRAM 40的一部分示图，示出了分层位线和分层本地数据线的配置。参见图3和图4A，对于存储单元阵列MAa来说，诸如GCSL1之类的每一全局列选择线被连接到一对全局位线开关67a和68a的栅极。全局位线GCSL1还被连接到存储单元阵列MAb的开关67b和68b的栅极。全局位线开关67a、68a被连接到存储单元阵列MAa的一存储单元阵列位线(BBL)开关组341a；开关67b、68b被连接到存储单元阵列的BBL开关组341b，等等。
全局位线开关67a具有连接到存储器阵列MAa的本地数据线LDQa的源极和连接到一子本地数据线SLDQ1的漏极。子本地数据线SLDQ1被连接到存储单元阵列位线开关59、61、63和65的源极，而这些存储单元阵列位线开关59、61、63和65的漏极分别连接到真实位线BL1至BL4。存储单元阵列位线开关59、61、63和65的栅极被分别连接到存储单元阵列列选择线BCSL1a至BCSL4a。因此，为了从列C2的真实存储单元读或写，例如，全局线GCSL1被触发，因此闭合开关67，而存储单元阵列列选择线BCSL2a被触发，从而闭合存储单元阵列位线开关61和62。在一读操作期间，在位线BL2上的数据随后通过开关61和67被传送到本地数据线LDQa，对于一写操作，反之亦然。
在上述例子中，虽然数据是从在存储单元阵列MAa中的列C2和行Ri的一特定存储单元中读取的，但一写或读操作可从存储单元阵列MAb的列C2(或一不同列)和行Rj的一存储单元开始。一不同的行地址可被提供给MAa的行译码器48a然后提供给MAb的行译码器48b。输入R/w信号被提供给定时和控制电路53以控制存储单元阵列的读出和写入。如果交叠的执行从存储单元阵列MAa的读取和向存储单元阵列MAb的写入，通过偏置驱动相对于存储单元阵列MAb的存储单元阵列MAa中的存储单元阵列位线开关的定时信号可防止数据不纯。也就是，在不同时间存储单元阵列列选择开关46a和46b触发在各个存储单元阵列中的存储单元阵列位线开关。
图5示出了这种偏置定时方法的一个例子。在这个例子中，数据被写入在存储单元阵列MAa的列C2中的一存储器单元的同时交叠地执行从存储单元阵列MAb的列C3的读取。在时间t0，该GCSL1线被提高。在时间t1，即t0之后的几个毫微秒，该BCSL2a线处于高状态，存储单元阵列位线开关61和62导通以允许数据写入在列C2中的一个单元。当数据写入在时间t1和t3之间的存储单元阵列MAa时，通过截止相关的读出放大器SA3和触发该列的均衡电路而在时间t2对于到C3的位线开始一预充电操作。因此，在时间t3的写操作的结束处，所必须的预充电时间消失，这样在时间t4可以从在MAb的列C3中所选择的单元中读取实际的数据。在时间t3和t4之间的时间间隔非常短，即，大约为15毫微秒。在诸如图1所示的现有技术的结构中，被分离为不同子阵列的读和写操作的时间则较长，即，大约为60毫微秒。
图3中所示的DRAM 40用来阐明具有非共享读出放大器的被折合位线结构。但是，一共享读出放大器最好是如图4B所示。在该共享结构中，每一读出放大器SAi被用于对位于该读出放大器两侧的存储器单元执行读取和更新操作。因此，例如，存储器存储单元阵列MAa将由在该读出放大器存储单元阵列的各自的左侧和右侧上的一左阵列MAaL和一右阵列MaR所组成。在锁存电路54的每一侧存在有一对多路开关531L、532L或531R、532R以便响应于控制信号MUXL和MUXR来选择该存储单元阵列的左侧或右侧。控制信号CTLP控制锁存器54的P锁存部分同时控制信号CTLN控制N锁存部分。均衡电路EQL和EQR被连接在MUX开关53和该存储器存储单元阵列的各自的左侧和右侧之间。在列Ci中的存储器单元MC是通过在阵列MAaL中的位线BLiL或 BLiL，或者通过在阵列MAaR中的位线BLiR或 BLiR来存取的。有关的存储单元阵列列选择开关例如59和61的漏极被连接到在MUX开关之间的锁存电路54的电路节点。最好是，该存储单元阵列和全局列选择开关被配置在除该读出放大器之外的一不同的垂直层中。
在另一个实施例中，DRAM40使用了一开放位线结构，如图4C所示。对于这种情况，位线对BLi, BLi向该读出放大器SAi的相反方向延伸。仅仅一个均衡电路EQ需用于该开放结构。如像在该折合结构中一样，例如59和61之类的存储单元阵列列选择开关的漏极连接到该锁存器54的相反的电路节点。
本发明还可应用于具有使用参考单元的读出放大器的存储器单元阵列中，例如在闪速RAM中。在这种情况中，该位线不是被安置在真实和互补对中。更确切地说，在该读出放大器中该参考单元提供该均衡(参考)电压，该互补线将是按另一种方式提供(当存取的单元被连接到该真实单元时)或该真实位线是按另一种方式提供(当存取的单元被接到该互补位线时)。对于这种情况该存储单元阵列位线开关也被连接到存储器54的相对侧。
现在参见图6，图6示出了对于图3和图4(A-C)的分层电路构成的存储单元阵列位线开关、全局位线开关和存储单元阵列及全局列选择线的布线的一个平面示图。该布图的一个重要特征是在几个位线晶体管之间共享的该有源区(AA)。这里所使用的术语“有源区”表明被掺杂的扩散区和一场效应晶体管所包围的源、漏和沟道区域。该有源区域共享可允许高紧凑的设计，可以允许用低的或最小限度区域代价来实施分层结构。最好是，在每一存储单元位线开关组34i的所有“真实”位线开关和对于该组的相关全局位线晶体管67之中共享有源区域。有源区域还最好是在每一开关组34i的所有“互补”位线开关和对于该组的相关的全局位线晶体管68之间共享。
在图6中，所示的存储单元位线开关组341的晶体管区域为清楚起见移出了位线BL1-BL4和存储单元列选择线BCSL1-BCSL4以及移出了本地数据线LDQ和 LDQ来阐明。对于与列C5-C8相关的位线开关组342，所示的位线和列选择线与该晶体管区域相重叠。每一位线开关组341-34(N/K)基本是相同的。
对于存储单元阵列位线开关组341，有源区域AA1是在存储单元阵列位线晶体管59、61、63和65之间所共享，这些晶体管的每一个具有分别连接到一真实存储单元阵列位线BL1、BL2、BL3和BL4的漏极。有源区域AA1是与全局位线晶体管67共享的。在该布图中，具有图标“ii”的一晶体管的栅极导体由Gii来指明，该漏极区域由Dii表明，从位线到漏极的电触点由DCii表示，和从一存储单元阵列列选择线到晶体管“ii”的栅极导体的电触点是由GNii来表示。每一漏极区具有一到位线触点的漏极，即到器件61的触点DC61的一漏极。例如，邻接该U形栅极导体G59的有源区域AA1的部分是晶体管59的源区，和表示为D59的在栅极G59的其它边的区域是器件59的漏极区域。触点GN59将栅极G59连接到存储单元阵列列选择开关BCSL1；漏极触点DC59将漏极区域D59连接到位线BL1，等等。所有的连接对应于图4A的示图。有源区域AA1等效于图4A的子本地数据线SLDQ；AA2相应于 SLDQ1；AA3相应于SLDQ2和AA4相应于 SLDQ2。
因此，从图6明显的看出每一有源区域AA1-AA4是用于一组的四个存储单元阵列位线晶体管的源极区域，并且作为用于一全局位线晶体管的漏极区域。例如，有源区域AA1的底部包括晶体管59、61、63和65的源极区域，反之有源区域AA1的顶部用作用于被连接到位线开关组341的全局位线晶体管67的漏极区域。栅极导体G67用器件67的源极S67分隔有源区域AA1。全局列选择线GCSL1通常垂直于该存储单元阵列列选择线并且通过栅极触点GN67连接到栅极导体G67。GCSL1还通过栅极触点GN68连接到器件68的栅极导体G68。器件67的源极区域S67通过源极触点SC67连接到本地数据线LDQ。器件68的源极区域S68通过源极触点SC68连接到本地数据线LDQ。同样，全局列选择线GCSL2通常垂直于该存储单元阵列列选择线并连接到与存储单元阵列开关组342有关的全局位开关67和68的栅极。
有源区域AA2在存储单元阵列位线晶体管60、62、64和66之间被共享并且具有全局位线晶体管68。照此，有源区域AA2包含了器件60、62、64和66的源极区域及器件68的漏极区域。类似地，有源区域AA3包含了位线开关组342的晶体管59、61、63和65的源极区域，和有源区域AA4包含了开关组342的器件60、62、64和66的源极区域。
其栅极被共同地连接的位线开关可以共享一连续的栅极导体。例如，栅极G61和G62像栅极导体G65和G66一样作为一连续线被构成。另一方面，在该示例性布图中，本地位线晶体管对59、60不共享一连续的栅极导体，但通过该存储单元阵列列选择线而被电连接。对于晶体管对63、64保持相同的状态。图4的存储单元阵列选择线BCSL1a包括有如图6所示的一上部线BCSL1U和下部线BCSL1L，其中该上部线BCL1U和下部线BCSL1L在沿该存储单元阵列的长度的几个点上被周期性地连接。同样，图4的存储单元阵列列选择线BCSL3a包括有图6所示的上部和下部线BCSL3U和BCSL3L，其中它们被周期性的连接。在这些上部和下部列选择线之间的连接一般通过电互连的每一条线到一在另一垂直间隔层上的连接导体实现的。
应当了解本发明的有源区域共享的概念并不限于四个晶体管的有源区域的共享，也不限于每个存储单元阵列位线开关组的所有真实或互补位线开关的有源区域共享。但是，为了实现在设计上的小型化和保存尽可能多的空间，最好是每个存储单元阵列位线组的至少三个晶体管的扩散区域被共享。
参见图7，图7示例性地示出了具有分层列选择线和本地数据线结构的DRAM的另一个例子。DRAM40′与上述DRAM 40的不同之处是对于每个存储单元阵列使用了四条本地数据线，该存储单元阵列位线开关被不同地组合，并且使用该全局位线开关的一不同的组合。特别是，每一全局列选择线GCSLi被连接到诸如MAa和MAb的每一存储单元阵列的四个全局位线开关101-104的栅极。开关101,102,103和104的漏极被连接到本地数据线LDQ1, LDQ1,LDQ2和 LDQ2，并且它们中的每一个均被连接到一MDQ开关109。MDQ开关109接收来自该行译码器或相关控制电路的控制信号以将一所选择的LDQ线转换到一主数据线MDQ。该MDQ线由I/O缓冲器111缓冲。
存储单元阵列位线开关组84i1包括有存储单元阵列位线开关85-88，它们具有连接到存储单元阵列CSL线BCSL1的栅极，以及存储单元阵列位线开关89-92，它们的栅极连接到线BCSL2。同样，存储单元阵列位线开关组84i2包括存储单元阵列位线开关93-96，它们的栅极连接到BCSL3，以及存储单元位线开关97-100，它们具有连接到线BCSL4的栅极。对于每一存储单元阵列该存储单元阵列列选择线由一存储单元阵列列选择译码器46a或46b有选择地触发，如像图2的DRAM 40的情况那样。
在图7的构成中，因为每个全局列选择线GSCLi控制被依次连接到16个存储单元阵列CSL开关的四个存储单元阵列，所以全局列选择线的数是图2所示结构的数的一半。因此，当该列地址相应于相关的16条本地列选择线中的一条时，从DRAM40的译码器44改进的列译码器44′触发线GCSLi。
DRAM 40′的操作类似于上述的DRAM 40。不同之点是与在DRAM 40中的四条本地数据线之间转换相反，在DRAM 40′中MDQ开关109是在8条本地数据线之间进行转换。当然，存储单元阵列列选择译码器46a、46b被改进为触发相应于该列地址的正确的存储单元阵列位线开关。
DRAM 44′的该存储单元阵列位线开关和全局位线开关的布图可类似于DRAM 40的布图，最好是至少四个存储单元阵列位线开关的若干组是在接近于一另一个共享的扩散区域(有源区域)的地方以保存空间，并且一个或多个全局位线开关与该存储单元阵列位线开关一起共享扩散区域。
虽然上述说明包括了许多详细的说明，但这些说明并不构成对本发明范围的限制，而仅作为其最佳实施例的示例。本技术领域的普通技术人员在不超出由权利要求所规定的本发明的范围的前提下会对本发明作出若干可能的变化。

Claims (20)

1．一种半导体存储器，包括：
多个存储单元阵列，每一个具有多个行和多个列，在各行中运行有位线以访问其内的存储单元；
一列译码器根据一列地址有选择地触发多个全局列选择线中的至少一条，每一全局列选择线控制一存储单元阵列中的至少一全局位线开关，每一全局位线开关连接到相关存储单元阵列的一数据线上；
多个存储单元阵列位线开关与每个全局位线开关相连，每一存储单元阵列位线开关连接到一相关列的一位线；
根据所述列地址有选择地触发所述位线，这样当与该列相关的一全局位线开关和一存储单元阵列位线开关被触发时，一特定列的一位线则被触发；
其中至少一个所述存储单元阵列位线开关与至少一个另一存储单元阵列位线开关或一全局位线开关共享一扩散区域。
2．如权利要求1的半导体存储器，其中每一列包括一连接到真实位线的一真实存储单元阵列位线开关和一连接到互补位线的一互补存储单元阵列位线开关，和至少四个存储单元阵列位线开关和一个全局位线开关具有一共享的扩散区域。
3．如权利要求2的半导体存储器，其中连接到不同列的真实位线的至少四个存储单元阵列位线开关和一个全局位线开关具有一共享的扩散区域。
4．如权利要求2的半导体存储器，其中所述存储单元阵列和全局位线开关是场效应晶体管并且所述扩散区域包括一用于所述存储单元阵列位线开关的源极区域和一用于所述全局位线开关的漏极区域。
5．如权利要求1的半导体存储器，其中所述存储器包括一动态随机存取存储器。
6．如权利要求1的半导体存储器，其中用于每一存储单元阵列的存储单元阵列列选择线的数量等于N/K，这里K是一大于1的整数。
7．如权利要求1的半导体存储器，其中与各个读出放大器相连的存储单元阵列位线开关每一个以共享结构方式连接到该读出放大器的两侧上的位线，该位线被安置在一折合位线结构中。
8．如权利要求1的半导体存储器，其中与各个读出放大器相连的存储单元位线开关每一个以一开放位线结构连接到在其两侧的位线上。
9．如权利要求1的半导体存储器，其中：
连接到不同列的位线的存储单元阵列位线开关和一个全局位线开关具有一共享的扩散区域；
所述存储单元阵列位线开关和所述一个全局位线开关的所述共享扩散区域是一较大的有源区域的一被集中的共享扩散区域；和
所述全局和存储单元阵列位线开关每一个包括有一具有一L状部分的栅极导体，这样不同列的存储单元阵列位线开关和全局位线开关的栅极导体将所述集中的区域从每一各自存储单元阵列位线开关和一个全局位线开关的源极或漏极区域中分离出来。
10．如权利要求9的半导体存储器，其中四个存储单元阵列位线开关共享所述被集中共享的扩散区域。
11．如权利要求9的半导体存储器，其中所述存储单元阵列位线开关包括真实存储单元阵列位线开关和互补存储单元阵列位线开关，所述真实和互补存储单元阵列位线开关被安置在存储单元阵列位线组中，这样一给定组的该真实存储单元阵列位线开关被连接到与该给定组相关的一真实全局位线开关并且该给定组的互补存储单元阵列位线开关被连接到与该给定组相关的一互补全局位线开关；和
该给定组的真实存储单元阵列位线开关和相关的真实全局位线开关共享一第一所述被集中的共享扩散区域，和该给定组的互补存储单元阵列位线开关和相关的互补全局位线开关共享一第二所述集中的共享扩散区域。
12．如权利要求11的半导体存储器，其中该给定组的至少一个真实存储单元阵列位线开关的栅极导体是与一相应的互补存储单元阵列位线开关的栅极导体是共享的。
13．如权利要求12的半导体存储器，其中在该给定组的真实存储单元阵列位线开关和互补存储单元阵列位线开关之间所共享的栅极导体是U形的并且在第一和第二集中的扩散区域之间延伸。
14．一种半导体存储器，包括：
多个存储单元阵列，每一个具有多个行和多个N列，在各个列中运行有位线以访问其内的存储单元；
根据一列地址一列译码器操作以触发N/K个全局列选择线中的一条线，这里K是大于1的整数，每一个全局列选择线控制至少存储单元阵列的一对全局位线开关，每一全局位线开关连接到一用于该相关存储单元阵列的数据线；
每一存储单元阵列包括多个存储单元阵列列选择线，每一条线与不同列的存储单元位线开关相连接并且控制其开关状态，一组存储单元阵列位线开关被连接到每一全局位线开关；
连接到所述存储单元阵列列选择线的每一存储单元阵列的一存储单元阵列列选择译码器用来根据其选择的所述列地址有选择地触发所述存储单元阵列列选择线，与一被触发的全局列选择线相配合，一特定列用于存储单元存取；
其中至少二个与不同列相关的存储单元阵列位线开关共享一扩散区域。
15．如权利要求14的半导体存储器，其中不同列的四个本地位线开关和至少一个全局位线开关具有一共享的扩散区域。
16．如权利要求14的半导体存储器，其中该存储器包括一动态随机存取存储器。
17．如权利要求14的半导体存储器，其中每一存储单元阵列包括折合位线。
18．如权利要求14的半导体存储器，其中每一存储单元阵列包括开放位线。
19．一种半导体存储器，包括：
多个存储单元阵列，每一个具有多个行和多个N列，在各个列中运行有位线以对在其内的存储单元进行存取；
根据一列地址一列译码器操作以触发N/K全局列选择线中的一条线，这里K是大于1的整数，每一全局列选择线控制至少一个一存储单元阵列的一对全局位线开关，每一全局位线开关与一用于相关存储单元阵列的一数据线相连接；
每一存储单元阵列包括多个存储单元阵列列选择线，每一个与不同列的存储单元阵列位线开关相连接并控制其转换状态，一组存储单元阵列位线开关与每一全局位线开关相连接；
连接到所述存储单元阵列列选择线的用于每一存储单元阵列的一存储单元阵列列选择译码器用来根据由其所选择的所述列地址有选择地触发所述存储单元阵列列选择线，与一被触发的全局列选择线相配合，一特定列用于存储单元存取；
其中：
连接到不同列的位线的存储单元位线开关和一相关全局位线开关具有一共享的扩散区域；
所述存储单元阵列位线开关和所述有关全局位线开关的所述共享的扩散区域是一较大有源区域的集中的共享扩散区域；和
所述全局和存储单元阵列位线开关每一个包括有一具有一L型部分的栅极导体，这样该不同列的存储单元阵列位线开关和有关全局位线开关的栅极导体将所述集中区域从每一各自存储单元阵列位线开关和有关全局位线开关的一源极或漏极区域中分离出来。
20．如权利要求19的半导体存储器，其中所述存储单元阵列位线开关包括真实存储单元阵列位线开关和互补存储单元位线开关，所述真实和互补存储单元阵列位线开关被安置在存储单元阵列位线开关组，使得一给定组的真实存储单元位线开关被连接到一与该给定组相关的真实全局位线开关并且该给定组的互补存储单元阵列位线开关被连接到一与该给定组相关的一互补全局位线开关；
给定组的真实存储单元阵列位线开关和相关的真实全局位线开关共享一第一所述集中的共享的扩散区域，和该给定组的互补存储单元阵列位线开关和相关的互补全局位线开关共享一第二所述集中的共享的扩散区域；
其中用于至少一个给定组的真实存储单元阵列位线开关的栅极导体与一相关的互补存储单元阵列位线开关的栅极导体共享。
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