CN100449761C

CN100449761C - 半导体存储装置

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Publication number: CN100449761C
Application number: CNB2005100760072A
Authority: CN
Inventors: 关根顺一
Original assignee: Elpida Memory Inc
Current assignee: Rambus Inc
Priority date: 2004-06-03
Filing date: 2005-06-03
Publication date: 2009-01-07
Anticipated expiration: 2025-06-03
Also published as: CN1707801A; JP2005347578A; TWI279811B; US7215562B2; TW200603175A; US20050270819A1; JP4470159B2

Abstract

在以规定的间距重复设置有在第1方向上延伸的1对布线的半导体存储装置中，具备按照规定模式的重复单位，设置有多个由栅极与1对布线中的一方布线相连接的MOS晶体管，和栅极与1对布线中的另一方布线相连接的MOS晶体管所构成的双晶体管的双晶体管群；双晶体管群的重复单位内，包括多个由两个MOS晶体管与第1方向相邻接配置而成的双晶体管，以及1个或多个由两个MOS晶体管在不邻接且偏斜的方向上相向设置而成的双晶体管。

Description

半导体存储装置

技术领域

本发明涉及一种半导体存储装置的布局方式，特别是一种在读出放大器中重复高密度地设置有多个双晶体管的DRAM等半导体存储装置的布局方式。

背景技术

例如，在作为半导体存储装置的DRAM中，具有检测出一对位线的电位并对互相之间的微小电位差进行放大的读出放大器。读出放大器的功能，是通过PMOS或NMOS的1对MOS晶体管(以下称作双晶体管)来实现的。也即，如图8所示，对应于一对位线BLT、BLN，需要使用PMOS双晶体管T1、T3与NMOS双晶体管T2、T4来构成读出放大器电路。图8中，对于1对位线BLT、BLN之间的微小电位差，考虑为一方的位线BLT处于相对高的电位的状况。这种情况下，NMOS晶体管T4通过与栅极相连接的位线BLT而导通，与漏极相连接的另一方位线BLN下降为接地电位。变为接地电位的位线BLN，导通PMOS晶体管T1，将位线BLT提升到电源电位。在各个位线BLT、BLN的电位关系相反的情况下，变为与上述相反的动作。通过以上动作，在读出放大器中进行1对位线BLT、BLN的放大。

这里，由于读出放大器需要根据位线的根数而在芯片上多次重复设置，因此，给DRAM芯片尺寸带来了非常大的影响。图9中显示了芯片整体的概要布局图。DRAM整体，例如由4个存储体(bank)10构成，各个存储体10之间设有周边电路区域11。图9中，纵向为位线的延伸方向(以下称作位线方向)，横向为与位线垂直的方向(以下称作位线垂直方向)。另外，各个存储体10，被分割为包含有规定数目的字线与规定数目的位线的多个存储单元区域12。

图9的下侧显示了存储单元区域12及其周边的放大图。存储单元区域12的周围，设有驱动字线的字线驱动器区域13，以及上述读出放大器所构成的读出放大器区域14。如上所述，由于读出放大器区域14需要对每个存储单元区域12分别设置，因此，给芯片尺寸带来了很大的影响。因此，即使在构成DRAM的电路中，也要求努力将读出放大器设置为特别小的尺寸。

另外，考虑到上述读出放大器的功能，由于被放大的微小电位差与存储单元中所保持的非常小的电荷相对应，因此，为了进行适当的放大，要求进行取得对1对位线的电阻或电容等负荷的平衡的设计。如果在1对位线的电阻或电容不适当的情况下，由于可能会导致所保持的数据反转等重大不良情况，因此，进行设计使得1对位线互相保持良好的平衡是很重要的。

如上所述，读出放大器的设计中，对特性提高以及面积削减这两方面进行考虑的设计成为一个课题。以前就有人提出了在这样的课题的基础上的读出放大器的构成例。例如，以往的一个构成例(参照特开平11-307741号公报的图6)或以往的另一个构成例(参照特开2000-22108号公报的图8)中，公布了在每1对位线的区域中，将双晶体管在位线方向排列两个而总共设置4个晶体管，将相关配置对应于位线间距而进行重复以单位来构成。这些读出放大器的构成，考虑到了上述特性的提高以及面积削减这两方面的效果，努力进行了布局。

但是，由于伴随着制造技术的进步存储单元尺寸的缩小化，依赖于存储单元尺寸的位线间距也越来越狭窄。在形成上述的双晶体管群中的晶体管时，考虑到设置物理的栅极、漏极·源极扩散层、接点(contact)等，对应于变得狭窄的位线间距的设置越来越困难。

例如，图10为表示根据现有的配置的双晶体管群的布局的图。图10中，8个晶体管T1～T8分别构成双晶体管T1、T2、双晶体管T3、T4、双晶体管T5、T6、双晶体管T7、T8。设有分别对应于各个双晶体管的1对位线(BL1T与BL1N等)。在这4个双晶体管的位线垂直方向(图中横向)上，形成有扩散层201、环状的各个栅极202、漏极(扩散层)203、源极(扩散层)204、布线205、上位布线206、接点207、通孔(through hole)208，若考虑到位线间距或必要的功能要素，则变为界限状态下的高密度化的配置。如果在超过了图10的界限的狭窄位线间距进行配置的情况下，就会变成制造时导致异接点的短路的要因，如果布局构成要素的宽度或尺寸变小，则会成为产生布线断线或接点不通的要因。因此，通过图10中所示的构造来将双晶体管进一步细微化是很困难的。

另外，图11表示说明实施了上述对策的双晶体管群的布局的图。图11中，与图10相同的电路通过不同的布局构成，关于双晶体管T1、T2、双晶体管T3、T4、双晶体管T5、T6、双晶体管T7、T8这4对组合，与图10的情况相同。图11中，在双晶体管的位线垂直方向上对每4组成对位线设置两段双晶体管，且在位线方向上设置两段双晶体管，这一点与图10不同。上述构成移动配置而没有打乱图10的双晶体管的组合，且考虑到特性提高，缓和了横向的布线、间隔等物理界限，是一种对位线间距的缩小非常有利的构成。

但是，即使采用图11的构成，由于位线方向上双晶体管是两段结构，因此，与图10相比，无法避免位线方向的尺寸变得非常大。也即，图11的构成中，依然存在对芯片尺寸的影响非常大这一问题。

发明内容

本发明的目的在于提供一种具有适合于半导体存储装置中的微细加工的物理界限，不会导致芯片面积增加，有利于特性提高的双晶体管群的半导体存储装置。

本发明的半导体存储装置，在以规定的间距重复设置有在第1方向上延伸的1对布线的半导体存储装置中，按照下述方式构成：具备双晶体管群，其按照规定模式的重复单位，设置有多个双晶体管，该双晶体管由栅极与上述1对布线中的一方布线相连接的第1MOS晶体管，和栅极与上述1对布线中的另一方布线相连接的第2MOS晶体管所构成，上述双晶体管群的重复单位内，包括多个由在上述第1方向相邻接配置上述第1及第2MOS晶体管而构成的双晶体管，以及1个或多个由不邻接且在相对上述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置上述第1及第2MOS晶体管而构成的双晶体管。

作为优选方式，本发明的半导体存储装置中，上述双晶体管群的重复单位，由包含有将上述MOS晶体管在上述第1方向上设置3列、且在垂直于上述第1方向的方向上设置2列的6个MOS晶体管的矩形区域构成，具备：由位于上述矩形区域的规定1角处的MOS晶体管，和与该MOS晶体管在上述第1方向上相邻接的MOS晶体管所构成的第1双晶体管；以及由位于上述规定1角的对角处的MOS晶体管，和与该MOS晶体管在上述第1方向上相邻接的MOS晶体管所构成的第2双晶体管；以及由不包括在上述第1、第2双晶体管中的两个MOS晶体管所构成，且不邻接并在相对上述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置的第3双晶体管。

另外，作为优选方式，上述双晶体管群的重复单位，由包含有将上述MOS晶体管在上述第1方向上设置3列、且在垂直于上述第1方向的方向上设置3列中的除了中央区域以外的8个MOS晶体管的矩形区域构成；具备：由位于该矩形区域的规定1角处的MOS晶体管，和与该MOS晶体管在上述第1方向上相邻接的MOS晶体管所构成的第1双晶体管；由位于上述规定1角的对角处的MOS晶体管，和与该MOS晶体管在上述第1方向上相邻接的MOS晶体管所构成的第2双晶体管；由不包括在上述第1、第2双晶体管中的两个MOS晶体管所构成，且不邻接并在相对上述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置的第3双晶体管；以及由不包括在上述第1、第2、第3双晶体管中的两个MOS晶体管所构成，且不邻接并在相对上述第1方向以及与该第1方向正交的方向偏斜的方向上的相向设置的第4双晶体管。

另外，作为优选方式，本发明的半导体存储装置中，上述中央区域中设有不起作用的MOS晶体管。

另外，作为优选方式，本发明的半导体存储装置中，上述双晶体管群，用于检测出与存储单元阵列相连接的1对位线的电位、并将相互之间的微小电位差放大的读出放大器电路中；作为上述1对布线的上述1对位线，在作为上述第1方向的位线方向上延伸。

另外，作为优选方式，本发明的半导体存储装置中，上述MOS晶体管的栅极可形成为环状。

另外，作为优选方式，本发明的半导体存储装置中，上述MOS晶体管的栅极可形成为U字形。

通过本发明，半导体存储装置中所使用的双晶体管群，能够保持良好的特性，并能够实现抑制了芯片面积增加的布局。尤其是在构成DRAM的读出放大器电路的情况下，即使位线间距变得狭窄，也能够实现特性提高与面积削减两方面，有用性提高。另外，作为双晶体管群的重复单位，可以适用多种设置，例如，将不起作用的晶体管设置在中央等，从而能够构成可以弹性地与位线间距相对应的双晶体管群。

附图说明

图1是本实施方式的DRAM中的读出放大器内的对应于3组量的成对位线所设置的双晶体管群的布局图。

图2是对应于图1的布局图的电路图。

图3是本实施方式的DRAM中的读出放大器内的对应于4组量的成对位线所设置的双晶体管群的布局图。

图4是对应于图3的布局图的电路图。

图5是表示对应于图3的构成的第1变形例的图。

图6是表示对应于图3的构成的第2变形例的图。

图7是表示对应于图3的构成的第3变形例的图。

图8是表示DRAM中的读出放大器电路的构成的图。

图9是DRAM芯片整体的概要布局图。

图10是表示根据以往配置的双晶体管群的布局的图。

图11是表示根据以往配置的双晶体管群的另一个布局的图。

具体实施方式

下面参照附图对本发明的优选实施方式进行说明。本实施方式中，对将本发明适用于作为半导体存储装置的DRAM中的情况进行说明。

图1为说明本实施方式的DRAM中的读出放大器内的对应于3组量的成对位线(6根位线)所设置的双晶体管群的布局图。另外，图2为对应于图1的布局图的电路图。另外，图1以及图2中，虽然只显示了NMOS晶体管，但对于PMOS晶体管也可为相同的构造。

图1中，6个NMOS晶体管T1～T6(以下简称作晶体管T1～T6)，分别由形成在扩散层1O1中的漏极103以及源极104、环状的栅极102构成。另外，形成由经接点107与栅极102相连接的布线105、布线105与上位布线106通过通孔108相连接。另外，各个布线的宽度或间隔，或者接点107的宽度或间隔等，是由处于制造工序或设计事项中的程度左右而决定的，位线间距是从属于存储单元大小而决定的。

这里，通过晶体管T1～T6，构成由晶体管T1、T2所构成的第1双晶体管、由晶体管T5、T6所构成的第2双晶体管以及由晶体管T3、T4所构成的第3双晶体管。另外，1对位线BL1T、BL1N与第1双晶体管相对应，1对位线BL2T、BL2N与第3双晶体管相对应，1对位线BL3T、BL3N与第2双晶体管相对应。

从图1可以得知，6个晶体管T1～T6，在位线方向设有3段，且在位线垂直方向上设有2段，重复上述配置而构成单位，构成整体的读出放大器。并且，在各个重复单位内，分别构成第1以及第2双晶体管的两个晶体管在位线方向上相邻设置，与此相对，构成第3双晶体管的晶体管T3、T4在位线方向上不相邻，且横跨第1与第2双晶体管在倾斜方向上相向设置。

与现有的图10以及图11的构成相比，本实施方式的构成的特征在于第3双晶体管的设置。如前所述，与位线间距的缩小化倾向相对应的元件设置变得困难的图10的构成，以及由于位线方向的尺寸扩大而使得芯片尺寸增大的图11的构成相比，本实施方式的构成能够实现合理且浪费很少的元件设置。也即，图10以及图11的构成中，将构成双晶体管的两个晶体管总是相邻设置作为基本概念，与此相对，本实施方式中，打破了这个概念，采用了包含有不相邻的两个晶体管所构成的双晶体管的构成。通过这样，能够与位线间距的缩小化倾向相对应，且对于双晶体管群的位线方向来说，能够防止例如图11的构成那样的尺寸的扩大。通过采用这样的构成，对于位线方向以及位线垂直方向，能够有效地活用芯片面积，其结果是，能够实现芯片尺寸的削减。

如上所述，本实施方式的构成中，第1以及第2这两个双晶体管中的两个晶体管T1、T2(T5、T6)之间相邻设置，与此相对，第3双晶体管中的两个晶体管T3、T4之间横跨第1以及第2双晶体管而设置，构造上差别很大，因此，严格来说，第1以及第2双晶体管与第3双晶体管的特性不同。但是，上述的特性差异，处于只不过是数微米左右的布线长度的差的微差范围内，在读出放大器整体的功能上没有问题。

另外，参照图1，同一个双晶体管内或不同双晶体管之间，排列在位线方向上的晶体管的位置，与位线垂直方向有若干偏差。这是为了让位线尽可能为直线而不容易弯曲，而在配置上的设计。例如，参照现有的图10、图11，双晶体管中在位线方向上相向的各个晶体管的位置排列整齐，但一方的晶体管的漏极203需要与另一方晶体管的栅极202相连接，因此，位线的布线205变为弯曲的设置。与此相对，图1的构成中，在与图11一样将位线方向上相向的各个晶体管彼此排列整齐的情况下，需要让布线105变为弯曲的设置。但是，如果进行了这样的配置，为了确保弯曲部分的区域，需要增加排列在位线方向上的晶体管之间的距离，从而会导致晶体管尺寸的扩大。因此，如图1所示，通过让排列在位线方向上的晶体管的位置，与位线垂直方向有若干偏差，就能够让布线105尽可能使用直线构成，其结果是，能够防止芯片尺寸的扩大。

下面对采用本实施方式的构成的DRAM中，芯片大小这方面的具体效果进行说明。如上所述，属于MOS晶体管的设计事项的参数无法唯一确定，但可以假设以下的设计条件作为例子。也即，假设图1中设计了栅极宽度为0.3μm、长度为2.0μm的MOS设备，且设计为MOS设备每1段的扩散层宽度为1.3μm，且扩散层间隔为0.82μm，来自扩散层的上下栅极延伸在单侧为0.35μm，则位线方向的尺寸变为6.24μm。另一方面，假设图11的构成中，在相同的设计条件下设计了实际上相同大小的MOS设备，则MOS设备每2段的扩散层宽度为3.4μm，扩散层间隔为0.26μm，来自扩散层的上下栅极延伸在单侧为0.4μm，位线方向的尺寸变为7.86μm。因此，通过采用本发明的适用的构成，与以往的构成相比，能够实现大约20％的尺寸缩小。但上述比率由设计基准或设计时的判断所左右，因此是变动的。

接下来，图3是本实施方式的DRAM中的读出放大器内的对应于4组量成对位线所设置的双晶体管群的布局图。另外，图4是对应于图3的布局图的电路图。另外，图3以及图4中，虽然只显示了NMOS晶体管，但对于PMOS晶体管也能够使用相同的结构。

图3中显示了包含有9个晶体管T1～T9的构成。另外，扩散层101、环状的栅极102、漏极103、源极104、布线105、上位布线106、接点107、通孔108的基本构造与图1相同。

这里，通过晶体管T1～T8，构成由晶体管T1、T2所构成的第1双晶体管、由晶体管T7、T8所构成的第2双晶体管、由晶体管T3、T4所构成的第3双晶体管以及由晶体管T5、T6所构成的第4双晶体管。另外，1对位线BL1T、BL1N与第1双晶体管相对应，1对位线BL2T、BL2N与第3双晶体管相对应，1对位线BL3T、BL3N与第4双晶体管相对应，1对位线BL4T、BL4N与第2双晶体管相对应。

另外，设置在中央的晶体管T9，是不起作用的晶体管，并不与其他晶体管构成双晶体管。如图4所示，晶体管T9的栅极、漏极、源极互相处于被短路的状态。

从图3可以得知，9个晶体管T1～T9，在位线方向设有3段，且在位线垂直方向上设有3段，重复上述配置而形成单位，构成整体的读出放大器。各个重复单位内，分别构成第1以及第2双晶体管的两个晶体管在位线方向上相邻设置，与此相对，分别构成第3以及第4双晶体管的两个晶体管在位线方向上不相邻，且横跨其它的晶体管在倾斜方向上相向设置。像这样，作为本实施方式的特征的配置的双晶体管的下述点不同：与图1的构成中在重复单位内只存在一个相对，图3的构成中的存在有两个。

在从属于存储单元尺寸被决定的位线间距最狭窄的情况下，最好采用图1所示的设置，但在位线间距比较富余的情况下，图3的配置也是足够有效的。图1的情况下，所有的晶体管都起作用，与此相对，图3的情况下，重复单位内包括不起作用的晶体管。像这样在重复单位内设置特意不起作用的晶体管，能够对位线间距适当调节位线垂直方向的尺寸。

例如，在双晶体管的位线垂直方向的大小一定的情况下，图1的构成中，位线垂直方向的每2段晶体管，能够设置3组量的成对位线(6根位线)。另外，图3的构成中，位线垂直方向的每3段晶体管，能够设置4组量的成对位线(8根位线)。也即，换算成位线垂直方向的晶体管的3段量，图1的构成中相当于9根位线，图3的构成中相当于8根位线，可以得知，图3的构成方能够缓和一些位线间距。这样，本实施方式中，能够弹性地采用适合于位线间距的构成。

另外，本实施方式中的重复单位，并不仅限于图1或图3所显示的构成，例如，还可以组合图1的构成与图3的构成，设置重复单位。另外，本实施方式中的双晶体管群，还可以将图1或图3所示的配置，构成为在位线方向上线对称，通过这样也能够实现相同的功能。

上述图3的构成具有多个变形例。下面对照图5～图7，对图3的构成的相应变形例进行说明。

图5是表示对应于图3的构成的第1变形例的图。图5中，基本的构成要素与图3相同，因此省略其说明。图5的构成中，没有设置图3中的不起作用的晶体管T9，该部分的构成不同。也即，成为下述的结构：8个晶体管T1～T8所包围的中央区域中，虽然设有环状的栅极102，但其内部的扩散层101以及接点被去掉了。

图6是表示对应于图3的构成的第2变形例的图。图6中，基本的构成要素也与图3相同，因此省略其说明。图6的构成中，没有设置图3中的不起作用的晶体管T9，该部分的构成不同。也即，成为下述的结构：在8个晶体管T1～T8所包围的中央区域中，虽然形成扩散层101，但环状栅极102以及其内部的接点被去掉了。

图7是表示对应于图3的构成的第3变形例的图。图7中，基本的构成要素也与图3相同，因此省略其说明。图7的构成中，没有设置图3中的不起作用的晶体管T9，该部分的构成不同。也即，在8个晶体管T1～T8所包围的中央区域中，设有扩散层101以及接点，并且代替环状栅极102而设有U字状的栅极102’。该U字状的栅极102’与环状栅极102一样，为了形成晶体管的沟道，所采用的基本的动作相同。

以上虽然对适用本发明的实施方式的构成进行了说明，但本发明并不仅限于已说明的实施例，在包括本领域技术人员所容易想到的变更、修正的各种形式中都可适用。

Claims

1.一种半导体存储装置，以规定的间距重复设置有在第1方向上延伸的1对布线，其特征在于：

按照下述方式构成：具备双晶体管群，其按照规定模式的重复单位，设置有多个双晶体管，该双晶体管由栅极与所述1对布线中的一方布线相连接的第1MOS晶体管，和栅极与所述1对布线中的另一方布线相连接的第2MOS晶体管所构成，

所述双晶体管群的重复单位内，包括多个由在所述第1方向相邻接配置所述第1及第2MOS晶体管而构成的双晶体管，以及1个或多个由不邻接且在相对所述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置所述第1及第2MOS晶体管而构成的双晶体管。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述双晶体管群的重复单位，由包含有将所述MOS晶体管在所述第1方向上设置3列、且在垂直于所述第1方向的方向上设置2列的6个MOS晶体管的矩形区域构成，具备：

第1双晶体管，其由位于所述矩形区域的规定1角处的MOS晶体管，和与该MOS晶体管在所述第1方向上相邻接的MOS晶体管所构成；以及

第2双晶体管，其由位于所述规定1角的对角处的MOS晶体管，和与该MOS晶体管在所述第1方向上相邻接的MOS晶体管所构成；以及

第3双晶体管，其由不包括在所述第1、第2双晶体管中的两个MOS晶体管所构成，且不邻接并在相对所述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置。

3.根据权利要求1所述的半导体存储装置，其特征在于：

所述双晶体管群的重复单位，由包含有将所述MOS晶体管在所述第1方向上设置3列、且在垂直于所述第1方向的方向上设置3列中的除了中央区域以外的8个MOS晶体管的矩形区域构成；具备：

第1双晶体管，其由位于该矩形区域的规定1角处的MOS晶体管，和与该MOS晶体管在所述第1方向上相邻接的MOS晶体管所构成；

第2双晶体管，其由位于所述规定1角的对角处的MOS晶体管，和与该MOS晶体管在所述第1方向上相邻接的MOS晶体管所构成；

第3双晶体管，其由不包括在所述第1、第2双晶体管中的两个MOS晶体管所构成，且不邻接并在相对所述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置；以及

第4双晶体管，其由不包括在所述第1、第2、第3双晶体管中的两个MOS晶体管所构成，且不邻接并在相对所述第1方向以及与该第1方向正交的方向偏斜的方向上相向设置。

4.根据权利要求3所述的半导体存储装置，其特征在于：

所述中央区域中设置有不起作用的MOS晶体管。

5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：

所述双晶体管群，用于读出放大器电路中，该读出放大器电路用来检测出与半导体存储装置的存储单元阵列相连接的1对位线的电位并放大相互之间的微小电位差，

作为所述1对布线的所述1对位线，在作为所述第1方向的位线方向上延伸。

6.根据权利要求1所述的半导体存储装置，其特征在于：

所述MOS晶体管的栅极，形成为环状。

7.根据权利要求1所述的半导体存储装置，其特征在于：

所述MOS晶体管的栅极，形成为U字状。