KR100885920B1

KR100885920B1 - 반도체 장치의 파워라인 배치 구조

Info

Publication number: KR100885920B1
Application number: KR1020070052198A
Authority: KR
Inventors: 권혁준
Original assignee: 삼성전자주식회사
Priority date: 2006-11-10
Filing date: 2007-05-29
Publication date: 2009-02-26
Also published as: KR20080042655A

Abstract

1 개의 워드라인 인에이블 신호 라인이 4개의 워드 라인과 연결되어 있는 반도체 장치의 파워 라인 배치 구조가 개시된다. 본 발명에 따른 파워 라인 배치 구조는 제1 영역, 제2 영역, 및 플레이트 폴리를 구비한다. 제1 영역에는 메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 워드라이 인에이블 신호 라인들 사이에 평행하게 배치되는 다수개의 제1 파워 라인들이 구비된다. 제2 영역에는 메모리 셀 영역에 있어서, 상기 제1 영역 상부에 배치되며, 상기 제1 파워 라인에 수직하여 배치된다. 플레이트 폴리는 상기 제1 영역의 하부에 구비된다. 서로 동일한 전압 레벨을 갖는 상기 제1 및 제2 파워 라인들은 메쉬되며. 상기 제1 파워 라인들 중 바이어스 전압을 공급받는 제1 파워 라인은 상기 플레이트 폴리와 메탈 컨택으로 접속된다. 본 발명에 따른 파워 라인 배치 구조는 반도체 칩 면적 및 제작비용을 최소화하면서도 파워 공급 능력을 향상시키고 저항발생에 따른 노이즈를 감소시킬 수 있는 장점이 있다.

Description

반도체 장치의 파워라인 배치 구조{Power Line layout in Semiconductor device}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 반도체 장치의 구조를 나타내는 도면이다.

도 2는 종래의 파워라인 배치 구조를 나타내는 도면이다.

도 3은 본 발명의 일 실시예에 따른 파워라인 배치 구조를 개략적으로 나타내는 도면이다.

도 4는 도 3에 따른 파워 라인 배치 구조를 상세히 나타내는 도면이다.

도 5a는 본 발명의 다른 실시예에 따른 파워라인 배치 구조를 나타내는 도면이다.

도 5b는 도 5a의 플레이트 폴리와 바이어스 전압을 인가받는 제1 파워 라인의 컨택을 상세히 나타내는 도면이다.

도 5c는 도 5a의 플레이트 폴리와 제1 파워 라인들의 컨택을 상세히 나타내는 도면이다.

도 6a는 도 5a의 워드라인 배치 및 여분의 워드라인 구비를 상세히 나타내는 도면이다.

도 6b는 도 5a의 워드라인 배치 및 여분의 워드라인 구비를 상세히 나타내는 도면이다.

도 7은 본 발명의 다른 실시예에 따른 파워라인 배치 구조를 나타내는 도면이다.

도 8은 도 5a 또는 도 6에서 구비되는 구성들의 수직방향 배치 순서를 나타내는 도면이다.

**도면의 주요부분에 대한 부호의 설명**

101: 메모리 셀

103, 430: 비트라인 감지 증폭기 영역(Bit Line Sense Amp.)

105, 310: 서브 워드 드라이버 영역(Sub Word Driver)

320: 셀 영역(cell)

450, 460: 제2 파워라인(M2 power line)

471, 472, 473, 480: 제1 파워라인(M1 power line)

490: 워드라인 인에이블 신호 라인(NWE: normal word line)

510) 플레이트 폴리(PP: plate poly)

520: 메탈 컨택(MC: metal contact)

710: 제3 파워라인(M3 power line)

본 발명은 파워 라인의 배치 구조(layout)에 관한 것으로서, 특히 노이즈를 줄일 수 있고, 파워 공급 능력이 우수한 파워 라인의 배치 구조에 관한 것이다.

도 1은 반도체 장치의 구조를 나타내는 도면이다.

도 1을 참조하면, 반도체 장치(100)는 다수개의 메모리 셀(101)들을 구비한다. 메모리 셀(101)들은 일정 간격을 두고 격자모양으로 배치된다. 하나의 메모리 셀(101)을 기준으로 일 측면에는 비트라인 감지 증폭기(BLSA-Bit Line Sense Amplifier)(103)가 배치된다. 그리고, 다른 일 측면으로, 비트라인 감지 증폭기(103)의 배치 방향과 수직 방향으로 서브 워드 드라이버(SWD-Sub Word Driver)(105)가 배치된다. 이하, 감지 증폭기가 배치되는 영역(103)을 감지 증폭기 영역(103)이라 하고, 서브 워드 드라이버가 배치되는 영역(103)을 서브 워드 드라이버 영역(105)라 한다.

도 1에 도시된 반도체 장치는 수평 또는 수직방향으로 배치되는 파워 라인(power line)을 통하여, 메모리 셀(101) 및 감지 증폭기(103)등의 구동에 필요한 전원을 공급받게 된다. 파워 라인(power line)의 배치에 대하여는 다음의 도 2에서 상술하기로 한다.

도 2는 종래의 파워라인 배치 구조를 나타내는 도면이다.

도 2를 참조하면, 종래의 파워라인(power line)은 감지 증폭기 영역(103) 내에 수직 방향으로 배치되는 다수개의 제1 파워 라인(M1 power line)(210)과 메모리 셀(101) 및 서브 워드 드라이버 영역(105)에 수평방향으로 배치되는 다수개의 제2 파워 라인(M2 power line)(220, 230, 240)으로 나뉜다. 여기서, 제1 파워 라 인(210)은 제2 파워 라인(220, 230, 240)의 하부에 위치하게 된다. 즉, 반도체 장치(100)에 필요한 전원을 공급하는 파워 라인(power line)은 2단 구조를 갖는 것이다.

파워 라인(power line)을 통하여 공급되는 전압의 레벨은 다양하게 존재한다. VP는 높은 전원 전압 레벨을 가리키며, VSS는 낮은 전원 전압 레벨을 가리킨다. VSSA는 코아로 들어가는 낮은 전원 전압 레벨을 가리킨다. VINTA는 메모리 셀(코아 셀)로 입력되는 내부 전압(Intermal Voltage)을 뜻한다. 그리고, VBL은 비트라인을 프리차지 시키는 전압 레벨을 뜻한다. 파워 라인을 통하여 공급되는 서로 다른 전압 레벨의 개수는 가변적이다. 즉, 반도체 장치를 구동시키기 위하여 필요한 전압 레벨들에 따라, 서로 다른 값을 가지는 전압 레벨의 개수가 정해지는 것이다.

반도체 장치를 구동시키기 위해서는, 일반적으로 낮은 전원 전압(VSS) 및 코아로 입력되는 낮은 전원 전압(VSSA), 높은 전원 전압(VP), 코아로 입력되는 내부 전압(VINTA), 비트라인 프리 차지 전압(VBL)이 요구된다. 따라서, 도 2에서는 상술한 전압 레벨들을 가지는 제1 파워 라인(M1 power line)들 및 제2 파워 라인(M2 power line)들을 도시하였다. 메모리 셀 영역(101)의 내에는 다수개의 데이터 입출력 라인(GIO: global Input/output)이 존재한다.

그리고, 구비되는 파워 라인(power line)의 개수는 이용되는 반도체 장치의 메모리 용량 등에 따라서 달라진다. 예를 들어, 256MByte의 메모리 셀을 기준으로 했을 때, 메모리 셀(101) 영역에 수평방향으로 배치되는 제2 파워 라인(240)의 개 수는 1개 내지 3개가 된다. 그리고, 352MByte의 메모리 셀을 기준으로 하면, 메모리 셀(101) 영역에 수평 방향으로 배치되는 제2 파워 라인(240)의 개수는 7개가 될 수 있다. 따라서, 제작하고자 하는 메모리의 용량에 따라서, 구비되는 제1 또는 제2 파워 라인(M1, M2 power line)의 개수를 조절하면 된다.

제1 파워 라인(210)은 감지 증폭기 영역(103)에 수직 방향으로 배치된다. 그리고, 제2 파워 라인(220, 230, 240)은 서브 워드 드라이버 영역(105) 및 메모리 셀 영역(101)에 수평방향으로 배치된다. 여기서, 종래의 반도체 장치에 있어서, 동일한 전압 레벨을 가지는 제1 파워 라인(210)과 제2 파워 라인(220, 230, 240)은 비아(via)를 통하여 메쉬(mash) 되었다. 예를 들어, 제1 파워 라인(210)의 VP 전압 레벨을 갖는 파워 라인은, 제2 파워 라인(240)의 VP 전압 레벨을 갖는 파워 라인과 비아 컨택(via contact)을 통하여 접속되는 구조를 가졌다. 그리고, 종래의 파워라인 배치구조에서는 제2 파워라인(220, 230, 240)을 통하여 공급되는 전원들을 주 전원(main power)으로 사용하였다.

메모리 셀 영역(101)에 수직 방향으로는 워드라인 인에이블 신호 라인(NWE)(250)이 배치된다. 워드라인 인에이블 신호 라인(NWE)(250)은 제1 파워 라인(210)이 배치되는 층 또는 제2 파워 라인(220, 230, 240)이 배치되는 층, 또는 다른 층에 배치될 수 있다. 워드라인 인에이블 신호 라인(250)은 반도체 장치의 디자인 룰(Design rule), 제작 공정 등에 따라 사용자가 특정 층에 배치되도록 하면 되는 것이다. 종래의 반도체 장치에 있어서, 메모리 셀 영역(101)의 내부에는 워드라인 인에이블 신호 라인(250)에 평행하게 수직방향으로 배치되는 파워 라인이 존 재하지 않았었다.

도 2에 도시된 종래의 파워 라인 배치 구조는 메모리 셀 영역(101), 감지 증폭기 영역(105)에 수평 방향으로 배치되는 제2 파워 라인(220, 230, 240)을 주 전원 공급 라인(main power line)으로 한다. 그리고, 같은 레벨의 전압을 인가받는 제1 파워 라인과 제2 파워 라인이 교차하는 261, 263, 265 지점 비아 컨택(via contact)이 형성되었다. 제2 파워 라인을 통해 공급되는 전압을 비아 컨택을 통하여 제1 파워 라인(210)으로 공급되는 구조를 가진 것이다.

비아 컨택이 많으면 많을수록, 전원을 공급하는데 있어서 발생하는 노이즈가 줄어들게 된다. 그러나, 상술한 종래의 배치 구조는 메모리 셀 영역(101)내에는 별도의 파워 라인이 구비되지 않았다. 그리고, 셀 영역(101)에서는 비아 컨택(via contact)이 존재하지 않았다. 따라서, 종래의 배치구조는 노이즈(noise)의 분산 효과가 떨어지는 문제가 있다.

그리고, 데이터 입출력 라인(GIO line)이 증가하는 경우 제2 파워 라인(240)들을 데이터 입출력 라인으로 이용하기도 하였다. 따라서, 데이터 입출력 라인(GIO line)이 증가하는 경우, 각각의 입출력 라인(GIO line) 하나에 전달되는 파워 용량(전원 용량)이 감소하였다. 즉, 파워 공급 능력이 감소되는 단점이 있는 것이다. 이러한, 파워 공급 능력의 취약은 반도체 장치의 동작 속도(speed)를 떨어뜨리고, 이는 수율감소로 이어지게 된다.

상술한 2단 구조(제1 파워라인 및 제2 파워라인을 갖는 2개의 층에 존재하는 파워라인을 통해서 파워 공급)가 갖는 파워 취약의 문제점을 해결하기 위하여, 3단 구조를 갖는 파워 라인 구조(미도시)가 도입되었다.

그러나, 3단 구조를 갖는 파워 라인 구조는 파워 공급면에서는 우수하나, 이는 별도의 파워 라인 메탈 층(M3 power line)을 필요로 하므로 반도체 장치의 제작 비용 및 공정상의 어려움 등이 발생하는 문제가 있다. 또한, 3단 구조에서는 반도체 칩의 크기(size) 및 공정에서의 제작 시간 또한 증가하게 되는 단점이 있다.

따라서, 칩 크기 및 제작 비용을 최소화하면서, 파워 공급 효율 및 노이즈 발생면에서 우수한 성능을 가지는 파워 라인 구조가 필요하다.

본 발명이 이루고자하는 기술적 과제는 파워 공급 효율이 우수한 파워라인 배치 구조를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 파워 라인 배치 구조는 제1 영역 및 제2 영역을 구비한다.

제1 영역은 메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 워드라이 인에이블 신호 라인들 사이에 평행 배치되는 다수개의 제1 파워 라인들이 배치된다.

제2 영역은 메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 상기 제1 파워 라인의 수직 방향으로 배치되는 다수개의 제2 파워 라인들이 배치된다.

제1 영역은 제2 영역의 하부에 구비되는 것을 특징으로 하며, 서로 동일한 전압 레벨을 갖는 제1 및 제2 파워 라인들은 메쉬되어 있다.

여기서, 메쉬는 비아를 이용하여, 서로 동일한 전압 레벨을 갖는 제1 및 제2 파워 라인을 접속시킴으로써 이루어진다.

본 발명의 다른 실시예에 따른 파워 라인 배치 구조는 제1 영역, 제2 영역, 및 플레이트 폴리를 구비한다.

제1 영역에는 메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 워드라이 인에이블 신호 라인들 사이에 평행하게 배치되는 다수개의 제1 파워 라인들이 구비된다.

제2 영역에는 메모리 셀 영역에 있어서, 상기 제1 영역 상부에 배치되며, 상기 제1 파워 라인에 수직하여 배치된다.

플레이트 폴리는 상기 제1 영역의 하부에 구비된다. 서로 동일한 전압 레벨을 갖는 상기 제1 및 제2 파워 라인들은 메쉬되며, 상기 제1 파워 라인들 중 바이어스 전압을 공급받는 제1 파워 라인은 상기 플레이트 폴리와 메탈 컨택으로 접속된다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 파워 라인 배치 구조는 제1 영역, 제2 영역, 및 제3 영역을 구비한다.

제3 영역에는 메모리 셀 영역에 있어서, 상기 제1 파워 라인과 동일 방향으로 배치되는 다수개의 제3 파워 라인들이 구비된다.

상기 제1 영역은 상기 제2 영역의 하부에 구비되며, 상기 제2 영역은 상기 제3 영역의 하부에 구비된다.

서로 동일한 전압 레벨을 갖는 상기 제1 및 제2 파워 라인들은 메쉬되고, 서로 동일한 전압 레벨을 갖는 상기 제2 및 제3 파워 라인들은 메쉬된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면, 본 발명에 따른 파워라인 배치 구조는 제1 파워라인(M1 power line)(350)이 배치되는 제1 영역, 및 제2 파워 라인(M2 power line)(325, 360)이 배치되는 제2 영역을 구비한다.

제1 영역은 메모리 셀 영역(320) 및 서브 워드 드라이버 영역(310)을 포함한다. 제1 파워 라인(350)은 메모리 셀 영역(320) 및 서브 워드 드라이버 영역(310) 내에서 수직 방향으로 배치되는 것이다.

제2 영역은 메모리 셀 영역(320)에 구비된다. 그리고, 서브 워드 드라이버 영역(310), 및 비트라인 감지 증폭기(미도시)를 더 포함할 수 있다. 제2 파워 라인(325, 360)은 메모리 셀 영역(320), 서브 워드 드라이버 영역(310), 및 비트라인 감지 증폭기(미도시) 내에서 수평 방향으로 배치되는 것이다.

여기서, 제2 파워 라인(325, 360)은 제1 파워 라인(350)의 상부에 배선된다. 그리고, 동일한 전압 레벨을 가지는 제1 및 제2 파워 라인들은 교차하는 곳(370, 375)에서, 비아(via)를 통하여 접속이 이루어진다. 비아(via)를 통하여 접속(contact)이 되는 구조를 메쉬(mesh) 구조라 한다. 예를 들어, 코아 셀(core cell)로 입력되는 낮은 전원 전압(VSSA) 레벨을 갖는 제2 파워 라인(325)은 370 지점에서 동일한 전압 레벨(VSSA)을 갖는 제1 파워 라인(350)과 교차된다. 370 지점에서 제1 및 제2 파워 라인은 비아(via)를 통해서 접속이 이루어지는 것이다.

본 발명에 따른 파워라인 배치 구조는 종래의 파워라인 배치 구조에 비하여 메모리 셀 영역(320) 내에 수직방향(워드라인 인에이블 신호 라인(NWE) 방향)으로 배치되는 다수개의 제1 파워라인들(350)을 더 구비한다. 따라서, 제2 파워라인(325, 360)들과 교차하는 지점(접속(contact)되는 지점)도 증가하게 된다.

제2 파워 라인(325, 360)을 주 전원(main power) 공급 라인으로 한다면, 제2 파워 라인(325, 360)과 제1 파워 라인의 교차 지점에 발생하는 접속 지점(contact)이 증가하게 한다. 접속 지점이 많을수록 저항성분이 분산되어 저항이 감소하게 되며, 노이즈(noise)의 분산 효과가 증가하게 된다. 그리고, 데이터 입출력 라인(GIO)이 증가하더라도, 제1 파워 라인을 이용한 파워의 보강이 이루어질 수 있 다. 따라서, 전원 공급 효율을 높일 수 있는 효과가 발생하는 것이다.

도 4를 참조하면, 본원의 제1 파워 라인(470)은 워드라인 인에이블 신호 라인들(490)이 배열된 방향(수직 방향)으로 배열된다. 그리고, 인접한 두 개의 워드라인 인에이블 신호 라인들(490) 사이에, 일정 간격씩 이격되어 배치된다.

도 4에 도시된 입출력 신호 라인(GIO) 및 각각의 전압 레벨 표시(VINTA, VSSA, VP, VBL 등)는 도 2에서 설명한 바와 동일하다.

동일한 전압 레벨을 가지는 제1 파워 라인(470)과 제2 파워 라인(450, 460)이 교차되는 지점에서 접속(contact)이 이뤄지는 것은 작은 원으로 도시되어 있다. 도시된 바와 같이, 본 발명에 따른 파워 라인 배치 구조는 메모리 셀 영역(320) 내에 워드 라인 인에이블 신호 라인(490)과 평행하게 배치되는 제1 파워 라인(470)을 구비함으로써, 메모리 셀 영역(320)에 다수개의 접속 지점(contact)들을 가질 수 있다.

여기서, 감지 증폭기 영역(430)내에 존재하는 수직 방향으로 배열된 제1 파워 라인(470)들은 종래의 감지 증폭기내 배치된 파워 라인과 동일하다. 따라서, 감지 증폭기 영역(480)에 배치된 제1 파워라인(480)들의 자세한 설명은 생략한다.

제2 파워라인(450, 460)은 메모리 셀 영역(320) 및 서브 워드 드라이버 영역(310)에 수평 ??향(워드라인 인에이블 신호 라인(490)에 수직한 방향)으로 배치된다.

가장 높은 전압 레벨을 가지는 높은 전원 전압(VP) 레벨의 제1 파워 라 인(472)은 메모리 셀 영역(320)의 정 가운데에 배치되는 것이 바람직하다. 높은 전원 전압(VP)은 전송하는 파워 량이 가장 크므로, 각 셀의 중앙에 하나씩 배치되도록 하는 것이다.

제1 파워라인(470, 480)은 제2 파워 라인(450, 460)의 하단에 구비된다. 본 발명에 따른 파워라인 배치 구조는 2단으로 구성되는 것이다. 따라서, 3단으로 파워 라인 배치 구조를 형성하지 않고도, 저항의 감소에 따른 노이즈의 분산효과, 파워 공급 능력의 향상을 가져올 수 있다. 즉, 제1 파워 라인(470)들을 셀 영역(320)에 배치하고, 제2 파워 라인(460)과 메쉬 구조를 형성시킴으로써, 셀 영역의 파워를 보강할 수 있다.

여기서, 제1 또는 제2 파워라인들의 개수는 이용되는 반도체 장치의 메모리 용량, 동작 속도(speed) 등에 따라서 달라진다. 따라서, 제작자는 제작하고자 하는 메모리의 사양에 따라서, 구비되는 제1 또는 제2 파워 라인(M1, M2 power line)의 개수를 조절하면 되는 것이다.

도 5a를 참조하면, 본 발명의 다른 실시예에 따른 파워라인 배치 구조(500)는 도 4의 배치구조에 비하여 플레이트 폴리(PP: plate poly)(510)를 더 구비한다. 셀 영역(320)에 배치되는 하나의 제1 파워라인(472)은 플레이트 폴리(510)와 메탈 컨택(MC: metal contact)(520)을 형성한다. 여기서, 매탈 컨택이 형성되는 제1 파워라인(472)은 바이어스 전압(bias voltage)을 인가받는 파워라인이 된다. 여기서, 메탈 컨택(520)이란, 일정 기판(예를 들어, 플레이트 폴리) 위에 메탈 라인(예를 들어 472 제1 파워라인)이 배선될 때, 일정 간격마다 접속 지점을 형성시키고, 접속 지점을 금속 물질로 채우는 것으로, 당업자에게 자명한 것이라 할 것이다.

그리고, 나머지 제1 파워 라인들(471, 473, 470) 또한 플레이트 폴리(510)와 메탈 컨택(520)을 통하여 접속될 수 있다.

여기서, 바이어스 전압은 VP 전압 값을 갖는 것이 바람직하다. 바이어스 전압은 전체 전압을 바이어싱(biasing)하기 위한 것이다.

또한, 바이어스 전압을 인가받는 제1 파워 라인(472)은 셀의 중심에 위치하도록 하는 것이 바람직하다.

도 5a에서 도시된 바와 같이, 본 발명의 다른 실시예에 따른 배치구조(500)는 제1 파워 라인들(471, 472, 473, 470)과 플레이트 폴리(510)를 메탈 컨택(520)을 이용해 접속시킴으로써, 전원 공급에 따라 발생하는 노이즈를 감소시킬 수 있다. 나아가, 안정적인 전원 공급을 할 수 있는 효과가 있다.

도 5b를 참조하면, 바이어스 전압을 인가받는 제1 파워라인(472)과 플레이트 폴리(510) 사이에는 일정 간격(d)으로 메탈 컨택(520)이 형성된다. 메탈 컨택(520)은 여기서, 일정 간격(d)은 반도체 장치의 디자인 룰(disign rule)에 따라서 달라진다. 디자인 룰(disign rule)이 허용하는 한 상기 간격 d를 줄이고, 메탈 컨택(520)의 개수를 증가시키면, 노이즈 분산 효과를 더 증대시킬 수 있다.

제1 파워 라인(471, 472, 473)들 모두가 플레이트 폴리(510)와 메탈 컨택(520)을 통하여 접속되도록 할 수 있다.

제1 파워 라인들과 플레이트 폴리(510)를 매탈 컨택을 이용해 전기적으로 접속(contact)시킴으로써, 상술한 노이즈 분산 효과의 극대화를 가져올 수 있다.

256cell 구조, 512cell 구조, 또는 1024cell 구조와 같은 경우, 여분의 워드라인이 발생하지 않는다. 여기서, 여분의 워드라인이란, 구비된 워드라인들 중 직접적으로 워드라인으로 이용되는 않는 것을 뜻한다. 256cell 구조, 512cell 구조, 또는 1024cell 구조에 있어서 여분의 워드라인이 발생하지 않는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명하다 할 것이다. 또한 320cell, 640cell 구조와 같은 경우에는 여분의 워드라인이 발생하게 된다. 즉, 구비된 워드라인들이 모두 워드라인으로 이용되지 않고, 남는 라인들이 발생한다.

도 3, 도 4, 및 도 5a에서는 워드라인(490)이 1개씩 이격하여 구비되는 경우를 도시하였으나, 워드라인은 일정 묶음개씩 구비될 수 있다. 즉, 도 6a를 참조하면, 두개 이상의 워드라인들(예를 들어, 3개(601, 603))이 한 개의 묶음으로 구비될 수 있다.

본 발명에서는, 셀의 구조상 여분의 워드라인이 발생하지 않는 경우, 추가적 인 워드라인을 구비시킨다. 그리고, 추가된 워드라인을 데이터 신호 라인(GIO) 또는 제1 파워 라인으로써 이용한다. 셀 구조상 여분의 워드라인이 발생하는 경우, 남는 워드라인을 데이터 신호라인(GIO) 또는 제1 파워 라인으로써 이용한다. 여기서, 상기 추가된 워드라인 또는 상기 남는 워드라인을 dummy 워드라인이라 한다.

도 6a를 참조하면, dummy 워드라인을 블록 당 워드라인을 한개 또는 그 이상개씩 추가되는 파워라인 배치구조가 도시된다. 즉, 061, 603, 및 607은 dummy 워드라인들이고, 나머지 603 워드라인들은 직접적으로 워드라인으로 이용되는 라인들이다.

도 6b를 참조하면, dummy 워드라인들은 셀(320)의 한쪽에 몰아서 구비하는 경우가 도시되어 있다. 즉, 650 부분에 dummy 워드라인이 배치되도록 하는 것이다. 나머지 490 부분에는 직접적으로 워드라인으로 이용되는 라인들이 배치되어 있다.

도 6a 및 도 6b에서 예시된 배치구조 이외에도 여분의 워드라인(dummy wordline)이 배치되는 위치는 매우 다양하게 존재할 수 있으며, 이는 자명하다 할 것이다.

도 7을 참조하면, 도 5a의 배치구조에 제 3영역을 더 구비시킬 수 있다. 제3 영역은 제2 파워라인들의 상위층에 구비되는 영역이다. 즉, 제3 영역은 셀 영 역(320)의 상부에 존재한다. 그리고, 서브 워드라인 드라이버 영역(450) 및/또는 감지 증폭기 영역(430)을 더 포함할 수 있다. 제3 영역에는 제3 파워라인들(710)이 배치된다. 제3 파워라인들(720)은 도시된 바와 같이 제1 파워라인들(471, 472, 473)이 배치된 방향과 동일 방향으로 배치된다.

그리고, 인가받는 전압값이 서로 같은 제2 파워 라인들(460) 및 제3 파워 라인들(710)은 서로 매쉬(mesh)된다. 즉, 비아 컨택(via contact)을 이용하여 접속되는 것이다. 나머지 구성들은 도 4 내지 도 6b에 도시된 바와 동일하므로, 상세한 설명은 생략하도록 한다.

도 8을 참조하면, 최하층에 플레이트 폴리(PP)(820)가 구비된다. 그리고 순차로, 메탈 컨택(810), 제1 파워라인(801), 비아 컨택(811), 제2 파워라인(803), 비아 컨택(813), 및 제3 파워라인(805)이 각각 적층된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 파워 라인 배치 구조는 반도체 칩 면적 및 제작비용을 최소화하면서도 파워 공급 능력을 향상시키고 저항발생에 따른 노이즈를 감소시킬 수 있는 장점이 있다.

Claims

메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 각각, 인접한 두 개의 워드라이 인에이블 신호 라인들 사이에 평행하게 배치되는 다수개의 제1 파워 라인들이 구비되는 제1 영역; 및

상기 제 1 영역의 상부에 위치하고, 메모리 셀 영역에 있어서, 상기 제1 파워 라인의 수직 방향으로 배치되는 다수개의 제2 파워 라인들이 구비되는 제2 영역을 구비하고,

상기 제1 및 제2 파워 라인들은 메쉬되며,

상기 제1 파워 라인들은 상기 제2 파워 라인들과 동일한 전압 레벨을 갖되, 상기 메모리 셀 영역의 중앙에 위치하는 제1 파워 라인은 다른 파워 라인들보다 높은 전원 전압을 갖는 것을 특징으로 하는 파워 라인 배치 구조.
제1항에 있어서, 상기 메쉬는

비아를 이용하여, 서로 동일한 전압 레벨을 갖는 상기 제1 및 제2 파워 라인을 접속시킴으로써 이루어지는 것을 특징으로 하는 파워 라인 배치 구조.
제2항에 있어서, 상기 제2 영역은

서브 워드라인 드라이버 영역을 포함하며,

상기 서브 워드라인 드라이버 영역에 상기 제1 파워 라인의 수직 방향으로 배치되는 상기 제2 파워 라인들이 구비되는 것을 특징으로 하는 파워 라인 배치 구조.
제3항에 있어서, 상기 서브 워드라인 드라이버 영역에 구비된 제2 파워 라인은

상기 서브 워드라인 드라이버 영역에 구비된 제1 파워 라인과 메쉬되어 있는 것을 특징으로 하는 파워 라인 배치 구조.
제2항에 있어서,

상기 서브 워드 드라이버 영역은

상기 메모리 셀 영역의 일측에 배치되는 것을 특징으로 하는 파워 라인 배치 구조.
제5항에 있어서, 제1 영역은

감지 증폭기 영역 내에, 상기 제1 파워 라인들에 평행하게 배치되는 다수개의 제1 파워 라인이 배치되는 영역을 더 포함하며,

상기 감지 증폭기 영역은

상기 메모리 셀 영역의 다른 일측에, 상기 서브 워드 드라이버 영역의 직교 방향으로 배치되는 것을 하는 것을 특징으로 하는 파워 라인 배치 구조.
삭제
삭제
제2항에 있어서,

상기 제1 파워 라인들 및 제2 파워 라인들은

여러 종류의 전압 레벨을 갖으며,

상기 제1 및 제2 파워 라인의 개수는

반도체 장치의 용량, 동작 속도 등의 사양에 의하여 결정되는 것을 특징으로 하는 파워 라인 배치 구조.
제2항에 있어서, 상기 제1 영역에 있어서,

워드라인 인에이블 신호의 전송에 이용되지 않는, 여분의 워드라인 인에이블 신호 라인들은 상기 제1 파워 라인으로 이용되는 것을 특징으로 하는 파워 라인 배치 구조.
제2항에 있어서, 상기 제1 영역에

상기 워드 라인 인에이블 신호 전송에 이용되지 않는 여분의 워드라인 인에이블 신호 라인들이 더 배치되며,

상기 여분의 워드라이 인에이블 신호 라인들은

데이터 신호의 전송 또는 파워 라인으로 이용되는 것을 특징으로 하는 파워 라인 배치 구조.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
1개의 워드라인 인에이블 신호 라인이 4개의 워드 라인과 연결되어 있는 반도체 장치의 파워 라인 배치 구조에 있어서,

메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 인접한 두 개의 워드라이 인에이블 신호 라인들 사이에 평행하게 배치되는 다수개의 제1 파워 라인들이 구비되는 제1 영역;

상기 제 1 영역의 상부에 위치하고, 메모리 셀 영역에 있어서, 상기 제1 파워 라인의 수직 방향으로 배치되는 다수개의 제2 파워 라인들이 구비되는 제2 영역; 및

상기 제 2 영역의 상부에 위치하고, 메모리 셀 영역에 있어서, 상기 제1 파워 라인과 동일 방향으로 배치되는 다수개의 제3 파워 라인들이 구비되는 제3 영역을 구비하고,

상기 제1 내지 제3 파워 라인들은 메쉬되며,

상기 제1 파워 라인들은 상기 제2 및 제3 파워 라인들과 동일한 전압 레벨을 갖되, 상기 메모리 셀 영역의 중앙에 위치하는 제1 파워 라인은 다른 파워 라인들보다 높은 전원 전압을 갖는 것을 특징으로 하는 파워 라인 배치 구조.
삭제
삭제
삭제
삭제
삭제
삭제