JP2008016749A - 半導体装置 - Google Patents
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Abstract
【課題】ペアトランジスタのレイアウト面積を縮小し、センスアンプ全体を小型化する。
【解決手段】半導体装置10は、半導体基板上に設けられた第1及び第2の活性領域101A、101Bと、第1及び第2の活性領域101A、101B内にそれぞれ設けられた複数のトランジスタTr1、Tr2、・・・と、列方向に延びる複数のビット線対BLnT、BLnB(但し、nは正の整数)とを備えている。ペアトランジスタを構成する第1のトランジスタTr1と第2のトランジスタTr2の行方向の位置は一致しておらず、Tr1のリングゲート11とTr2のリングゲート11は互い斜め方向の位置関係となっている。これにより、列方向のマージン及びリングゲート11のオーバーラップ幅だけペアトランジスタのレイアウト面積を狭めることができる。
【選択図】図1
【解決手段】半導体装置10は、半導体基板上に設けられた第1及び第2の活性領域101A、101Bと、第1及び第2の活性領域101A、101B内にそれぞれ設けられた複数のトランジスタTr1、Tr2、・・・と、列方向に延びる複数のビット線対BLnT、BLnB(但し、nは正の整数)とを備えている。ペアトランジスタを構成する第1のトランジスタTr1と第2のトランジスタTr2の行方向の位置は一致しておらず、Tr1のリングゲート11とTr2のリングゲート11は互い斜め方向の位置関係となっている。これにより、列方向のマージン及びリングゲート11のオーバーラップ幅だけペアトランジスタのレイアウト面積を狭めることができる。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、DRAM(Dynamic Random Access Memory)のセンスアンプを構成するペアトランジスタのレイアウトに関するものである。
DRAMにおけるデータの読み出しにはセンスアンプが用いられる。センスアンプは、一対のビット線間の微少電位差を検知し、増幅する機能を有している。
図6は、センスアンプの基本的な構成を示す回路図である。
図6に示すように、センスアンプは、一対のPチャネルMOSトランジスタTr1、Tr2と、一対のNチャネルMOSトランジスタTr3、Tr4とを備えている。つまり、Tr1とTr2とで一組のペアトランジスタが構成されており、Tr3とTr4とで一組のペアトランジスタが構成されている。一対のビット線BLT、BLBのうちビット線BLTが高電位であるとすると、ビット線BLTはトランジスタTr4をオンにし、ビット線BLBの電位を低下させる。これによりトランジスタTr1のオン電流が増大するため、ビット線BLTの電位は上昇する。なお、BLT、BLBの電位関係が逆の場合には逆の動作となる。以上の動作により、一対のビット線BLT、BLB間の微少電位差の増幅が行われる。
このように、センスアンプは全てのビット線対に対して必要とされることから、センスアンプのサイズがチップ全体のサイズに与える影響は大きい。つまり、センスアンプは特に小型化が要求される回路の一つである。また、センスアンプはビット線間の微少電位差を検知し、増幅する機能を担うが、微少電位差は、メモリセルに保持される電荷分に相当し、極めて小さいことから、これを正しく増幅するためには、一対のビット線に対して抵抗や容量の面でバランスの取れた設計をすることが必要とされる。仮にこれが満たされない場合には、データの反転等、DRAMにとって決定的な不具合が生じてしまうことから、センスアンプの設計においてビット線間のバランスは非常に重要視されるべき事項である。
センスアンプ内のペアトランジスタのレイアウトについては、特許文献1に示されている。以下、特許文献1に示された従来のセンスアンプのレイアウトについて簡単に説明する。
図7は、従来のセンスアンプのレイアウトの一例を示す略平面図である。
図7に示すように、このセンスアンプ40は、活性領域101内に2つのトランジスタTrの組み合わせからなるペアトランジスタPTを複数備え、これらが等ピッチで配列された複数のビット線に合わせて配置されている。具体的には、トランジスタTr1とTr2で第1のペアトランジスタPT1が構成され、トランジスタTr3とTr4で第2のペアトランジスタPT2が構成され、トランジスタTr5とTr6で第3のペアトランジスタPT3が構成され、トランジスタTr7とTr8で第4のペアトランジスタPT4が構成されている。そして、このような活性領域101は、PチャネルMOSトランジスタ用及びNチャネルMOSトランジスタ用にそれぞれ設けられる(特許文献1の図8参照)。
しかしながら、半導体技術の進歩により、メモリセルサイズは縮小を続けており、メモリセルサイズにより定まるビット線の間隔も狭まり続けている。このため、ペアトランジスタを配置するピッチもこれに合わせて縮小することが要求されている。しかし、トランジスタを形成するには、ゲート部、ソース/ドレインを形成する不純物拡散層や、そこに電位を供給するコンタクト等が必要であることから、従来のセンスアンプのレイアウトでは、縮小するビット線のピッチに合わせてペアトランジスタの配置ピッチを縮小することが困難となってきている。つまり、ペアトランジスタの配列方向(図面横方向)は、ペアトランジスタのゲート、ソース、及びドレインによって占められており、素子として機能するために必要なサイズ及び間隔は、限界状態にあるといえる。逆に、設計上、これを超えて間隔を詰めた場合には、異接点でのショートを招き、幅やサイズを小さくすれば同様に配線の断線、コンタクトの不通を生じるおそれがある。そこで、図8に改良されたレイアウトを示す。
図8は、従来のセンスアンプのレイアウトの他の例を示す略平面図である。
図8に示すように、このセンスアンプ50は、図7と同じ回路であり、トランジスタTr1〜Tr8までの4組のペアトランジスタを配列したものである。トランジスタTr1とTr2、Tr3とTr4、Tr5とTr6、Tr7とTr8がそれぞれペアトランジスタを構成しており、ビット線BL1T、BL1B、ビット線BL2T、BL2B、・・・がそれぞれ一対のビット線を構成している。トランジスタTr1〜Tr8までの4組のペアトランジスタのうち、Tr1,Tr2,Tr5,Tr6を一列目の活性領域101Aに配置し、Tr3,Tr4,Tr7,Tr8を二列目の活性領域101Bに配置し、一列目の活性領域101Aに配置したトランジスタの横方向における位置と、二列目の活性領域101Bに配置したトランジスタの横方向における位置を半ピッチずらしている。これによれば、物理的限界に至っていた横方向の配線幅、間隔等が緩和され、ビット線のピッチが縮小されたペアトランジスタを構成することができる(特許文献1の図9参照)。
特開2005−347578号公報
しかしながら、図8に示した従来のペアトランジスタのレイアウトにおいては、横方向(行方向)のサイズがビット線により定まる一方、ペアトランジスタを列方向に2段積む構成をとることから、ペアトランジスタの縦方向のサイズが大きくなるという不都合が生じる。
したがって、本発明の目的は、ペアトランジスタのレイアウト面積が縮小され、センスアンプ全体が小型化された半導体装置を提供することにある。
本発明の上記目的は、第1及び第2のトランジスタからなり、一方のトランジスタのドレインが他方のトランジスタのゲートに接続された関係を相互に有するペアトランジスタが行方向に繰り返し配列された半導体装置であって、前記第1のトランジスタの前記ゲートと前記第2のトランジスタの前記ゲートが行方向にずれており、互いが斜め方向の位置関係にあることを特徴とする半導体装置によって達成される。
本発明において、ペアトランジスタのゲートは、列方向に対して互いに重なる部分を有することが好ましい。また、ペアトランジスタのゲート間の最短距離が最小加工寸法に設定されていることが好ましい。
このように、本発明によれば、ペアトランジスタの列方向のレイアウトサイズが縮小され、センスアンプが小型化された半導体装置を提供することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい実施形態に係る半導体装置の平面レイアウトを示す略平面図であり、DRAMのセンスアンプ内のペアトランジスタについて詳細に示すものである。また、図2は、図1に示した半導体装置10の回路図である。なお、本実施形態においては、NMOSトランジスタのみを例に挙げているが、PMOSトランジスタも同様の構造となるため、その詳細な説明は省略する。
図1に示すように、この半導体装置10は、半導体基板上に設けられた第1及び第2の活性領域101A、101Bと、第1及び第2の活性領域101A、101B内にそれぞれ設けられた複数のNMOSトランジスタTr1、Tr2、・・・と、列方向に延びる複数のビット線対BLnT、BLnB(但し、nは正の整数)とを備えている。
本実施形態においては、8本のビット線(4組のビット線対)BL1T〜BL4T、BL1B〜BL4Bが示されているが、実際にはさらに多くのビット線が存在していることは言うまでもない。センスアンプ内には、各ビット線に対応してトランジスタが設けられることから、同図においては8つのトランジスタTr1〜Tr8が示されている。このうち、第1の活性領域101A内には4つのトランジスタTr1,Tr2,Tr5,Tr6(以下、単にトランジスタという)が、第2の活性領域101B内には4つのトランジスタTr3,Tr4,Tr7,Tr8がそれぞれ設けられている。そして、同一の活性領域内において斜め方向に隣接する2つのトランジスタがペアトランジスタを構成している。具体的には、トランジスタTr1とTr2が第1のペアトランジスタPT1を、トランジスタTr3とTr4が第2のペアトランジスタPT2を、トランジスタTr5とTr6が第3のペアトランジスタPT3を、トランジスタTr7とTr8が第4のペアトランジスタPT4をそれぞれ構成している。
こうして、本実施形態の半導体装置10では、一つの活性領域内においてペアトランジスタPTが行方向に繰り返し配列され、ペアトランジスタ群が構成されている。ここで、行方向に隣接する2つのペアトランジスタPT1、PT3について着目すると、第1のペアトランジスタPT1と第3のペアトランジスタPT3は左右対称(列方向の軸に対して線対称)な関係となっており、このようなペアトランジスタのパターンが行方向に繰り返し形成されている。したがって、一対のビット線に対して抵抗や容量の面でバランスの取れたペアトランジスタのレイアウトを実現することができる。
さらに、このようなペアトランジスタ群を有する2つの活性領域101A、101Bが列方向に所定間隔を隔てて設けられ、ペアトランジスタ群が2段構成となっていることにより、配線やコンタクトに対して余裕のあるレイアウトが実現されている。ここで、活性領域101A内のペアトランジスタ群のパターンレイアウトと、活性領域101B内のペアトランジスタ群のパターンレイアウトについて比較すると、活性領域101B内のペアトランジスタ群のパターンは、活性領域101A内のペアトランジスタ群のパターンを行方向(ここでは左方向)にトランジスタ1個分ずらしたものとほぼ等しい関係となっている。
図3は、ペアトランジスタの構成を拡大して示す略平面図である。なお、ここではペアトランジスタPT1を例に挙げているが、他のペアトランジスタPT2〜PT4についても同様である。
図3に示すように、ペアトランジスタPT1を構成する2つのトランジスタTr1、Tr2は共に、リング状のゲート(以下、リングゲートという)11と、リングゲート11の内部に形成されたドレイン(拡散層)12と、リングゲート11の外側に形成されたソース13(拡散層)とを備えている。リングゲート11は、引き出し部11aを備えており、この引き出し部11aにゲートコンタクト14が接続されている。引き出し部11aは、活性領域101Aの外側に向けて引き出されることが好ましく、ゲートコンタクト14は活性領域101Aの外側に設けられることが好ましい。そして、第1のトランジスタTr1のゲート11はゲートコンタクト14を介してビット線BL1Bに接続され、第2のトランジスタTr2のゲート11はゲートコンタクト14を介してビット線BL1Tに接続されている。
トランジスタTr1、Tr2のドレイン12は、リングゲート11の中央部に設けられたビット線コンタクト15に接続されている。よって、第1のトランジスタTr1のドレイン12は、ビット線コンタクト15を介してビット線BL1Bに接続されている。また、第2のトランジスタTr2のドレイン12は、ビット線コンタクト15を介してビット線BL1Tに接続されている。したがって、第1のトランジスタTr1のドレイン12は、ビット線BL1Bを介して、第2のトランジスタTr2のゲート11に接続されており、第2のトランジスタTr2のドレインは、ビット線BL1Tを介して、第1のトランジスタTr1のゲート11に接続されている。すなわち、ペアトランジスタにおいては、一方のトランジスタのドレイン12が他方のトランジスタのゲート11に接続された関係を相互に有している。
第1及び第2のトランジスタTr1、Tr2のソース13は共に、拡散層内の所定の位置に設けられたソースコンタクト16及び上層配線を介してスルーホール17に接続されており、スルーホール17を介してさらに上層の配線(不図示)に接続されている。そして、この上層配線がセンスアンプ用電源(低電位側)に接続されることにより、各トランジスタTr1、Tr2のソース13には同電位が供給される。図2の回路図は、以上説明したペアトランジスタの回路構成を、すべてのペアトランジスタPT1〜PT4について詳細に示したものである。
次に、ペアトランジスタPT1を構成する第1及び第2のトランジスタTr1、Tr2のレイアウトについて詳細に説明する。
本実施形態において、第1のトランジスタTr1と第2のトランジスタTr2の行方向の位置は一致しておらず、Tr1のリングゲート11とTr2のリングゲート11は互い斜め方向の位置関係となっている。すなわち、トランジスタTr1とTr2のリングゲート11は、行方向に対してはちょうど重ならないように、また列方向に対しては互いに重なる部分W1を有するように配置される。さらに、リングゲート11、11間の最短距離W2は最小加工寸法に設定される。例えば、図7に示した従来のセンスアンプにおいては、ペアトランジスタが列方向に対して最も近接し、それらのマージンW0が最小加工寸法に設定される。しかし、本実施形態のレイアウトによれば、従来のペアトランジスタに比べて、列方向のマージンW0に加えて、リングゲート11のオーバーラップ幅W1を含めた幅(W0+W1)だけ狭めることができる。
通常、センスアンプの行方向のレイアウトはビット線のレイアウトに制約されるためそれほど自由度がない。よって、センスアンプのレイアウトでは、列方向の面積をいかに縮小するかが重要となる。本実施形態のようにペアトランジスタ群を2段構成とした場合、ペアトランジスタのレイアウトに余裕を持たせることができ、トランジスタが密集することによる種々の不具合を解消することができる反面、1段構成に比べて列方向の面積が大幅に増大する。しかし、本実施形態のように、ペアトランジスタの行方向の位置をずらし、2つのトランジスタを列方向に部分的に重なるように配置した場合には、2段構成としたことによるペアトランジスタの列方向のレイアウト面積の増大を抑制することができ、センスアンプの小型化を図ることができる。
また、本実施形態によれば、行方向に隣接する2つのペアトランジスタが列方向の軸に対して線対称な関係となっているので、一対のビット線に対して抵抗や容量の面でバランスの取れたレイアウトを実現することができる。
また、本実施形態によれば、第1の活性領域101A内のペアトランジスタ群と第2の活性領域101B内のペアトランジスタ群は、互いにほぼトランジスタ1個分ずれた位置関係にあることから、ビット線を大幅に曲げることなくその直線性をできるだけ維持しながら、各トランジスタとビット線との接続を確保することができる。つまり、ペアトランジスタの最適なレイアウトを実現することができる。
第1の実施形態に示したセンスアンプは、フォールデッドビット線方式であり、一つのペアトランジスタに接続される一対のビット線BLnT、BLnBが互いに隣り合うレイアウトとなっているが、本発明はオープンビット線方式のセンスアンプにも適用可能である。
図4は、本発明の第2の実施形態に係る半導体装置の構成を示す略平面図である。
図4に示すように、本実施形態の特徴は、オープンビット線方式のセンスアンプに適用したものである。そのため、一対のビット線間に、遠隔配置された他のセンスアンプに接続されたビット線BL5T〜BL8Tが配線されている。その他の構成については第1の実施形態と略同様であるため、ここでの詳細な説明は省略する。
本実施形態においても、第1の実施形態と同様、ペアトランジスタの行方向の位置をずらし、列方向に部分的に重なるように配置した場合には、ペアトランジスタを2段構成としたことによる列方向の面積の増大を抑制することができ、センスアンプのレイアウト面積の縮小を図ることができる。よって、オープンビット線方式のセンスアンプにおいてもレイアウト面積の縮小を図ることができる。
図5は、本発明の第3の実施形態に係る半導体装置の構成を示す略平面図である。
図5に示すように、本実施形態の特徴とは、リングゲートに代えて、U字状のゲート19を備えた点にある。その他の構成については、第1の実施形態と略同様であるため、ここでの詳細な説明は省略する。
このように、本実施形態においても、第1の実施形態と同様、ペアトランジスタの行方向の位置をずらし、列方向に部分的に重なるように配置した場合には、ペアトランジスタを2段構成としたことによる列方向の面積の増大を抑制することができ、センスアンプのレイアウト面積の縮小を図ることができる。よって、U字状のゲートを備えたセンスアンプにおいても、レイアウト面積の縮小を図ることができる。
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
例えば、上記実施形態においては、ペアトランジスタ群を列方向に2段構成としているが、3段以上の構成としても構わない。
また、上記実施形態においては、ペアトランジスタを構成するトランジスタTr1とTr2のリングゲート11は、行方向に対してはちょうど重ならないように配置されているが、本発明はこのような場合に限定されるものではなく、ペアトランジスタのゲートが行方向に対して互いに重なる部分を有していても構わない。
さらに、上記実施形態においては、DRAMのセンスアンプを構成するペアトランジスタを例に説明したが、本発明はDRAMのセンスアンプに限定されるものではなく、ペアトランジスタが含まれる他のあらゆる回路に対して適用することが可能である。
10 半導体装置
11 リング状のゲート(リングゲート)
11a ゲートの引き出し部
12 ドレイン
13 ソース
14 ゲートコンタクト
15 ビット線コンタクト
16 ソースコンタクト
17 スルーホール
19 U字状のゲート
101A 第1の活性領域
101B 第2の活性領域
BLT、BLB 一対のビット線
BL1T、BL1B 一対のビット線
BL2T、BL2B 一対のビット線
BL3T、BL3B 一対のビット線
BL3T、BL3B 一対のビット線
BLnT、BLnB 一対のビット線
PT ペアトランジスタ
PT1 ペアトランジスタ
PT2 ペアトランジスタ
PT3 ペアトランジスタ
PT4 ペアトランジスタ
Tr1〜Tr8 トランジスタ
VDD 電源電位
W0 マージン
W1 オーバーラップ幅
W2 ゲート間の最短距離
11 リング状のゲート(リングゲート)
11a ゲートの引き出し部
12 ドレイン
13 ソース
14 ゲートコンタクト
15 ビット線コンタクト
16 ソースコンタクト
17 スルーホール
19 U字状のゲート
101A 第1の活性領域
101B 第2の活性領域
BLT、BLB 一対のビット線
BL1T、BL1B 一対のビット線
BL2T、BL2B 一対のビット線
BL3T、BL3B 一対のビット線
BL3T、BL3B 一対のビット線
BLnT、BLnB 一対のビット線
PT ペアトランジスタ
PT1 ペアトランジスタ
PT2 ペアトランジスタ
PT3 ペアトランジスタ
PT4 ペアトランジスタ
Tr1〜Tr8 トランジスタ
VDD 電源電位
W0 マージン
W1 オーバーラップ幅
W2 ゲート間の最短距離
Claims (12)
- 第1及び第2のトランジスタからなり、一方のトランジスタのドレインが他方のトランジスタのゲートに接続された関係を相互に有するペアトランジスタが行方向に繰り返し配列された半導体装置であって、
前記第1のトランジスタの前記ゲートと前記第2のトランジスタの前記ゲートが行方向にずれており、互いが斜め方向の位置関係にあることを特徴とする半導体装置。 - 前記ペアトランジスタの前記ゲートは、列方向に対して互いに重なる部分を有することを特徴とする請求項1に記載の半導体装置。
- 前記ペアトランジスタのゲート間の最短距離が最小加工寸法に設定されていることを特徴とする請求項1又は2に記載の半導体装置。
- 行方向に隣接する前記ペアトランジスタが列方向の軸に対して線対称な関係にあることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記ペアトランジスタがMOSトランジスタであって、そのゲートがリング状であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記ペアトランジスタがMOSトランジスタトランジスタであって、そのゲートがU字状であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 列方向に延びる一対のビット線を備え、
前記一方のトランジスタの前記ドレインは、前記一対のビット線の一方を介して、前記他方のトランジスタの前記ゲートに接続されており、前記他方のトランジスタの前記ドレインは、前記一対のビット線の他方を介して、前記一方のトランジスタの前記ゲートに接続されていることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 - 前記ペアトランジスタは、行方向に延びる帯状の活性領域内に設けられていることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記ペアトランジスタが行方向に繰り返し配列されたペアトランジスタ群が、列方向に対して多段に設けられていることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記ペアトランジスタが行方向に繰り返し配列された第1のペアトランジスタ群と、
前記第1のペアトランジスタ群に対して列方向に隣接配置された第2のペアトランジスタ群とを備え、
前記第1のペアトランジスタ群のパターンと、前記第2のペアトランジスタ群のパターンは、行方向にトランジスタ略1個分ずれた位置関係にあることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。 - 列方向に延在する第1のビット線対と、行方向に延在する第1の活性領域と、前記第1の活性領域内に形成され、前記第1のビット線対の電位差を増幅する第1及び第2のトランジスタとを備え、
前記第1及び第2のトランジスタのゲート電極は、いずれも湾曲部を有し、且つ、少なくとも前記列方向において互いに重なる部分を有していることを特徴とする半導体装置。 - 前記第1のビット線対に対して前記行方向に隣接して設けられた第2のビット線対と、前記第1の活性領域に対して前記列方向に隣接して設けられた第2の活性領域と、前記第2の活性領域内に形成され、前記第2のビット線対の電位差を増幅する第3及び第4のトランジスタとをさらに備え、
前記第3及び第4のトランジスタのゲート電極は、いずれも湾曲部を有し、且つ、少なくとも前記列方向において互いに重なる部分を有していることを特徴とする請求項11に記載の半導体装置。
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