JP2023119368A - 半導体記憶装置 - Google Patents

Abstract

【課題】フォークシートＦＥＴを用いた小面積のＯＴＰメモリのレイアウト構造を提供する。【解決手段】メモリセルＭＣ５、ＭＣ６は、それぞれ、プログラムトランジスタＴＰとスイッチトランジスタＴＳを備え、Ｘ方向において隣接している。プログラムトランジスタＴＰのチャネル領域となるナノシート１１，１３は、Ｘ方向に対向する側の面がそれぞれゲート配線３１，３３から露出しており、スイッチトランジスタＴＳのチャネル領域となるナノシート１２，１４は、Ｘ方向に対向する側の面がそれぞれゲート配線３２，３４から露出している。【選択図】図３

Description

本開示は、ナノシートＦＥＴ（Field Effect Transistor）を備えた半導体記憶装置に関し、特に、ナノシートＦＥＴを用いた不揮発性のメモリセルのレイアウト構造に関する。

不揮発性のメモリセルを備えた半導体記憶装置は、多くのアプリケーションにおいて用いられている。不揮発性のメモリセルの１つに、ＯＴＰ（One Time Programmable）メモリセルがある。これは、絶縁膜の破壊などによって「１」「０」の状態をメモリに記憶させ、読み出すことを特徴としている。

特許文献１では、ＯＴＰメモリの構成が開示されている。この構成では、一個のトランジスタにゲート酸化膜の膜厚を２種類持たせて、膜厚が薄い部分の絶縁膜を破壊することによって、「１」「０」の状態をメモリに記憶させている。

また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノシート（ナノワイヤ）ＦＥＴが注目されている。

非特許文献１，２では、ゲート電極をフォーク形状としたナノシートＦＥＴを用いたＳＲＡＭメモリセルのレイアウトが開示されている。

米国特許第７４０２８５５号明細書

P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508 P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm", 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871～874

本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴのことを、非特許文献１の記載にならい、フォークシート（fork sheet）ＦＥＴと呼ぶことにする。

ところが、これまで、フォークシートＦＥＴを用いたＯＴＰメモリのレイアウト構造について、検討はなされていない。

本開示は、フォークシートＦＥＴを用いた小面積のＯＴＰメモリのレイアウト構造を提供する。

本開示の第１態様では、第１方向において隣接する不揮発性の第１および第２メモリセルを備える半導体記憶装置は、前記第１方向に延びる第１および第２ワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線とを備え、前記第１メモリセルは、ゲートが前記第１ワード線に接続された第１プログラムトランジスタと、前記第１プログラムトランジスタと前記第１ビット線との間に設けられ、ゲートが前記第２ワード線に接続された第１スイッチトランジスタとを備え、前記第２メモリセルは、ゲートが前記第１ワード線に接続された第２プログラムトランジスタと、前記第２プログラムトランジスタと前記第２ビット線との間に設けられ、ゲートが前記第２ワード線に接続された第２スイッチトランジスタとを備え、前記第１および第２プログラムトランジスタは、チャネル領域としてそれぞれ第１および第２ナノシートを有するナノシートＦＥＴ（Field Effect Transistor）であり、前記第１および第２スイッチトランジスタは、チャネル領域としてそれぞれ第３および第４ナノシートを有するナノシートＦＥＴであり、前記第１ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲う第２ゲート配線とを含み、前記第２ワード線は、前記第３ナノシートの前記第１方向および前記第３方向における外周を囲う第３ゲート配線と、前記第４ナノシートの前記第１方向および前記第３方向における外周を囲う第４ゲート配線とを含み、前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシートの側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシートの側の面が、前記第２ゲート配線から露出しており、前記第３および第４ナノシートは、前記第１方向において互いに対向しており、かつ、前記第３ナノシートは、前記第１方向における前記第４ナノシートの側の面が、前記第３ゲート配線から露出しており、前記第４ナノシートは、前記第１方向における前記第３ナノシートの側の面が、前記第４ゲート配線から露出している。

この態様によると、半導体記憶装置は、第１方向において隣接する不揮発性の第１および第２メモリセルを備える。第１メモリセルは、ゲートが第１ワード線に接続された第１プログラムトランジスタと、第１プログラムトランジスタと第１ビット線との間に設けられ、ゲートが第２ワード線に接続された第１スイッチトランジスタとを備える。第２メモリセルは、ゲートが第１ワード線に接続された第２プログラムトランジスタと、第２プログラムトランジスタと第２ビット線との間に設けられ、ゲートが第２ワード線に接続された第２スイッチトランジスタとを備える。第１および第２プログラムトランジスタは、チャネル領域としてそれぞれ第１および第２ナノシートを有するナノシートＦＥＴであり、第１および第２スイッチトランジスタは、チャネル領域としてそれぞれ第３および第４ナノシートを有するナノシートＦＥＴである。そして、第１および第２ナノシートは、対向する側の面がそれぞれゲート配線から露出しており、第３および第４ナノシートは、対向する側の面がそれぞれゲート配線から露出している。これにより、第１ナノシートと第２ナノシートとの間の距離を小さくすることができ、第３ナノシートと第４ナノシートとの間の距離を小さくすることができるので、半導体記憶装置の小面積化が可能になる。

本開示によると、フォークシートＦＥＴを用いた小面積のＯＴＰメモリのレイアウト構造を提供することができる。

第１実施形態に係る半導体記憶装置のメモリセルアレイの構成例 ＯＴＰメモリセルの回路図 第１実施形態に係るメモリセルのレイアウト構造例を示す平面図 （ａ），（ｂ）は図３の断面図 マスクＲＯＭセルの回路図 図５のマスクＲＯＭのレイアウト構造例を示す平面図 マスクＲＯＭの回路図 図７のマスクＲＯＭのレイアウト構造例を示す平面図 第２実施形態に係るメモリセルの回路図であり、（ａ）はＯＴＰメモリセル、（ｂ）はマスクＲＯＭセル 第２実施形態に係るメモリセルのレイアウト構造例を示す平面図 マスクＲＯＭセルのレイアウト構造例を示す平面図 フォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は断面図

以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体記憶装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。

まず、フォークシートＦＥＴの基本構造について、説明する。

図１２はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１２の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。

トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１２では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。

ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１２（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。

ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１２（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。

各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
３×（２×Ｗ＋Ｈ）
となる。

図１２の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。

なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１２（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。

また、半導体記憶装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。

本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。

また、本明細書では、トランジスタのソース領域およびドレイン領域のことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。

（第１実施形態）
図１および図２は第１実施形態に係る、不揮発性のメモリセルを備えた半導体記憶装置の構成例を示す図であり、図１はメモリセルアレイの構成図、図２はメモリセルの回路図である。図１に示すように、各メモリセル１はそれぞれ、対応する第１ワード線ＷＬＰ（適宜、ＷＬＰｉ（ｉは整数）と表記している）、第２ワード線ＷＬＲ（適宜、ＷＬＲｉ（ｉは整数）と表記している）、およびビット線ＢＬ（適宜、ＢＬｉ（ｉは整数）と表記している）と接続されている。なお、半導体記憶装置は、メモリセルアレイ以外にも、書き込み回路、読み出し回路等の周辺回路を備えているが、ここでは図示を省略している。また、図１では、図示の簡略化のために、メモリセルアレイは（４×２）個のメモリセル１（ＭＣ１～ＭＣ８）からなるものとしているが、メモリセル１の個数は、Ｘ方向（本実施形態では第１および第２ワード線ＷＬＰ，ＷＬＲが延びる方向）およびＹ方向（本実施形態ではビット線ＢＬが延びる方向）において、これに限られるものではない。

本実施形態において、メモリセル１は、ゲート酸化膜破壊型のＯＴＰ（One Time Programmable）メモリセルである。図２に示すように、メモリセル１は、直列接続されたＮ導電型トランジスタＴＰ，ＴＳを備える。トランジスタＴＰは、プログラム素子であり、ゲートが第１ワード線ＷＬＰに接続されている（プログラムトランジスタ）。プログラム素子は、ゲート酸化膜の破壊／非破壊状態によって「１」／「０」の値を記憶する。トランジスタＴＳは、スイッチ素子であり、ゲートが第２ワード線ＷＬＲに接続されている（スイッチトランジスタ）。スイッチ素子は、ビット線ＢＬからプログラム素子へのアクセスを制御する。ここでは、スイッチ素子およびプログラム素子は、例えば、半導体集積回路の内部回路におけるいわゆるコアトランジスタと同程度のゲート酸化膜厚を有するトランジスタによって構成されている。

メモリセル１の書き込み動作は次のように行われる。所望の第１ワード線ＷＬＰに書き込み電圧となる高電圧ＶＰＰを印加する。高電圧ＶＰＰは、プログラム素子のゲート酸化膜の耐圧よりも大きい電圧であり、例えば３Ｖである。そして、第２ワード線ＷＬＲに電圧ＶＰＲを印加する。電圧ＶＰＲは、スイッチ素子のゲート酸化膜の耐圧よりも低く、かつ電圧（ＶＰＰ－ＶＰＲ）もスイッチ素子のゲート酸化膜の耐圧よりも低くなる電圧であり、例えば１Ｖである。そして、ゲート酸化膜の破壊を行うメモリセル１に接続されたビット線ＢＬに０Ｖを与え、ゲート酸化膜の破壊を行わないメモリセル１に接続されたビット線ＢＬに電圧ＶＰＲを印加する。これにより、ビット線ＢＬに０Ｖが与えられたメモリセル１ではスイッチ素子が導通状態になり、プログラム素子のゲート酸化膜が、高電圧ＶＰＰの印加によって破壊される。

メモリセル１の読み出し動作は次のように行われる。ビット線ＢＬは例えば、予め０Ｖにプリチャージしておく。所望の第１および第２ワード線ＷＬＰ，ＷＬＲに、高電圧ＶＰＰよりも低い電圧ＶＲＲを印加する。電圧ＶＲＲは、プログラム素子のゲート酸化膜を破壊しない電圧であり、例えば１Ｖである。このとき、プログラム素子のゲート酸化膜が破壊されている場合は、第１ワード線ＷＬＰからプログラム素子のゲートを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。一方、プログラム素子のゲート酸化膜が破壊されていない場合は、ビット線ＢＬの電位は変化しない。この電位の差によって、メモリセル１の状態すなわち値「０」／「１」が読み出される。

図３および図４は第１実施形態に係るメモリセルのレイアウト構造の例を示す図であり、図３はメモリセルアレイの平面図、図４（ａ），（ｂ）は図３のメモリセルアレイの平面視横方向における断面構造を示す断面図である。図４（ａ）は線Ｘ１－Ｘ１’の断面、図４（ｂ）は線Ｘ２－Ｘ２’の断面である。

なお、以下の説明では、図３等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。ただし、Ｘ方向はゲート配線およびワード線が延びる方向であり、Ｙ方向はチャネル方向であり、ビット線が延びる方向である。

図３は（４×２）ビット分のレイアウトに相当する。破線は１ビット分のメモリセルの枠を示している。すなわち、図３では、メモリセルが、Ｘ方向に４個、Ｙ方向に２個、並んだ構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置される。図３において、図面上列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭＣ１，ＭＣ２にそれぞれ相当し、図面下列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭＣ５，ＭＣ６にそれぞれ相当する。以下、メモリセルの構造に関しては、主として、メモリセルＭＣ５，ＭＣ６を例にとって説明する。

図３に示すように、Ｍ１配線層には、Ｙ方向に延びる配線６１～６８が形成されている。Ｍ１配線６２，６４，６６，６８はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。Ｍ１配線６１，６３，６５，６７はＶＤＤを供給する電源配線である。

メモリセルＭＣ５は、トランジスタＴＰ，ＴＳのチャネル部として、３枚のシートからなるナノシート１１，１２をそれぞれ有する。メモリセルＭＣ６は、トランジスタＴＰ，ＴＳのチャネル部として、３枚のシートからなるナノシート１３，１４をそれぞれ有する。すなわち、メモリセルＭＣ５，ＭＣ６は、トランジスタＴＰ，ＴＳとしてナノシートＦＥＴを備える。

図３において、ナノシート１１，１３の図面下側に、３枚のシートに接続された一体構造の半導体層からなるパッド２１，２４がそれぞれ形成されている。ナノシート１１，１３の図面上側でかつナノシート１２，１４の図面下側に、３枚のシートに接続された一体構造の半導体層からなるパッド２２，２５がそれぞれ形成されている。ナノシート１２，１４の図面上側に、３枚のシートに接続された一体構造の半導体層からなるパッド２３，２６がそれぞれ形成されている。

パッド２１，２４は、メモリセルＭＣ５，ＭＣ６が有するトランジスタＴＰの一方のノードとなる。パッド２２，２５は、メモリセルＭＣ５，ＭＣ６が有するトランジスタＴＰ，ＴＳの共通のノードとなる。パッド２３，２６は、メモリセルＭＣ５，ＭＣ６が有するトランジスタＴＳの他方のノードとなる。なお、パッド２３，２６は、メモリセルＭＣ１，ＭＣ２が有するトランジスタＴＳのノードとして共有されている。

Ｘ方向に延びるゲート配線３１，３２，３３，３４が形成されている。ゲート配線３１は、メモリセルＭＣ５のナノシート１１のＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１は、メモリセルＭＣ５のトランジスタＴＰのゲートとなる。ゲート配線３２は、メモリセルＭＣ５のナノシート１２のＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３２は、メモリセルＭＣ５のトランジスタＴＳのゲートとなる。ゲート配線３３は、メモリセルＭＣ６のナノシート１３のＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３３は、メモリセルＭＣ６のトランジスタＴＰのゲートとなる。ゲート配線３４は、メモリセルＭＣ６のナノシート１４のＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３４は、メモリセルＭＣ６のトランジスタＴＳのゲートとなる。

ゲート配線３１，３３は、Ｘ方向に１列に並ぶ他のゲート配線と接続されて、Ｘ方向に延びるワード線ＷＬＰ１を構成する。ゲート配線３１とゲート配線３３とは、ゲート配線３１とゲート配線３３との間に形成されたブリッジ部３５によって接続されている。ゲート配線３２，３４は、Ｘ方向に１列に並ぶ他のゲート配線と接続されて、Ｘ方向に延びるワード線ＷＬＲ１を構成する。ゲート配線３２とゲート配線３４とは、ゲート配線３２とゲート配線３４との間に形成されたブリッジ部３６によって接続されている。ブリッジ部３５，３６は、ゲート接続部の一例である。同様にして、Ｘ方向に延びるワード線ＷＬＰ０，ＷＬＲ０が構成されている。ワード線ＷＬＲ０，ＷＬＲ１の間では、Ｙ方向に隣接するトランジスタＴＳのドレインが共有されている。

Ｘ方向に延びるローカル配線４１，４２，４３，４４，４５，４６が形成されている。図３および他の図面では、ローカル配線（Local Interconnect）のことをＬＩと表記している。ローカル配線４１はパッド２１と接続されており、ローカル配線４２はパッド２２と接続されており、ローカル配線４３はパッド２３と接続されている。ローカル配線４４はパッド２４と接続されており、ローカル配線４５はパッド２５と接続されており、ローカル配線４６はパッド２６と接続されている。そして、ローカル配線４３は、コンタクト５１を介して、Ｍ１配線６２と接続されている。ローカル配線４６は、コンタクト５２を介して、Ｍ１配線６４と接続されている。ローカル配線４１，４２，４３は、Ｍ１配線６１と平面視で重なりを有している。ローカル配線４４，４５，４６は、Ｍ１配線６３と平面視で重なりを有している。

ここで、メモリセルＭＣ５，ＭＣ６は、トランジスタＴＰ，ＴＳとして、フォークシートＦＥＴを備える。図４（ｂ）に示すように、ナノシート１２は、Ｘ方向におけるナノシート１４側の面が、ゲート配線３２によって覆われておらず、ゲート配線３２から露出している。ナノシート１４は、Ｘ方向におけるナノシート１２側の面が、ゲート配線３４によって覆われておらず、ゲート配線３４から露出している。同様に、ナノシート１１は、Ｘ方向におけるナノシート１３側の面が、ゲート配線３１によって覆われておらず、ゲート配線３１から露出している。ナノシート１３は、Ｘ方向におけるナノシート１１側の面が、ゲート配線３３によって覆われておらず、ゲート配線３３から露出している。

これにより、ナノシート１１，１２とナノシート１３，１４との間に必要となるスペースが小さくなるので、ナノシート１１，１２とナノシート１３，１４との間の距離ｄ１を小さくすることができる（ｄ１＜ｄ２）。したがって、フォークシートＦＥＴを有する半導体記憶装置の小面積化を実現することができる。

以上のように本実施形態によると、半導体記憶装置は、Ｘ方向において隣接するメモリセルＭＣ５，ＭＣ６を備える。メモリセルＭＣ５は、トランジスタＴＰ，ＴＳとして、チャネル領域としてナノシート１１，１２を有するナノシートＦＥＴを備える。メモリセルＭＣ６は、トランジスタＴＰ，ＴＳとして、チャネル領域としてナノシート１３，１４を有するナノシートＦＥＴを備える。ナノシート１１，１３はＸ方向において互いに対向しており、ナノシート１１は、Ｘ方向におけるナノシート１３の側の面がゲート配線３１から露出しており、ナノシート１３は、Ｘ方向におけるナノシート１１の側の面がゲート配線３３から露出している。ナノシート１２，１４はＸ方向において互いに対向しており、ナノシート１２は、Ｘ方向におけるナノシート１４の側の面がゲート配線３２から露出しており、ナノシート１４は、Ｘ方向におけるナノシート１２の側の面がゲート配線３４から露出している。これにより、ナノシート１１，１２とナノシート１３，１４との間の距離を小さくすることができるので、半導体記憶装置の小面積化が可能になる。

（マスクＲＯＭへの転用）
（第１例）
上述したＯＴＰメモリセルは、マスクＲＯＭセルへの転用が容易である。図５はＯＴＰメモリセルから転用されたマスクＲＯＭセルの回路図である。図２に示すＯＴＰメモリセルは、プログラム素子であるトランジスタＴＰのゲート酸化膜の破壊の有無によって、記憶値が規定された。これに対して図５に示すマスクＲＯＭセルは、トランジスタＴＰのソースと電源ＶＤＤとの接続の有無によって、規定値が記憶される（図５の「Ｄ」の箇所）。接続の有無は、例えばコンタクトやビアの有無によって実現される。

図５に示すマスクＲＯＭセルのデータ読み出しは、次のように行われる。ビット線ＢＬをローレベルにプリチャージし、この状態でワード線ＷＬＰ，ＷＬＲにともにハイレベルを与える。トランジスタＴＰのソースと電源ＶＤＤとが接続されているときは、ビット線ＢＬはハイレベルに変化する。一方、トランジスタＴＰのソースと電源ＶＤＤとが接続されていないときは、ビット線ＢＬはローレベルのままである。ビット線ＢＬの電位の差によって、マスクＲＯＭセルの状態すなわち値「０」／「１」が読み出される。

図６はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図である。図６のレイアウト構造は、図３と基本的に同様である。図６において、コンタクト５３，５４は、その有無によって、マスクＲＯＭセルＭＣ５，ＭＣ６の記憶値を決定する。なお、マスクＲＯＭを示す各図では、記憶値を決定するコンタクトに“Ｄ”の文字を付している。

コンタクト５３は、形成されたとき、ローカル配線４１とＭ１配線６１とを接続する。すなわち、コンタクト５３の有無によって、マスクＲＯＭセルＭＣ５のトランジスタＴＰのソースとなるパッド２１と電源ＶＤＤとの接続／非接続が設定される。コンタクト５４は、形成されたとき、ローカル配線４４とＭ１配線６３とを接続する。すなわち、コンタクト５４の有無によって、マスクＲＯＭセルＭＣ６のトランジスタＴＰのソースとなるパッド２４と電源ＶＤＤとの接続／非接続が設定される。

（第２例）
図７はＯＴＰメモリセルから転用されたマスクＲＯＭセルの他の例を示す回路図である。図７に示すマスクＲＯＭセルは、トランジスタＴＰとトランジスタＴＳとの間のノードと電源ＶＤＤとの接続の有無によって、規定値が記憶される。

図８はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図である。図８のレイアウト構造は、図３と基本的に同様である。図８に示すように、マスクＲＯＭセルＭＣ５，ＭＣ６の記憶値を決定するコンタクト５５，５６は、ローカル配線４２，４５の位置に形成される。すなわち、コンタクト５５は、形成されたとき、ローカル配線４２とＭ１配線６１とを接続する。コンタクト５６は、形成されたとき、ローカル配線４５とＭ１配線６３とを接続する。

なお、図３のＯＴＰメモリセルでは、マスクＲＯＭセルへの転用を容易にするために、ＶＤＤを供給するＭ１配線（Ｍ１配線６１，６３など）、および、トランジスタＴＰのノードとなるパッドに接続されたローカル配線（ローカル配線４１，４２，４４，４５など）が設けられている。ただし、マスクＲＯＭセルへの転用を考慮しない場合は、ＶＤＤを供給するＭ１配線、および、トランジスタＴＰのノードとなるパッドに接続されたローカル配線は省いてもよい。

（第２実施形態）
図９は第２実施形態に係る半導体記憶装置におけるメモリセルの回路図であり、（ａ）はＯＴＰメモリセル、（ｂ）はＯＴＰメモリから転用されたマスクＲＯＭセルである。

図９から分かるように、本実施形態では、プログラム素子およびスイッチ素子がそれぞれ、２個のトランジスタによって構成されている。すなわち、プログラム素子は、Ｎ導電型トランジスタＴＰ１，ＴＰ２を備え、スイッチ素子は、Ｎ導電型トランジスタＴＳ１，ＴＳ２を備える。トランジスタＴＰ１，ＴＰ２のゲートは第１ワード線ＷＬＰに接続されており、トランジスタＴＳ１，ＴＳ２のゲートは第２ワード線ＷＬＲに接続されている。

プログラム素子が２個のトランジスタＴＰ１，ＴＰ２を備えることによって、次のようなメリットが得られる。一方のトランジスタについて書き込み、すなわちゲート酸化膜の破壊が十分なされていない場合であっても、他方のトランジスタによって、ビット線ＢＬの電位を変化させることができるので、記憶データを正しく読み出すことができる。また、第１実施形態と比べてトランジスタのドライブ能力が大きいので、読み出し動作を高速に行うことができる。

図１０は本実施形態に係るメモリセルのレイアウト構造を示す平面図である。図１０のレイアウト構造は、図３と基本的に同一である。ただし、図３においてＹ方向に並ぶ２個のメモリセルが、単一のメモリセルになっている。例えば、図３におけるメモリセルＭＣ１，ＭＣ５が、図１０では単一のメモリセルＭＣ２１になっており、図３におけるメモリセルＭＣ２，ＭＣ６が、図１０では単一のメモリセルＭＣ２２になっている。そして、図１０では、図３におけるワード線ＷＬＰ０，ＷＬＰ１が、共通の信号が共通されるワード線ＷＬＰ０になっており、図３におけるワード線ＷＬＲ０，ＷＬＲ１が、共通の信号が共通されるワード線ＷＬＲ０になっている。

以下、メモリセルの構造に関して、主として、メモリセルＭＣ２１，ＭＣ２２を例にとって説明する。なお、図３のレイアウト構造から容易に類推できる構成に関しては、ここではその詳細な説明を省略する場合がある。

メモリセルＭＣ２１は、トランジスタＴＰ１，ＴＰ２のチャネル部として、３枚のシートからなるナノシート１１１，１１２をそれぞれ有し、トランジスタＴＳ１，ＴＳ２のチャネル部として、３枚のシートからなるナノシート１１３，１１４をそれぞれ有する。メモリセルＭＣ２２は、トランジスタＴＰ１，ＴＰ２のチャネル部として、３枚のシートからなるナノシート１１５，１１６をそれぞれ有し、トランジスタＴＳ１，ＴＳ２のチャネル部として、３枚のシートからなるナノシート１１７，１１８をそれぞれ有する。

メモリセルＭＣ２１における、トランジスタＴＳ１，ＴＳ２の共通のノードとなるパッド１２１に、ローカル配線１４１が接続されている。ローカル配線１４１は、コンタクト１５１を介して、ビット線ＢＬ０に相当するＭ１配線６２と接続されている。メモリセルＭＣ２２における、トランジスタＴＳ１，ＴＳ２の共通のノードとなるパッド１２２に、ローカル配線１４２が接続されている。ローカル配線１４２は、コンタクト１５２を介して、ビット線ＢＬ１に相当するＭ１配線６４と接続されている。

ここで、メモリセルＭＣ２１，ＭＣ２２は、トランジスタＴＰ１，ＴＰ２，ＴＳ１，ＴＳ２として、フォークシートＦＥＴを備える。ナノシート１１１は、Ｘ方向におけるナノシート１１５側の面が、ゲート配線によって覆われておらず、ゲート配線から露出しており、ナノシート１１５は、Ｘ方向におけるナノシート１１１側の面が、ゲート配線によって覆われておらず、ゲート配線から露出している。同様に、ナノシート１１２は、Ｘ方向におけるナノシート１１６側の面が、ゲート配線によって覆われておらず、ゲート配線から露出しており、ナノシート１１６は、Ｘ方向におけるナノシート１１２側の面が、ゲート配線によって覆われておらず、ゲート配線から露出している。ナノシート１１３は、Ｘ方向におけるナノシート１１７側の面が、ゲート配線によって覆われておらず、ゲート配線から露出しており、ナノシート１１７は、Ｘ方向におけるナノシート１１３側の面が、ゲート配線によって覆われておらず、ゲート配線から露出している。ナノシート１１４は、Ｘ方向におけるナノシート１１８側の面が、ゲート配線によって覆われておらず、ゲート配線から露出しており、ナノシート１１８は、Ｘ方向におけるナノシート１１４側の面が、ゲート配線によって覆われておらず、ゲート配線から露出している。

本実施形態によると、第１実施形態と同様に、ナノシート１１１，１１２，１１３，１１４とナノシート１１５，１１６，１１７，１１８との間に必要となるスペースが小さくなるので、ナノシート１１１，１１２，１１３，１１４とナノシート１１５，１１６，１１７，１１８との間の距離を小さくすることができる。したがって、フォークシートＦＥＴを有する半導体記憶装置の小面積化を実現することができる。

加えて、図１０に示すメモリセルは、プログラム素子が２個のトランジスタＴＰ１，ＴＰ２を有し、スイッチ素子が２個のトランジスタＴＳ１，ＴＳ２を有する。これにより、トランジスタＴＰ１，ＴＰ２の一方について書き込みすなわちゲート酸化膜の破壊が十分になされていない場合であっても、他方によってビット線ＢＬの信号を変化させることができるので、記憶データを正しく読み出すことができる。また、読み出し動作の高速化が可能になる。

図１１はＯＴＰメモリセルから転用されたマスクＲＯＭセルのレイアウト構造の例を示す平面図である。図１１のレイアウト構造は、図１０と基本的に同様である。図１１において、コンタクト１５３，１５４は、その有無によって、メモリセルＭＣ２１の記憶値を決定する。ローカル配線１４３，１４４，１４５，１４６は、Ｍ１配線６１と平面視で重なりを有している。コンタクト１５３は、形成されたとき、トランジスタＴＰ１のノードとなるパッド１２３に接続されたローカル配線１４３とＭ１配線６１とを接続する。コンタクト１５４は、形成されたとき、トランジスタＴＰ２のノードとなるパッド１２４に接続されたローカル配線１４４とＭ１配線６１とを接続する。すなわち、コンタクト１５３，１５４の有無によって、メモリセルＭＣ２１のトランジスタＴＰ１，ＴＰ２のソースと電源ＶＤＤとの接続／非接続が設定される。

なお、第１実施形態の第２例と同様に、メモリセルＭＣ２１の記憶値を決定するコンタクトを、ローカル配線１４５，１４６の位置に形成するようにしてもよい。すなわち、この場合、コンタクトは、形成されたとき、トランジスタＴＰ１のノードとなるローカル配線１４５，１４６とＭ１配線６１とを接続する。

なお、図１０のＯＴＰメモリセルでは、マスクＲＯＭセルへの転用を容易にするために、ＶＤＤを供給するＭ１配線（Ｍ１配線６１，６３など）、および、トランジスタＴＰ１，ＴＰ２のノードとなるパッドに接続されたローカル配線（ローカル配線１４３，１４４，１４５，１４６など）が設けられている。ただし、マスクＲＯＭセルへの転用を考慮しない場合は、ＶＤＤを供給するＭ１配線、および、トランジスタＴＰ１，ＴＰ２のノードとなるパッドに接続されたローカル配線は省いてもよい。

また、上述の各実施形態において、Ｙ方向に延びるＭ１配線６１～６８は、等間隔で配置されている。そして、ビット線ＢＬ０～ＢＬ３に相当するＭ１配線６２，６４，６６，６８は、ＶＤＤを供給するＭ１配線６１，６３，６５，６７に挟まれている。ビット線ＢＬがＶＤＤ配線に挟まれることによって、ビット線ＢＬ同士の間のクロストークを防止することができるので、誤動作を抑制することができる。また、ビット線ＢＬから両側のＶＤＤ配線までの距離が、いずれのビット線ＢＬについても同じなので、ビット線ＢＬに対する配線間容量による負荷容量が揃う。したがって、ビット線ＢＬ間の動作速度等の性能ばらつきが抑制される。

なお、Ｙ方向に延びるＭ１配線６１～６８は、等間隔で配置されていなくてもよい。この場合でも、ビット線ＢＬから両側のＶＤＤ配線までの距離が、いずれのビット線ＢＬについても同じであれば、ビット線ＢＬに対する配線間容量による負荷容量がそろうため、ビット線ＢＬ間の動作速度等の性能ばらつきが抑制される。例えば、ＶＤＤを供給するＭ１配線６１，６３，６５，６７が全てＸ方向において同じ距離だけずれた場合でも、各ビット線ＢＬに対する配線間容量による負荷容量がそろうため、ビット線ＢＬ間の動作速度等の性能ばらつきが抑制される。

また、上述の各実施形態では、各ナノシートはそれぞれ３枚のシート構造からなるものとしたが、これに限られるものではなく、ナノシートの一部または全部は、１枚，２枚または４枚以上のシート構造を備えてもよい。

また、上述の各実施形態では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。

本開示では、フォークシートＦＥＴを用いたメモリセルを備えた半導体集積回路装置について、小面積のレイアウト構造を実現できるので、例えば半導体チップの性能向上に有用である。

１ メモリセル
１１，１２，１３，１４ ナノシート
３１，３２，３３，３４ ゲート配線
３５、３６ ゲート接続部
４１，４２，４３，４４，４５，４６ ローカル配線
６２，６４，６６，６８ ビット線
６１，６３，６５，６７ 電源配線
１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８ ナノシート
１４１，１４２，１４３，１４４，１４５，１４６ ローカル配線
ＢＬｉ（ｉは整数） ビット線
ＭＣｉ（ｉは整数） メモリセル
ＴＰ，ＴＰ１，ＴＰ２ プログラムトランジスタ
ＴＳ，ＴＳ１，ＴＳ２ スイッチトランジスタ
ＷＬＰｉ（ｉは整数） ワード線
ＷＬＲｉ（ｉは整数） ワード線

Claims (6)

1. 第１方向において隣接する不揮発性の第１および第２メモリセルを備える半導体記憶装置であって、
   前記第１方向に延びる第１および第２ワード線と、
   前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線とを備え、
   前記第１メモリセルは、
   ゲートが前記第１ワード線に接続された第１プログラムトランジスタと、
   前記第１プログラムトランジスタと前記第１ビット線との間に設けられ、ゲートが前記第２ワード線に接続された第１スイッチトランジスタとを備え、
   前記第２メモリセルは、
   ゲートが前記第１ワード線に接続された第２プログラムトランジスタと、
   前記第２プログラムトランジスタと前記第２ビット線との間に設けられ、ゲートが前記第２ワード線に接続された第２スイッチトランジスタとを備え、
   前記第１および第２プログラムトランジスタは、チャネル領域としてそれぞれ第１および第２ナノシートを有するナノシートＦＥＴ（Field Effect Transistor）であり、
   前記第１および第２スイッチトランジスタは、チャネル領域としてそれぞれ第３および第４ナノシートを有するナノシートＦＥＴであり、
   前記第１ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲う第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲う第２ゲート配線とを含み、
   前記第２ワード線は、前記第３ナノシートの前記第１方向および前記第３方向における外周を囲う第３ゲート配線と、前記第４ナノシートの前記第１方向および前記第３方向における外周を囲う第４ゲート配線とを含み、
   前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシートの側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシートの側の面が、前記第２ゲート配線から露出しており、
   前記第３および第４ナノシートは、前記第１方向において互いに対向しており、かつ、前記第３ナノシートは、前記第１方向における前記第４ナノシートの側の面が、前記第３ゲート配線から露出しており、前記第４ナノシートは、前記第１方向における前記第３ナノシートの側の面が、前記第４ゲート配線から露出している
   半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第２方向において前記第１メモリセルと隣接する第３メモリセルと、
   前記第１方向に延びる第３および第４ワード線とを備え、
   前記第３メモリセルは、
   ゲートが前記第４ワード線に接続された第３プログラムトランジスタと、
   前記第３プログラムトランジスタと前記第１ビット線との間に設けられ、ゲートが前記第３ワード線に接続された第３スイッチトランジスタとを備え、
   前記第３プログラムトランジスタおよび第３スイッチトランジスタは、チャネル領域としてナノシートを有するナノシートＦＥＴである
   半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記第１方向に延びる第３および第４ワード線を備え、
   前記第１メモリセルは、
   ゲートが前記第４ワード線に接続された第３プログラムトランジスタと、
   前記第３プログラムトランジスタと前記第１ビット線との間に設けられ、ゲートが前記第３ワード線に接続された第３スイッチトランジスタとを備え、
   前記第３プログラムトランジスタおよび第３スイッチトランジスタは、チャネル領域としてナノシートを有するナノシートＦＥＴであり、
   前記第１および第４ワード線は、共通の第１ワード線信号が与えられ、
   前記第２および第３ワード線は、共通の第２ワード線信号が与えられる
   半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記第２方向に延びる第１および第２電源配線を備え、
   前記第１メモリセルは、
   前記第１プログラムトランジスタのいずれか一方のノードに接続され、前記第１電源配線と平面視で重なりを有する第１ローカル配線を備え、
   前記第２メモリセルは、
   前記第２プログラムトランジスタのいずれか一方のノードに接続され、前記第２電源配線と平面視で重なりを有する第２ローカル配線を備える
   半導体記憶装置。
5. 請求項４記載の半導体記憶装置において、
   前記第１および第２ビット線、並びに、前記第１および第２電源配線は、前記第１方向において等間隔で配置されている
   半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   前記第１ワード線は、前記第１ゲート配線と前記第２ゲート配線との間に形成され、前記第１ゲート配線と前記第２ゲート配線とを接続する第１ゲート接続部を備え、
   前記第２ワード線は、前記第３ゲート配線と前記第４ゲート配線との間に形成され、前記第３ゲート配線と前記第４ゲート配線とを接続する第２ゲート接続部を備える
   半導体記憶装置。