TWI675454B - 靜態隨機存取記憶體的佈局圖案 - Google Patents

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Abstract

本發明提供一種靜態隨機存取記憶體的佈局圖案，至少包含一第一上拉元件、一第二上拉元件、一第一下拉元件、一第二下拉元件、一第一存取元件、一第二存取元件、一第三存取元件以及一第四存取元件位於一基底上，複數個鰭狀結構位於基底上，至少包含有一至少一第一鰭狀結構與至少一第二鰭狀結構，一階梯狀結構，該階梯狀結構包含有一第一部分、一第二部分以及一連接該第一部分與該第二部分的橋接部分，以及一第一延伸接觸結構，橫跨於該至少一第一鰭狀結構與該至少一第二鰭狀結構。

Description

靜態隨機存取記憶體的佈局圖案
本發明是關於一種靜態隨機存取記憶體(static random access memory，SRAM)，尤其是一種具有增加良率和提升讀取速度的靜態隨機存取記憶體(SRAM)的佈局圖案。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
然而隨著製程線寬與曝光間距的縮減，現今SRAM元件的製作難以利用現有的架構曝出所要的圖案。因此如何改良現有SRAM元件的架構來提升曝光的品質即為現今一重要課題。
本發明提供一種一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)，至少二存取元件(PGs)分別與該兩互相耦合的反向器之輸出端連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有鰭狀電晶體(FinFET)，複數個鰭狀結構位於該基底上，該些鰭狀結構至少包含有至少一第一鰭狀結構、至少一第二鰭狀結構、至少一第三鰭狀結構、至少一第四鰭狀結構以及至少一第五鰭狀結構，各該反向器包含一階梯狀結構，該階梯狀結構包含有一第一部分與一第二部分沿著一第一方向排列，以及一連接該第一部分與該第二部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該第一部分橫跨於該至少一第一鰭狀結構且該第二部分則跨越該至少一第二鰭狀結構並組成該至少一下拉元件(PDs)，其中該第一部分橫跨於該至少一第三鰭狀結構並組成該至少一上拉元件(PLs)，各該反向器包含一第一存取閘極結構與一第二存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀結構的該第一部分排列方向相同，且該第一存取閘極結構與該第一部分具有相同的一對稱軸，該第二存取閘極結構與該階梯狀 結構的該第二部分排列方向相同，且該第二存取閘極結構與第二部分具有相同的另一對稱軸，其中該第一存取閘極結構橫跨於該至少一第四鰭狀結構並組成該至少二存取元件(PGs)的其中之一，其中該第二存取閘極結構橫跨於該至少一第五鰭狀結構並組成該至少二存取元件(PGs)的另一個，以及至少一第一延伸接觸結構，橫跨於該至少一第一鰭狀結構與該至少一第二鰭狀結構。
本發明另提供一種一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)，至少二存取元件(PGs)分別與該兩互相耦合的反向器之輸出端連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有平面電晶體(planar transistor)，複數個擴散區位於該基底上，該些擴散區至少包含有至少一第一擴散區、至少一第二擴散區與至少一第三擴散區，各該反向器包含一階梯狀結構，該階梯狀結構包含有一第一部分與一第二部分沿著一第一方向排列，以及一連接該第一部分與該第二部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該第一部分橫跨於該至少一第一擴散區且該第二部分則跨越該至少一第二擴散區並組成該至少一下拉元件(PDs)，其中該第一部分橫跨於該至少一第三擴散區並組成該至少一上拉元件(PLs)，各該反向器包含一第一存取閘極結構與一第二存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀結構的該第一部分排列方向相同，且該第一存取閘極結構與該第一部分具有相同的一對稱軸，該第二存取閘極結 構與該階梯狀結構的該第二部分排列方向相同，且該第二存取閘極結構與第二部分具有相同的另一對稱軸，其中該第一存取閘極結構橫跨於該至少一第一擴散區並組成該至少二存取元件(PGs)的其中之一，其中該第二存取閘極結構橫跨於該至少一第二擴散區並組成該至少二存取元件(PGs)的另一個，以及至少一第一延伸接觸結構，橫跨於該至少一第一擴散區與該至少一第二擴散區。
本發明的特徵在於，下拉元件PDs閘極結構並不限於長條形結構，而可以設計成階梯狀或是其他形狀，以達到跨越更多鰭狀結構數量的目的，如此一來，可更有效率利用有限的空間，並且進一步提升下拉元件PDs的讀取速度。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參照第1圖與第2圖，第1圖為本發明靜態隨機存取記憶體中一組八電晶體靜態隨機存取記憶體(eight-transistor SRAM, 8T-SRAM)記憶單元之電路圖，第2圖為本發明較佳實施例之一靜態隨機存取記憶體之佈局圖。
如第1圖與第2圖所示，本發明之靜態隨機存取記憶體較佳包含至少一組靜態隨機存取記憶體單元，其中每一靜態隨機存取記憶體單元包含一八電晶體靜態隨機存取記憶單元(eight-transistor SRAM, 8T-SRAM)10。
請參考第1圖，在本實施例中，各8T-SRAM記憶單元10較佳由一第一上拉元件(pull-up device)PL1、一第二上拉元件PL2、一第一下拉元件(pull-down transistor)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4構成正反器(flip-flop)，其中第一上拉元件PL1和第二上拉元件PL2、第一下拉元件PD1和第二下拉元件PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉元件PL1和第二上拉元件PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-transistor SRAM, 4T-SRAM)。另外在本實施例中，第一上拉元件PL1和第二上拉元件PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉元件PD1和第二下拉元件PD2各自之一源極區域電連接至一電壓源Vss。
在一實施例中，8T-SRAM記憶單元10的第一上拉元件PL1、第二上拉元件PL2是由P型金氧半導體(P-type metal oxide semiconductor, PMOS)電晶體所組成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2、第三存取元件PG3與第四存取元件PG4則是由N型金氧半導體(N-type metal oxide semiconductor, NMOS)電晶體所組成，但本發明不限於此。其中，第一上拉元件PL1和第一下拉元件PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉元件PL2與第二下拉元件PD2構成另一反向器，而這兩者所構成的串接電路30其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。上述各存取元件(包含第一存取元件PG1、第二存取元件PG2、第三存取元件PG3與第四存取元件PG4)分別與該兩互相耦合的反向器之輸出端連接，其中各上拉元件、各下拉元件以及各存取元件包含有鰭狀電晶體(FinFET)。
此外，在儲存節點24處，係分別電連接有第二下拉元件PD2和第二上拉元件PL2之閘極(gate)，以及第一下拉元件PD1、第一上拉元件PL1和第一存取元件PG1、第二存取元件PG2的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉元件PD1和第一上拉元件PL1之閘極，以及第二下拉元件PD2、第二上拉元件PL2和第三存取元件PG3、第四存取元件PG4的汲極。至於第一存取元件PG1和第三存取元件PG3的閘極則分別耦接至一字元線(Word Line)WL1，第二存取元件PG2和第四存取元件PG4的閘極則分別耦接至一字元線(Word Line)WL2，而第一存取元件PG1的源極(Source)耦接至相對應之一位元線(Bit Line)BL1，第二存取元件PG2的源極耦接至相對應之一位元線BL2，第三存取元件PG3的源極耦接至相對應之一位元線BL3，而第四存取元件PG4的源極耦接至相對應之一位元線BL4。
請參考第2圖，在本實施例中，8T-SRAM記憶單元10設於一基底52上，例如一矽基底或矽覆絕緣(SOI)基板，基底52上設有複數條相互平行排列的鰭狀結構54，且各鰭狀結構54周圍設有淺溝隔離(圖未示)。
在本發明中，同一閘極結構同時跨越多個互相平行的鰭狀結構，如此有助於提升該鰭狀電晶體的閘極寬度，換句話說，在等效電路上，相當於多個電晶體相互並聯。因此，在一有限的固定空間之內，提高鰭狀電晶體的讀取電流值(Iread)，並可以加速整體SRAM的運算速度。
本發明的特徵在於，各反向器分別包含至少一個階梯狀結構55A、55B位於基底52上，也就是說，兩階梯狀結構55A、55B皆具有階梯狀的佈局圖案(從上視圖來看呈現階梯狀)。兩階梯狀結構55A、55B對稱排列(以第2圖上的中心點O對稱排列)，為簡化說明，本實施例中僅對其中一階梯狀結構55A進行說明，而兩個階梯狀結構55A、55B除了結構對稱之外，其餘特徵完全相同。
階梯狀結構55A或階梯狀結構55B都各自包含有一第一部分56A、一第二部分56B以及一連接第一部分56A與第二部分56B的橋接部分56C。更詳細說明，第一部分56A與第二部分56B兩者皆沿著一第一方向排列(例如第2圖中的X方向)，因此兩者互相平行排列。橋接部分56C位於第一部分56A與第二部分56B之間，並且電性連接第一部分56A與第二部分56B。此外，橋接部分56C較佳沿著一第二方向排列(例如第2圖中的Y方向)，第一方向與第二方向較佳互相垂直，但不限於此。此外，第一部分56A與第二部分56B兩者包含不同的對稱軸，也就是說，第一部分56A與第二部分56B之間的最短距離，約等於橋接部分56C的長度(若橋接部分56C與第一部分56A或第二部分56B垂直排列)。
值得注意的是，本實施例中的8T-SRAM記憶單元10位於一特定範圍11內，也就是說，特定範圍11內僅包含有一組8T-SRAM記憶單元10。而第二部分56B則緊鄰上述特定範圍11的其中一邊界(第2圖中標示為11A)。
上述的階梯狀結構55A、55B，跨越多個鰭狀結構54，舉例來說，在此將鰭狀結構54分別標示為第一鰭狀結構54A、第二鰭狀結構54B與第三鰭狀結構54C、第四鰭狀結構54D、第五鰭狀結構54E與第六鰭狀結構54F。此外另包含鰭狀結構54A’、鰭狀結構54B’、鰭狀結構54D’以及鰭狀結構54E’位於基底52上。其中階階梯狀結構55A跨越於第一鰭狀結構54A、第二鰭狀結構54B與第三鰭狀結構54C上，而階梯狀結構55B跨越於第四鰭狀結構54D、第五鰭狀結構54E與第六鰭狀結構54F上。值得注意的是，本實施例中，第一鰭狀結構54A與第二鰭狀結構54B、第四鰭狀結構54D與第五鰭狀結構54E的數量都大於1，包含有四根互相平行排列的第一鰭狀結構54A，兩根互相平行排列的第二鰭狀結構54B以及一根第三鰭狀結構54C，以及四根互相平行排列的第四鰭狀結構54D，兩根互相平行排列的第五鰭狀結構54E以及一根第六鰭狀結構54F。但上述各鰭狀結構(包含第一鰭狀結構~第六鰭狀結構以及鰭狀結構54A’、54B’、54D’與54E’)的數量不限於此，可以是任何大於或等於1的整數，且可以依照實際需求而調整。
本實施例中，階梯狀結構55A的第一部分56A，跨越過第一鰭狀結構54A與第三鰭狀結構54C，而第二部分56B則跨越過第二鰭狀結構54B。其中第一部分56A跨越過第三鰭狀結構54C的部分，則形成 第一上拉元件PL1的閘極；另外第一部分56A跨越過第一鰭狀結構54A的部分，以及第二部分56B跨越過第二鰭狀結構54B的部分共同組成上述第一下拉元件PD1的閘極(其中第2圖中虛線範圍內表示第一下拉元件PD1的範圍)。
因此就第一下拉元件PD1而言，其包含了階梯狀結構55A跨越了共6根鰭狀結構(包含有第一部分56A跨越過的四根第一鰭狀結構54A，以及第二部分56B跨越過的兩根第二鰭狀結構54B)，因此在有限的空間內，增加了閘極結構跨越的鰭狀結構數量，因此可以提高第一下拉元件PD1的閘極寬度(channel width)，進一步提高通過第一下拉元件PD1的電流量，並增快第一下拉元件PD1的讀取速度。
除了上述的階梯狀結構之外，本實施例中各反向器分別包含一第一存取閘極結構以及一第二存取閘極結構，也就是說還包含至少兩互相對稱的第一存取閘極結構60A、60B以及兩互相對稱的第二存取閘極結構62A、62B位於基底52上。在此同樣為了簡化說明，僅針對第一存取閘極結構60A與第二存取閘極結構62A進行說明。兩個第一存取閘極結構60A、60B與兩個第二存取閘極結構62A、62B除了結構對稱之外，其餘特徵完全相同。
較佳而言，第一存取閘極結構60A沿著第一方向排列，且位於第一部分56A的延伸方向上。換句話說，第一部分56A與第一存取閘極結構60擁有相同的一對稱軸S1。第一存取閘極結構60A跨越於鰭狀結構54B’上，組成上述第一存取元件PG1的閘極。此外，橋接部分56C 則位於第一存取閘極結構60與第一部分56A之間。同樣地，第一存取閘極結構60B則跨越於鰭狀結構54E’上而組成第三存取元件PG3的閘極，其餘特徵相同。
第二存取閘極結構62A也沿著第一方向排列，且位於第二部分56B的延伸方向上。換句話說，第二部分56B與第二存取閘極結構62擁有相同的一對稱軸S2。第二存取閘極結構62A跨越於鰭狀結構54A’上，組成上述第二存取元件PG2的閘極。此外，橋接部分56C則位於第二存取閘極結構62A與第二部分56B之間。同樣地，第二存取閘極結構62B則跨越於鰭狀結構54D’上而組成第四存取元件PG4的閘極。
因此，從第2圖來看，本實施例的階梯狀結構55A呈現階梯狀或類似Z字型的形狀，而第一存取閘極結構60A與第二存取閘極結構62A則分別位於階梯狀結構55A的兩側，例如，第一存取閘極結構60A位於階梯狀結構55A的左下側，而第二存取閘極結構62A位於階梯狀結構55A的右上側。
除了上述鰭狀結構以及閘極結構之外，本實施例中8T-SRAM記憶單元10更包含有複數個接觸結構。其中包含有至少兩對稱排列的延伸接觸結構72A、72B，其中延伸接觸結構72A橫跨於各第一鰭狀結構54A、各第二鰭狀結構54B與第三鰭狀結構54C上，延伸接觸結構72B橫跨於各第四鰭狀結構54D、各第五鰭狀結構54E與第六鰭狀結構54F上，將各平行排列的鰭狀結構相互電性連接，請配合第1圖來看，延伸接觸結構72A連接第一下拉元件PD1、第一上拉元件PL1、第一存取元 件PG1以及第二存取元件PG2的汲極。另外從上視圖來看，延伸接觸結構72A、72B的形狀可能為長條狀或是其他形狀(例如L型等)，本發明不限於此。除此之外，從剖面圖來看，請參考第3圖，其繪示第2圖中沿著剖面線A-A’所得的剖面圖。上述的橋接部分56C與延伸接觸結構72A或延伸接觸結構72B位於不同層結構中(第3圖中僅繪出延伸接觸結構72A為例)，橋接部分56C較佳跨越於延伸接觸結構72A或延伸接觸結構72B上方，但是不與延伸接觸結構72A、72B電性連接。此外，橋接部分56C與第一部分56A以及第二部分56B之間，可能更包含有接觸結構57。本實施例中，橋接部分56C可能為包含一高介電常數層(high-k layer，未繪示)以及一金屬電極，但不限於此。
在本發明的另外一實施例中，各階梯狀結構55A、55B為一體成形結構，也就是說，第一部份56A、第二部分56B與橋接部分56C都位於同一層中且同時製作，在此實施例中，延伸接觸結構72A、72B即跨越橋接部分56C上方，但不與橋接部分56C電性連接。更詳細說明，可參考第4圖，第4圖為本發明另一較佳實施例之一靜態隨機存取記憶體之佈局圖。其中各階梯狀結構55A、55B為一體成形結構，且延伸接觸結構72A包含有延伸接觸結構72A-1與延伸接觸結構72A-2，分別位於階梯狀結構55A的橋接部分56C的兩側。同樣地，延伸接觸結構72B包含有延伸接觸結構72B-1與延伸接觸結構72B-2，分別位於階梯狀結構55B的橋接部分56C的兩側。本實施例中更包含兩橋接結構73A、73B，請一併參考第5圖與第6圖，第5圖繪示第4圖中沿著剖面線B-B’所得的剖面圖，第6圖繪示第4圖中沿著剖面線C-C’所得的剖面圖，其中橋接結構73A跨越階梯狀結構55A的橋接部分56C，並且與延 伸接觸結構72A-1與延伸接觸結構72A-2電性連接；橋接結構73B跨越階梯狀結構55B的橋接部分56C，並且與延伸接觸結構72B-1與延伸接觸結構72B-2電性連接。此外，橋接結構73A與延伸接觸結構72A-1、延伸接觸結構72A-2之間，更可能包含有接觸結構75。
除了上述延伸接觸結構72A、72B之外，其他位於基底52上的接觸結構包含：接觸結構74A、74B，其中接觸結構74A連接各第三鰭狀結構54C，並且連接電壓源Vcc，接觸結構74B連接各第六鰭狀結構54F，並且連接電壓源Vcc(請配合第1圖，接觸結構74A、74B連接第一上拉元件PL1及第二上拉元件PL2的源極至電壓源Vcc)。
接觸結構76A、76B，其中接觸結構76A跨越於各第一鰭狀結構54A，並且連接電壓源Vss，接觸結構76A跨越於各第一鰭狀結構54A，並且連接電壓源Vss，接觸結構76B跨越於各第四鰭狀結構54D，並且連接電壓源Vss(請配合第1圖，接觸結構76A、76B連接第一下拉元件PD1及第二下拉元件PD2的源極至電壓源Vss)。
接觸結構78A、78B，其中接觸結構78A跨越於各第二鰭狀結構54B，並且連接電壓源Vss，接觸結構78B跨越於各第五鰭狀結構54E，並且連接電壓源Vss(請配合第1圖，接觸結構78A、78B連接第一下拉元件PD1及第二下拉元件PD2的源極至電壓源Vss)。
接觸結構80A、80B，其中接觸結構80A跨越於各第二鰭狀結構54B，並且連接位元線BL1，接觸結構80B跨越於各第五鰭狀結構54E，並且連接位元線BL3(請配合第1圖，接觸結構80A連接第一存取元件PG1至位元線BL1，接觸結構80B連接第三存取元件PG3至位元線BL3)。
接觸結構82A、82B，其中接觸結構82A跨越於各第一鰭狀結構54A，並且連接位元線BL2，接觸結構82B跨越於各第四鰭狀結構54D，並且連接位元線BL4(請配合第1圖，接觸結構82A連接第二存取元件PG2至位元線BL2，接觸結構82B連接第四存取元件PG4至位元線BL4)。
接觸結構84A、84B，其中接觸結構84A位於各第一存取閘極結構60A上，並且連接字元線WL1，接觸結構84B位於各第一存取閘極結構60B上，並且連接字元線WL1(請配合第1圖，接觸結構84A連接第一存取元件PG1及第三存取元件PG3的閘極至字元線WL1)。
接觸結構86A、86B，其中接觸結構86A位於各第二存取閘極結構62A上，並且連接字元線WL2，接觸結構86B位於各第二存取閘極結構62B上，並且連接字元線WL2(請配合第1圖，接觸結構86A連接第二存取元件PG2及第四存取元件PG4的閘極至字元線WL2)。
接觸結構88A、88B，其中接觸結構88B位於各第三鰭狀結構54C上，並且連接階梯狀結構55A以及延伸接觸結構72A，接觸結構88A 位於各第六鰭狀結構54F上，並且連接階梯狀結構55B以及延伸接觸結構72B(請配合第1圖，接觸結構84A連接第一上拉元件PL1的閘極至儲存節點26，接觸結構88B連接第二上拉元件PL2的閘極至儲存節點24)。值得注意的是，接觸結構88B與延伸接觸結構72A可能位於同一層，並且互相直接接觸，因此接觸結構88B與延伸接觸結構72A可能為一體成型結構。同樣地，接觸結構88A與延伸接觸結構72B也可能為一體成型結構。此外，上述各接觸結構也呈現對稱排列，在此不多加贅述。
本實施例的特徵在於，階梯狀結構55A或55B的第一部分56A與第二部分56B包含有不同的對稱軸，但是卻分別跨越了第一鰭狀結構54A與第二鰭狀結構54B，共同組成第一下拉元件PD1的閘極。因此就第一下拉元件PD1而言，其閘極結構共跨越了6根鰭狀結構(包含有第一部分56A跨越過的四根第一鰭狀結構54A，以及第二部分56B跨越過的兩根第二鰭狀結構54B)，也就是說，本發明第一下拉元件PD1閘極結構並不限於長條形結構，而可以設計成如本案所述的階梯狀或是其他形狀，以達到跨越更多鰭狀結構數量的目的，如此一來，可更有效率利用有限的空間，並且進一步提升第一下拉元件PD1的讀取速度。
下文將針對本發明之靜態隨機存取記憶體的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
上述實施例中，包含有鰭狀結構54形成於基底52上，但在本發明的其他實施例中，可以不形成鰭狀結構於基底上，而僅對基底進行離子摻雜步驟，在基底中形成多個擴散區(diffusion region)，接著再繼續形成上述的階梯狀結構、第一存取閘極結構以及接觸結構等元件。也就是說，下述實施例中，以平面式的電晶體(planar transistor)代替上述實施例中的鰭狀電晶體。請參考第7圖，第7圖為本發明另一較佳實施例之一八電晶體靜態隨機存取記憶體之佈局圖。本實施例中，形成一8T-SRAM記憶單元10’。其中值得注意的是，本實施例並未形成鰭狀結構，而是在基底52中以離子佈植等方式形成一第一擴散區58A、一第二擴散區58B、一第三擴散區58C、一第四擴散區58D、一第五擴散區58E與一第六擴散區58F。接著形成如第一較佳實施例所述的階梯狀結構55A、55B、第一存取閘極結構60A、60B、第二存取閘極結構62A、62B、延伸接觸結構72A、72B以及多個接觸結構(包含接觸結構74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B以及88A、88B)。
本實施例與上述第一較佳實施例主要不同之處在於，本實施例中並未形成鰭狀結構，而是在基底10中形成多個擴散區(包含第一擴散區58A、第二擴散區58B、第三擴散區58C、第四擴散區58D、第五擴散區58E與第六擴散區58F)，再形成閘極結構與接觸結構，以形成平面式的電晶體。除此之外，其餘各部件的特徵、結構大致都與第一較佳實施例所述相同。
本實施例的電路圖，與第一較佳實施例相同(請參考第1 圖)，包含兩互相耦合的反向器，其中各反向器包含有至少一上拉元件、至少一下拉元件以及至少兩存取元件。更詳細說明，包含有一第一上拉元件(pull-up device)PL1、一第二上拉元件PL2、一第一下拉元件(pull-down device)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4。
各反向器包含有一階梯狀結構，也就是階梯狀結構55A、55B跨越多個擴散區。與上述實施例相同，階梯狀結構55A包含有一第一部分56A、一第二部分56B以及一橋接部分56C。第一部份56A與第二部分56B沿著第一方向(例如X方向)排列，橋接部分56C沿著第二方向(例如Y方向)排列。較佳而言，第一方向與第二方向互相垂直。
其中階梯狀結構55A跨越於第一擴散區58A、第二擴散區58B與第三擴散區58C上，而階梯狀結構55B跨越於第四擴散區58D、第五擴散區58E與第六擴散區58F上。
本實施例中，階梯狀結構55A的第一部分56A，跨越過第一擴散區58A與第三擴散區58C，而第二部分56B則跨越過第二擴散區58B。其中第一部分56A跨越過第三擴散區58C的部分，則形成第一上拉元件PL1的閘極；另外第一部分56A跨越過第一擴散區58A的部分，以及第二部分56B跨越過第二擴散區58B的部分共同組成上述第一下拉元件PD1的閘極(其中第3圖中虛線範圍內表示第一下拉元件PD1的範圍)。
另外，本實施例中的8T-SRAM記憶單元10’位於一特定範圍11內，也就是說，特定範圍11內僅包含有一組8T-SRAM記憶單元10’。而第二部分56B則緊鄰上述特定範圍11的其中一邊界(第3圖中標示為11A)。
除了上述的階梯狀結構之外，本實施例中各反向器還包含至少一第一存取閘極結構以及至少一第二存取閘極結構，也就是至少兩互相對稱的第一存取閘極結構60A、60B以及兩互相對稱的第二存取閘極結構62A、62B位於基底52上。較佳而言，第一存取閘極結構60A沿著第一方向排列(例如X軸)，且位於第一部分56A的延伸方向上。換句話說，第一部分56A與第一存取閘極結構60擁有相同的一對稱軸S1。第一存取閘極結構60A位於第二擴散區58B上，組成第一存取元件PG1的閘極。此外，橋接部分56C則位於第一存取閘極結構60與第一部分56A之間。同樣地，第一存取閘極結構60B則跨越於第五擴散區58E上而組成第三存取元件PG3的閘極，其餘特徵相同。
第二存取閘極結構62A也沿著第一方向排列，且位於第二部分56B的延伸方向上。換句話說，第二部分56B與第二存取閘極結構62擁有相同的一對稱軸S2。第二存取閘極結構62A跨越於第一擴散區58A上，組成上述第二存取元件PG2的閘極。此外，橋接部分56C則位於第二存取閘極結構62與第二部分56B之間。同樣地，第二存取閘極結構62B則跨越於第四擴散區58D上而組成第四存取元件PG4的閘極。
除了上述擴散區以及閘極結構之外，本實施例中8T-SRAM記憶單元10更包含有複數個接觸結構。其中包含有至少兩對稱排列的延伸接觸結構72A、72B，其中延伸接觸結構72A橫跨於各第一擴散區58A、各第二擴散區58B與第三擴散區58C上，延伸接觸結構72B橫跨於各第四擴散區58D、各第五擴散區58E與第六擴散區58F上，將各擴散區相互連接，請配合第1圖來看，延伸接觸結構72A連接第一下拉元件PD1、第一上拉元件PL1、第一存取元件PG1以及第二存取元件PG2的汲極。另外從上視圖來看，延伸接觸結構72A、72B的形狀可能為長條狀或是其他形狀(例如L型等)，本發明不限於此。
本實施例中，階梯狀結構55A的橋接部分56C跨越於延伸接觸結構72A上方(剖面圖可參考上述第3圖)，另外在本發明的其他實施例中，請參考第8圖，第8圖為本發明另一較佳實施例之一靜態隨機存取記憶體之佈局圖，各階梯狀結構55A、55B為一體成形結構，且延伸接觸結構72A包含有延伸接觸結構72A-1與延伸接觸結構72A-2，分別位於階梯狀結構55A的橋接部分56C的兩側。同樣地，延伸接觸結構72B包含有延伸接觸結構72B-1與延伸接觸結構72B-2，分別位於階梯狀結構55B的橋接部分56C的兩側。更包含橋接結構73A跨越階梯狀結構55A的橋接部分56C，並且與延伸接觸結構72A-1與延伸接觸結構72A-2電性連接；橋接結構73B跨越階梯狀結構55B的橋接部分56C，並且與延伸接觸結構72B-1與延伸接觸結構72B-2電性連接(剖面圖可參考上述第5圖與第6圖，但第6圖中所示的鰭狀結構54A、54B並未出現於本實施例中)。
除了上述延伸接觸結構72A、72B之外，其他位於基底52上的接觸結構(包含接觸結構74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B以及88A、88B)其位置對應第一較佳實施例所述的各接觸結構。而不同之處在於，部分的接觸結構在第一較佳實施例中位於鰭狀結構上，而在本實施例中則位於擴散區上，除上述特徵之外，其餘特徵相同，在此不多加贅述。
本實施例特徵在於，第一下拉元件PD1(或第二下拉元件PD2)的閘極結構並不限於長條形結構，而可以設計成如本案所述的階梯狀或是其他形狀，以達到跨越更多擴散區的目的，如此一來，可更有效率利用有限的空間，並且進一步提升第一下拉元件PD1(或第二下拉元件PD2)的讀取速度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10 8T-SRAM‧‧‧記憶單元
10’ 8T-SRAM‧‧‧記憶單元
11‧‧‧特定範圍
11A‧‧‧邊界
24‧‧‧儲存節點
26‧‧‧儲存節點
28‧‧‧串接電路
30‧‧‧串接電路
52‧‧‧基底
54‧‧‧鰭狀結構
54A‧‧‧第一鰭狀結構
54B‧‧‧第二鰭狀結構
54C‧‧‧第三鰭狀結構
54D‧‧‧第四鰭狀結構
54E‧‧‧第五鰭狀結構
54F‧‧‧第六鰭狀結構
54A’‧‧‧鰭狀結構
54B’‧‧‧鰭狀結構
54D’‧‧‧鰭狀結構
54E’‧‧‧鰭狀結構
55A、55B‧‧‧階梯狀結構
56A‧‧‧第一部分
56B‧‧‧第二部分
56C‧‧‧橋接部分
57‧‧‧接觸結構
58A‧‧‧第一擴散區
58B‧‧‧第二擴散區
58C‧‧‧第三擴散區
58D‧‧‧第四擴散區
58E‧‧‧第五擴散區
58F‧‧‧第六擴散區
60A、60B‧‧‧第一存取閘極結構
62A、62B‧‧‧第二存取閘極結構
72A、72B‧‧‧延伸接觸結構
72A-1、72A-2‧‧‧延伸接觸結構
72B-1、72B-2‧‧‧延伸接觸結構
73A、73B‧‧‧接觸結構
74A、74B‧‧‧接觸結構
76A、76B‧‧‧接觸結構
78A、78B‧‧‧接觸結構
80A、80B‧‧‧接觸結構
82A、80B‧‧‧接觸結構
84A、84B‧‧‧接觸結構
86A、86B‧‧‧接觸結構
88A、88B‧‧‧接觸結構
PL1‧‧‧第一上拉元件
PD1‧‧‧第一下拉元件
PL2‧‧‧第二上拉元件
PD2‧‧‧第二下拉元件
PG1‧‧‧第一存取元件
PG2‧‧‧第二存取元件
PG3‧‧‧第三存取元件
PG4‧‧‧第四存取元件
Vcc‧‧‧電壓源
Vss‧‧‧電壓源
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
WL‧‧‧字元線
WL1‧‧‧字元線
WL2‧‧‧字元線
O‧‧‧中心
A-A’‧‧‧剖面線
B-B’‧‧‧剖面線
C-C’‧‧‧剖面線
第1圖為本發明靜態隨機存取記憶體中一組八電晶體靜態隨機存取記憶體(eight-transistor SRAM,8T-SRAM)記憶單元之電路圖。
第2圖為本發明第一較佳實施例之一靜態隨機存取記憶體之佈局圖。
第3圖繪示第2圖中沿著剖面線A-A’所得的剖面圖。
第4圖為本發明另一較佳實施例之一靜態隨機存取記憶體之佈局圖。
第5圖繪示第4圖中沿著剖面線B-B’所得的剖面圖。
第6圖繪示第4圖中沿著剖面線C-C’所得的剖面圖。
第7圖為本發明第二較佳實施例之一靜態隨機存取記憶體之佈局圖。 第8圖為本發明另一較佳實施例之一靜態隨機存取記憶體之佈局圖。

Claims (20)

  1. 一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含：兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)；至少二存取元件(PGs)分別與該兩互相耦合的反向器之輸出端連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有鰭狀電晶體(FinFET)；複數個鰭狀結構位於該基底上，該些鰭狀結構至少包含有至少一第一鰭狀結構、至少一第二鰭狀結構、至少一第三鰭狀結構、至少一第四鰭狀結構以及至少一第五鰭狀結構；各該反向器包含一階梯狀結構，該階梯狀結構包含有一第一部分與一第二部分沿著一第一方向排列，以及一連接該第一部分與該第二部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該第一部分橫跨於該至少一第一鰭狀結構且該第二部分則跨越該至少一第二鰭狀結構並組成該至少一下拉元件(PDs)，其中該第一部分橫跨於該至少一第三鰭狀結構並組成該至少一上拉元件(PLs)；各該反向器包含一第一存取閘極結構與一第二存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀結構的該第一部分排列方向相同，且該第一存取閘極結構與該第一部分具有相同的一對稱軸，該第二存取閘極結構與該階梯狀結構的該第二部分排列方向相同，且該第二存取閘極結構與第二部分具有相同的另一對稱軸，其中該第一存取閘極結構橫跨於該至少一第四鰭狀結構並組成該至少二存 取元件(PGs)的其中之一，其中該第二存取閘極結構橫跨於該至少一第五鰭狀結構並組成該至少二存取元件(PGs)的另一個；以及至少一第一延伸接觸結構，橫跨於該至少一第一鰭狀結構與該至少一第二鰭狀結構。
  2. 如申請專利範圍第1項所述的佈局圖案，其中該階梯狀結構的該第一部分與該第二部分具有不同的對稱軸。
  3. 如申請專利範圍第1項所述的佈局圖案，其中該至少第一延伸接觸結構更跨越於該至少一第三鰭狀結構。
  4. 如申請專利範圍第1項所述的佈局圖案，其中更包含至少一字元線，與該第一存取閘極結構電性連接。
  5. 如申請專利範圍第1項所述的佈局圖案，其中該橋接部分位於該第一部分與該第一存取閘極之間。
  6. 如申請專利範圍第1項所述的佈局圖案，其中該橋接部分位於該第二部分與該第二存取閘極結構之間。
  7. 如申請專利範圍第1項所述的佈局圖案，其中該SRAM佈局圖案位於一特定範圍內，該特定範圍具有一邊界，其中該第二部分與該第一存取閘極相鄰於該邊界。
  8. 如申請專利範圍第1項所述的佈局圖案，其中更包含一第二階梯狀結構，與該階梯狀結構對稱排列。
  9. 如申請專利範圍第1項所述的佈局圖案，其中該階梯狀結構的該橋接結構跨越於該至少一第一延伸接觸結構上方。
  10. 如申請專利範圍第1項所述的佈局圖案，其中該階梯狀結構的該第一部分、該第二部分與該橋接結構為一體成型結構，且更包含有一第二橋接結構跨越於該階梯狀結構的該橋接結構上方。
  11. 一種靜態隨機存取記憶體(SRAM)的佈局圖案，至少包含：兩反向器互相耦合以儲存資料，該兩反向器包含一第一反向器與一第二反向器，各該反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)；至少二存取元件(PGs)分別與該兩互相耦合的反向器之輸出端連接，其中各該上拉元件(PLs)、各該下拉元件(PDs)以及各該存取元件(PGs)包含有平面電晶體(planar transistor)；複數個擴散區位於該基底上，該些擴散區至少包含有至少一第一擴散區、至少一第二擴散區與至少一第三擴散區；各該反向器包含一階梯狀結構，該階梯狀結構包含有一第一部分與一第二部分沿著一第一方向排列，以及一連接該第一部分與該第二部分的橋接部分，該橋接部分沿著一第二方向排列，其中該第一方向與該第二方向互相垂直，其中該第一部分橫跨於該至少一第一擴散區且該第二部分則跨越該至少一第二擴散區並組成該至少一下拉元件 (PDs)，其中該第一部分橫跨於該至少一第三擴散區並組成該至少一上拉元件(PLs)；各該反向器包含一第一存取閘極結構與一第二存取閘極結構，位於該基底上，其中該第一存取閘極結構與該階梯狀結構的該第一部分排列方向相同，且該第一存取閘極結構與該第一部分具有相同的一對稱軸，該第二存取閘極結構與該階梯狀結構的該第二部分排列方向相同，且該第二存取閘極結構與第二部分具有相同的另一對稱軸，其中該第一存取閘極結構橫跨於該至少一第一擴散區並組成該至少二存取元件(PGs)的其中之一，其中該第二存取閘極結構橫跨於該至少一第二擴散區並組成該至少二存取元件(PGs)的另一個；以及至少一第一延伸接觸結構，橫跨於該至少一第一擴散區與該至少一第二擴散區。
  12. 如申請專利範圍第11項所述的佈局圖案，其中該階梯狀結構的該第一部分與該第二部分具有不同的對稱軸。
  13. 如申請專利範圍第11項所述的佈局圖案，其中該至少第一延伸接觸結構更跨越於該至少一第三擴散區。
  14. 如申請專利範圍第11項所述的佈局圖案，其中更包含至少一字元線，與該第一存取閘極結構電性連接。
  15. 如申請專利範圍第11項所述的佈局圖案，其中該橋接部分位於該第一部分與該第一存取閘極之間。
  16. 如申請專利範圍第11項所述的佈局圖案，其中該橋接部分位於該第二部分與該第二存取閘極結構之間。
  17. 如申請專利範圍第11項所述的佈局圖案，其中該SRAM佈局圖案位於一特定範圍內，該特定範圍具有一邊界，其中該第二部分與該第一存取閘極相鄰於該邊界。
  18. 如申請專利範圍第11項所述的佈局圖案，其中更包含一第二階梯狀結構，與該階梯狀結構對稱排列。
  19. 如申請專利範圍第11項所述的佈局圖案，其中該階梯狀結構的該橋接結構跨越於該至少一第一延伸接觸結構上方。
  20. 如申請專利範圍第11項所述的佈局圖案，其中該階梯狀結構的該第一部分、該第二部分與該橋接結構為一體成型結構，且更包含有一第二橋接結構跨越於該階梯狀結構的該橋接結構上方。
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