KR20070036214A - 반도체소자의 센스앰프 - Google Patents

반도체소자의 센스앰프 Download PDF

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Abstract

본 발명은 추가 공정을 최소화하면서 레이아웃 면적을 축소시킬 수 있는 센스앰프를 제공하기 위한 것으로, 본 발명의 센스앰프는 두개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터로 이루어진 반도체소자의 센스앰프에 있어서, 상기 각 트랜지스터는, 활성영역, 상기 활성영역의 소정 영역에서 소정 깊이를 갖는 슬릿 형상의 복수개 리세스채널이 서로 소정 간격을 갖고 배치된 리세스채널어레이, 및 상기 리세스채널어레이 상부에 형성된 게이트를 포함하여 복수개의 FinFET가 병렬연결된 구조가 되고, 이로써 본 발명은 센스앰프를 구성하는 각 트랜지스터의 채널을 리세스채널어레이로 구현하고 그 위에 게이트를 구현하므로써 하나의 트랜지스터가 병렬연결된 복수개의 FinFET가 되도록 하여 동일 면적에서 많은 전류가 흐르게 되어 센스앰프의 레이아웃 면적을 축소시킬 수 있는 효과가 있다.
센스앰프, 레이아웃, 리세스채널, 리세스채널어레이, FinFET

Description

반도체소자의 센스앰프{SENSE AMPLIFIER IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 메모리 소자의 센스앰프의 회로도,
도 2는 도 1에 나타낸 센스앰프의 구조를 도시한 레이아웃 도면,
도 3은 종래기술에 따른 센스앰프를 구성하고 있는 트랜지스터의 게이트 구조를 도시한 도면,
도 4는 본 발명의 실시예에 따른 센스앰프의 레이아웃 구조를 도시한 도면이다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 단면도,
도 5b는 도 5a의 리세스채널어레이와 게이트가 제공하는 FinFET의 병렬연결 구조를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 제1활성영역 202 : 제2활성영역
203 : 제3활성영역 204 : 제4활성영역
211, 212, 213, 214 : 리세스채널 210 : 리세스채널어레이
P1G, N1G, P2G, N2G : 게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 센스앰프 구조에 관한 것이다.
반도체 메모리 소자의 센스앰프(Sense Amp.)는 피모스(PMOS) 트랜지스터를 이용한 풀 업 소자와 엔모스(NMOS) 트랜지스터를 이용한 풀 다운 소자로 구성되어, 비트 라인(BL)과 바비트라인(/BL)에 실리는 데이타 전압을 증폭하여 데이타 버스로출력한다.
이와 같은 반도체 메모리 소자의 센스앰프의 회로를 도 1에 나타내었다.
도 1에 도시된 반도체 메모리 소자의 센스앰프는 바비트라인(/BL)과 비트라인(BL)의 데이타를 센싱하는 것으로서, 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N1)가 전원전압(VDD)과 접지(Vss) 사이에 직렬 연결되고, 또 다른 제2PMOS 트랜지스터(P2)와 제2NMOS 트랜지스터(N2)가 역시 전원전압(VDD)과 접지(Vss)사이에 직렬 연결된다.
전술한 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N1)의 경우, 공통 연결된 드레인은 바비트라인(/BL)에 연결되며, 공통 연결된 게이트는 비트라인(BL)에 연결된다. 그리고, 제2PMOS 트랜지스터(P2)와 제2NMOS 트랜지스터(N2)의 경우에는, 공통 연결된 드레인이 비트 라인(BL)에 연결되고, 공통 연결된 게이트는 바비트라 인(/BL)에 연결된다.
도 2는 도 1에 나타낸 센스앰프의 구조를 도시한 레이아웃 도면이다.
도 2를 참조하면, 네개의 트랜지스터가 형성될 활성영역(100)은 사각형 형상을 갖고, 활성영역(100) 상부에는 링 형상(ring type)의 각 트랜지스터의 게이트(P1G, P2G, N1G, N2G)가 형성되어 있다.
위와 같은 종래기술에서 센스앰프를 구성하고 있는 트랜지스터들은 전류증가를 위하여 리세스게이트(Recess gate) 구조를 이용한다.
도 3은 종래기술에 따른 센스앰프를 구성하고 있는 트랜지스터의 게이트 구조를 도시한 도면으로서, 반도체기판(11)의 소정영역에 소자분리막(12)을 형성하고, 소자분리막(12)에 의해 정의된 활성영역(100)의 일부분을 소정 깊이로 리세스식각하여 게이트가 형성될 리세스채널(13)을 형성하며, 이 리세스채널(13)에 일부가 매립되면서 반도체기판(11)의 표면 위로 돌출되는 형상의 리세스게이트(RG)를 형성한다.
최근에는 셀사이즈가 축소(Shrink)됨에 따라 셀피치(cell pitch)에 따라 연동되는 센스앰프의 면적 축소가 큰 이슈로 대두되고 있다.
그러나, 종래기술의 센스앰프는 각 트랜지스터의 게이트를 리세스게이트구조로 하고 그 형태를 링 형상으로 형성하기 때문에 센스앰프의 면적을 축소시키는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 추가 공정을 최소화하면서 레이아웃 면적을 축소시킬 수 있는 센스앰프를 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 센스앰프는 두개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터로 이루어진 반도체소자의 센스앰프에 있어서, 상기 각 트랜지스터는, 활성영역, 상기 활성영역의 소정 영역에서 소정 깊이를 갖는 슬릿 형상의 복수개 리세스채널이 서로 소정 간격을 갖고 배치된 리세스채널어레이, 및 상기 리세스채널어레이 상부에 형성된 게이트를 포함하여 복수개의 FinFET가 병렬연결된 구조가 되는 것을 특징으로 한다.
바람직하게, 상기 리세스채널은 트렌치 구조이고, 상기 리세스채널간 간격은 1nm∼5nm이며, 상기 리세스채널의 깊이는 1000Å∼2000Å인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 센스앰프의 레이아웃 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 센스앰프는 네 개의 트랜지스터로 구성되기 위해 각 트랜지스터가 형성될 활성영역(201, 202, 203, 204) 이 독립적으로 정의된다.
먼저, 제1활성영역(201)과 제2활성영역(202)은 NMOS 트랜지스터와 PMOS 트랜지스터가 형성될 활성영역으로서, 설명의 편의상 제1활성영역(201)은 제1PMOS 트랜지스터가 형성될 활성영역이고, 제2활성영역(202)은 제1NMOS 트랜지스터가 형성될 활성영역이라 한다.
그리고, 제3활성영역(203)과 제4활성영역(204)은 NMOS 트랜지스터와 PMOS 트랜지스터가 형성될 활성영역으로서, 설명의 편의상 제3활성영역(203)은 제2PMOS 트랜지스터가 형성될 활성영역이고, 제4활성영역(204)은 제2NMOS 트랜지스터가 형성될 활성영역이라 한다.
상술한 제1활성영역 내지 제4활성영역(201∼204)은 그 형태가 모두 동일한 독립적 구조이면서도 배치에 있어서는 대칭 및 회전 관계가 존재한다.
예컨대, 제1활성영역(201)과 제3활성영역(203), 그리고 제2활성영역(202)과 제4활성영역(204)은 수평축(x축)을 기준으로 서로 대칭된 구조이며, 제2활성영역(202)은 제1활성영역(201)을 시계방향으로 180° 회전시킨 구조이고, 제4활성영역(204)은 제3활성영역(203)을 반시계 방향으로 180° 회전시킨 구조이다. 따라서, 제1활성영역(201)과 제3활성영역(203)이 서로 대칭되는 구조가 되고, 제2활성영역(202)과 제4활성영역(204)이 서로 대칭되는 구조가 된다.
이렇듯, 각 활성영역들 각각의 구조는 동일하지만, 그 배치에 있어서 수평축 방향으로 대칭되거나 시계방향 및 반시계으로 회전시켜 배치하고 있다. 한편, 제1활성영역(201)과 제3활성영역(203)은 서로 접하고, 제2활성영역(202)과 제4활성영 역(204)은 서로 접하지 않으며, 제1활성영역(201)과 제2활성영역(202)은 서로 접하고, 제3활성영역(203)과 제4활성영역(204)은 서로 접한다. 즉, 제1활성영역(201)의 일측에 제2활성영역(202)이 접하고, 제1활성영역(201)의 타측에 제3활성영역(203)이 접하며, 제3활성영역(203)의 일측에 제4활성영역(204)이 접하되, 각 활성영역은 전술한 바와 같이 회전하여 대칭 관계를 갖는다.
상기 제1활성영역의 타측과 접하며 상기 제2PMOS트랜지스터가 형성될 제3활성영역; 및
상기 제3활성영역의 일측과 접하며 상기 제2NMOS트랜지스터가 형성될 제4활성영역
상술한 바에 의하면, 종래기술은 활성영역이 일체형의 사각형 형태이고, 각 게이트에 의해 그 영역이 구분되었으나, 본 발명은 각 트랜지스터가 형성될 활성영역이 각각 구분되어 있다.
그리고, 각 활성영역은 그 내부에 소정 깊이의 슬릿(Slit) 형상의 리세스채널(211, 212, 213, 214)이 복수개 배열된 리세스채널어레이(Recess pattern array, 210)가 형성되어 있고, 각 리세스채널어레이(210) 상부에는 센스앰프를 구성하는 네개의 트랜지스터의 게이트(P1G, N1G, P2G, N2G)가 형성되어 있다.
예를 들어, 제1활성영역(201)에 형성된 리세스채널어레이(210) 상부에 제1PMOS 트랜지스터의 게이트(P1G)가 형성되고, 제2활성영역(202)에 형성된 리세스채널어레이(210) 상부에 제1NMOS 트랜지스터의 게이트(N1G)가 형성되고, 제3활성영역(203)에 형성된 리세스채널어레이(210) 상부에 제2PMOS 트랜지스터의 게이트(P2G) 가 형성되고, 제4활성영역(204)에 형성된 리세스채널어레이 상부에 제2NMOS 트랜지스터의 게이트(N2G)가 형성된다.
상기한 리세스채널어레이(210)는 도면상에서는 각각 4개의 리세스채널이 도시되어 있으나 그 갯수는 그 이상이 될 수 있으며, 각 리세스채널의 폭(x축 방향)과 각 리세스채널간 간격은 1nm∼5nm, 깊이는 1000Å∼2000Å이다. 그리고, 각 트랜지스터의 게이트는 링 형상이 아닌 라인 형상이며, 도면상에서 리세스채널어레이 상부를 덮는 구조이면서 각 활성영역의 중심부분을 가로지르는 형태이다. 즉, 수평축(x축) 방향으로 뻗은 구조이다.
마지막으로, 각 게이트 양측에는 소스/드레인(도면부호 생략)이 형성되고, 소스/드레인 상에는 콘택(220)이 형성되어 있다. 이러한 콘택(220) 상에는 도시하지 않았지만, 도 1과 같은 등가회로도를 만족시키기 위해 제1PMOS트랜지스터와 제1NMOS트랜지스터의 연결, 제2PMOS트랜지스터와 제2NMOS트랜지스터의 연결, 게이트와 이웃하는 출력단간 연결 등을 위한 배선이 형성된다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 단면도이고, 도 5b는 도 5a의 리세스채널어레이와 게이트가 제공하는 FinFET의 병렬연결 구조를 도시한 회로도이다.
도 5a를 참조하면, 반도체기판(21)에 소자분리막(22)이 형성되고, 소자분리막(22)에 의해 정의된 활성영역, 즉 제2활성영역(202)에 소정 깊이의 트렌치 구조인 리세스채널(211, 212, 213, 214)이 그룹을 이루는 리세스채널어레이(210)가 형성되며, 리세스채널어레이(210)의 각 리세스채널을 동시에 매립하면서 반도체 기판(21) 표면 위로 돌출되는 라인 형상의 게이트(N1G)가 형성된다.
이때, 게이트(N1G) 아래에는 게이트산화막(도시 생략)이 형성되며, 게이트는 폴리실리콘(23), 텅스텐실리사이드(24) 및 게이트하드마스크(25)의 순서로 적층된 구조이다.
도 5a에 따르면, 본 발명의 센스앰프를 구성하는 각 트랜지스터는 여러개의 리세스채널이 그룹을 이룬 리세스채널어레이 위에 게이트가 형성되므로 도 5b에 도시된 여러개의 FinFET이 병렬 연결된 구조(FF1∼FF3)가 된다. FinFET은 잘 알려진 바와 같이, 핀구조의 활성영역 상부에 게이트가 가로지르고 게이트 양측의 소스/드레인이 형성되는 소자로서, 소자의 크기를 증가시키지 않고도 더 나은 전류제어를 제공하는 이점을 갖고 있다.
이와 같이 FinFET가 병렬연결된 구조가 되면, 리세스채널(211∼214)의 측벽(도 5a의 'F' 참조)을 채널로 이용하고 리세스채널(211∼214) 좌우에서 게이트의 바이어스가 인가되어 채널의 이동도(mobility)가 증가(표면 이동도에서 벌크이동도로 증가)하게 된다.
상술한 실시예에 따르면, 센스앰프를 구성하는 어느 하나의 트랜지스터가 병렬연결된 복수개의 FinFET로 구성된다.
전술한 바와 같이, 본 발명은 복수개의 FinFET를 하나의 트랜지스터가 형성될 면적에 구현하므로써 동일 면적에서 많은 전류가 흐르게 되어 센스앰프의 레이아웃 면적을 축소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 센스앰프를 구성하는 각 트랜지스터의 채널을 리세스채널어레이로 구현하고 그 위에 게이트를 구현하므로써 하나의 트랜지스터가 병렬연결된 복수개의 FinFET가 되도록 하여 동일 면적에서 많은 전류가 흐르게 되어 센스앰프의 레이아웃 면적을 축소시킬 수 있는 효과가 있다.

Claims (9)

  1. 두개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터로 이루어진 반도체소자의 센스앰프에 있어서,
    상기 각 트랜지스터는,
    활성영역;
    상기 활성영역의 소정 영역에서 소정 깊이를 갖는 슬릿 형상의 복수개 리세스채널이 서로 소정 간격을 갖고 배치된 리세스채널어레이; 및
    상기 리세스채널어레이 상부에 형성된 게이트를 포함하여,
    복수개의 FinFET가 병렬연결된 구조가 되는 반도체소자의 센스앰프.
  2. 제1항에 있어서,
    상기 두개의 NMOS 트랜지스터와 두 개의 PMOS 트랜지스터가 각각 제1,2NMOS트랜지스터와 제1,2PMOS트랜지스터로 이루어지고,
    상기 활성영역은,
    상기 제1PMOS트랜지스터가 형성될 제1활성영역;
    상기 제1활성영역의 일측과 접하며 상기 제1NMOS트랜지스터가 형성될 제2활성영역;
    상기 제1활성영역의 타측과 접하며 상기 제2PMOS트랜지스터가 형성될 제3활 성영역; 및
    상기 제3활성영역의 일측과 접하며 상기 제2NMOS트랜지스터가 형성될 제4활성영역
    을 포함하는 것을 특징으로 하는 반도체소자의 센스앰프.
  3. 제2항에 있어서,
    상기 제1활성영역과 제3활성영역은 일정 축을 기준으로 서로 대칭된 구조이며, 상기 제2활성영역과 제4활성영역은 상기 축을 기준으로 서로 대칭된 구조인 것을 특징으로 하는 반도체소자의 센스앰프.
  4. 제3항에 있어서,
    상기 제2활성영역은 상기 제1활성영역과 동일한 형태를 갖되, 상기 제1활성영역을 시계방향으로 180° 회전시킨 구조인 것을 특징으로 하는 반도체소자의 센스앰프.
  5. 제3항에 있어서,
    상기 제4활성영역은 상기 제3활성영역과 동일한 형태를 갖되, 상기 제3활성 영역을 반시계 방향으로 180° 회전시킨 구조인 것을 특징으로 하는 반도체소자의 센스앰프.
  6. 제3항에 있어서,
    상기 제2활성영역과 상기 제4활성영역은 서로 일정 간격을 두고 이격되는 것을 특징으로 하는 반도체소자의 센스앰프.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 리세스채널어레이에서,
    상기 리세스채널은 트렌치 구조인 것을 특징으로 하는 반도체소자의 센스앰프.
  8. 제7항에 있어서,
    상기 리세스채널간 간격은
    1nm∼5nm인 것을 특징으로 하는 반도체소자의 센스앰프.
  9. 제7항에 있어서,
    상기 리세스채널의 깊이는
    1000Å∼2000Å인 것을 특징으로 하는 반도체소자의 센스앰프.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8748978B2 (en) 2011-05-11 2014-06-10 Hynix Semiconductor Inc. Sense-amp transistor of semiconductor device and method for manufacturing the same
KR20150007914A (ko) * 2013-07-11 2015-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조 전계 효과 트랜지스터 기술을 위한 감지 증폭기 레이아웃
US9406663B2 (en) 2013-01-23 2016-08-02 Samsung Electronics Co., Ltd. Semiconductor devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8748978B2 (en) 2011-05-11 2014-06-10 Hynix Semiconductor Inc. Sense-amp transistor of semiconductor device and method for manufacturing the same
US9406663B2 (en) 2013-01-23 2016-08-02 Samsung Electronics Co., Ltd. Semiconductor devices
KR20150007914A (ko) * 2013-07-11 2015-01-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조 전계 효과 트랜지스터 기술을 위한 감지 증폭기 레이아웃
US9466493B2 (en) 2013-07-11 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier layout for FinFET technology
US10032490B2 (en) 2013-07-11 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier layout for FinFET technology
US10636458B2 (en) 2013-07-11 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier layout for FinFET technology
US11238905B2 (en) 2013-07-11 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier layout for FinFET technology

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