JP5259376B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）セルを配置したセルアレイを有する半導体記憶装置に関する。

一般にＳＲＡＭセルは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるインバータを２つ備え、その２つのインバータの入力端子と出力端子とを相互に接続して構成される。そして、このＳＲＡＭセルに対するデータ読み出しを高速化するため、あるいはデータ書き込み中にデータ読み出しを実行するために、ＳＲＡＭセルに書き込みポートに加えて、読み出しポートを設ける構成が知られている。読み出しポートとしては、ＳＲＡＭセルの２つのインバータのいずれかの入力に接続された読み出しドライバトランジスタと読み出し転送トランジスタとにより構成されるものが知られている。この場合、１つのＳＲＡＭセルは８個のＭＯＳトランジスタにより構成されることになる。

また、読み出しポートとして、ＳＲＡＭセルの２つのインバータの双方の入力にそれぞれ接続された２つの読み出しドライバトランジスタ及び読み出し転送トランジスタを備える構成も知られている。この場合、１つのＳＲＡＭセルは１０個のＭＯＳトランジスタにより構成されることになる（特許文献１及び２参照）。

近年、スケーリングの進展に伴いセルサイズの縮小が図られている。トランジスタを流れるセル電流の値は、素子の微細化により減少するが、読み出しポートにおける読み出し特性の向上のためには、読み出し転送トランジスタを流れるセル電流が大きい方が望ましい。そのため、読み出し転送トランジスタのセルサイズを縮小することは困難であった。
特開平１１−７７７３号公報 特開平７−２４００９５号公報

本発明は、以上の点に鑑みなされたもので、セルサイズを縮小化しつつ、読み出し特性を向上させることができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイを有する半導体記憶装置であって、前記ＳＲＡＭセルは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなる第１のインバータと、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタからなり、前記第１のインバータと入力端及び出力端が相互に接続された第２のインバータと、第１の書き込みビット線と前記第１のインバータの出力端との間に接続され、ゲートが書き込みワード線に接続された第１の書き込み転送トランジスタと、第２の書き込みビット線と前記第２のインバータの出力端との間に接続され、ゲートが前記書き込みワード線に接続された第２の書き込み転送トランジスタと、前記第１のインバータ又は前記第２のインバータのいずれか一方の入力端にゲートが接続された第１の読み出しドライバトランジスタと、前記第１の読み出しドライバトランジスタを介して第１の読み出しビット線と接続され、ゲートが読み出しワード線に接続された第１の読み出し転送トランジスタとを備え、前記第１の読み出し転送トランジスタは、前記メモリセルアレイ内の少なくとも２つの前記ＳＲＡＭセルの間で共有されることを特徴とする。

本発明によれば、セルサイズを縮小化しつつ、読み出し特性を向上させることができる半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。

本実施の形態に係る半導体記憶装置のメモリセルアレイには、ＳＲＡＭセルＭＣがマトリクス状に配列されている。図１には、２つのＳＲＡＭセルＭＣ１及びＭＣ２が示されている。ＳＲＡＭセルＭＣ１、ＭＣ２は、第１のインバータＩＮＶ１及び第２のインバータＩＮＶ２を有する。第１のインバータＩＮＶ１は、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され、直列接続された第１のＰＭＯＳトランジスタＱｐ１及び第１のＮＭＯＳトランジスタＱｎ１からなる。第２のインバータＩＮＶ２は、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され、直列接続された第２のＰＭＯＳトランジスタＱｐ２及び第２のＮＭＯＳトランジスタＱｎ２からなる。第１のインバータＩＮＶ１と第２のインバータＩＮＶ２は、それぞれの入力端子と出力端子とが相互に接続されている。

また、第１のインバータＩＮＶ１の出力端と第１の書き込みビット線ＷＢＬＢｉ（ｉ＝１、２）との間に第１の書き込み転送トランジスタＱｗｘ１が接続され、第２のインバータＩＮＶ２の出力端と第２の書き込みビット線ＷＢＬｉ（ｉ＝１、２）との間に第２の書き込み転送トランジスタＱｗｘ２が接続されている。第１及び第２の書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２のゲートは、書き込みワード線ＷＷＬに接続されている。本実施の形態において、この第１及び第２の書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２がＳＲＡＭセルＭＣ１、ＭＣ２の書き込みポートとなる。

ＳＲＡＭセルＭＣへのデータ書き込み時には、書き込みデータに応じた電圧を書き込みビット線ＷＢＬｉ及びＷＢＬＢｉに印加する。その後、書き込みワード線ＷＷＬを選択して書き込み転送トランジスタＱｗｘ１及びＱｗｘ２を導通させて、ＳＲＡＭセルＭＣにデータを書き込む。

第２のインバータＩＮＶ２の入力端には、第１の読み出しドライバトランジスタＱｒｄ１のゲートが接続されている。第１の読み出しドライバトランジスタＱｒｄ１のドレインは読み出しビット線ＲＢＬ１に接続され、ソースは第１の読み出し転送トランジスタＱｒｘ１のドレインに接続されている。第１の読み出し転送トランジスタＱｒｘ１のソースは接地線ＶＳＳに接続され、ゲートは読み出しワード線ＲＷＬに接続されている。本実施の形態において、読み出しドライバトランジスタＱｒｄ１及び読み出し転送トランジスタＱｒｘ１がＳＲＡＭセルＭＣ１の読み出しポートとなる。

ＳＲＡＭセルＭＣ１、ＭＣ２からのデータ読み出し時には、読み出しワード線ＲＷＬを選択して読み出し転送トランジスタＱｒｘ１を導通させる。また、読み出しドライバトランジスタＱｒｄ１及びＱｒｄ２の導通、非導通は、ＳＲＡＭセルＭＣのデータに基づいて制御される。ここで、読み出しビット線ＲＢＬ１及びＲＢＬ２に読み出し電流を流して、この読み出し電流が接地線ＶＳＳに放電されるか否かによりＳＲＡＭセルＭＣに保持されたデータを検知することができる。

２つのＳＲＡＭセルＭＣ１及びＭＣ２は、メモリセルアレイ上において、第１の読み出し転送トランジスタＱｒｘ１を中心に線対称のパターンで配置されている。ＳＲＡＭセルＭＣ２において、ＳＲＡＭセルＭＣ１と対応する箇所には対応する符号を付し、その説明を省略する。

本実施の形態のＳＲＡＭセルアレイでは、ＳＲＡＭセルＭＣ１の読み出しドライバトランジスタＱｒｄ１のソースと、ＳＲＡＭセルＭＣ２の読み出しドライバトランジスタＱｒｄ２のソースとが互いに接続されている。また、ＳＲＡＭセルＭＣ１の読み出しドライバトランジスタＱｒｄ１のソースと、ＳＲＡＭセルＭＣ２の読み出しドライバトランジスタＱｒｄ２のソースとは、第１の読み出し転送トランジスタＱｒｘ１に共通に接続されている。すなわち、隣接する２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で、１つの読み出し転送トランジスタＱｒｘが共有されている。

図２は、本実施の形態のＳＲＡＭセルＭＣの半導体基板上でのレイアウトを示す平面図である。図３は、図２に示すＳＲＡＭセルＭＣの半導体基板上でのレイアウトを拡大して示した平面図である。なお、このレイアウトは、半導体基板上に形成されるウエル領域から第１金属配線層までの各層のレイアウトを重ねて図示したものである。第１金属配線層の上層の第２金属配線層には、書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬ、ＷＢＬＢ、読み出しワード線ＲＷＬ、読み出しビット線ＲＢＬ、電源線ＶＤＤ及び接地線ＶＳＳがウエル領域に沿って形成されるが、図２及び図３においてはこれらの構成を省略している。また、後述するコンタクトＣ０〜Ｃ２６において、内部が空白のコンタクトは、第２金属配線層に形成される配線に接続され、内部に×印のあるコンタクトは、半導体基板上のウェル領域に接続されるコンタクトである。

図２は、半導体基板上において、ＳＲＡＭセルＭＣ及び書き込みポートを構成するトランジスタが形成されるセル領域（Cell Region）と、読み出しポートを構成するトランジスタが形成される読み出しポート領域（Read Port）とを示している。図２には、４つのＳＲＡＭセルのレイアウト及び読み出しポートが示されている。以下、図２の破線部Ａの拡大図である図３を用いて、ＳＲＡＭセルの具体的な構成を説明する。

１つのＳＲＡＭセルＭＣを構成するトランジスタＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２と、書き込みポートを構成するトランジスタＱｗｘ１、Ｑｗｘ２とは、Ｎウエル領域ＮＷ１と、その両側のＰウエル領域ＰＷ１、ＰＷ２からなる平行な３つのウエル領域ＰＷ１、ＮＷ１、ＰＷ２内に、ほぼ点対称パターンに形成される。Ｐウエル領域ＰＷ１、ＰＷ２には、これらＰウエル領域ＰＷ１、ＰＷ２と平行に延びるストライプ状のＮ型拡散層ＤＮ１、ＤＮ２がそれぞれ形成されている。Ｎウエル領域ＮＷ１には、Ｎウエル領域ＮＷ１と平行に延びるストライプ状のＰ型拡散層ＤＰ１、ＤＰ２が形成されている。

Ｐウエル領域ＰＷ１のＮ型拡散層ＤＮ１に沿って第１のＮＭＯＳトランジスタＱｎ１及び第１の書き込み転送トランジスタＱｗｘ１が直列に形成されている。また、Ｎウエル領域ＮＷ１のＰ型拡散層ＤＰ１、ＤＰ２に沿って第１及び第２のＰＭＯＳトランジスタＱｐ１、Ｑｐ２がそれぞれ形成されている。そして、Ｐウエル領域ＰＷ２のＮ型拡散層ＤＮ２に沿って第２のＮＭＯＳトランジスタＱｎ２及び第２の書き込み転送トランジスタＱｗｘ２が直列に形成されている。

トランジスタＱｎ１、Ｑｐ１の共通のゲートＧＣ１は、ウエル領域ＮＷ１、ＰＷ１の境界を横切るストライプ状のポリシリコンによって形成されている。トランジスタＱｎ２、Ｑｐ２の共通のゲートＧＣ２は、ウエル領域ＮＷ１、ＰＷ２の境界を横切るストライプ状のポリシリコンによって形成されている。トランジスタＱｎ１、Ｑｐ１のドレインは、ウエル領域ＮＷ１、ＰＷ１の境界を横切る金属配線Ｍ１１を介して接続されると共に、コンタクトＣ５を介してトランジスタＱｎ２、Ｑｐ２の共通のゲートＧＣ２に接続されている。また、トランジスタＱｎ２、Ｑｐ２のドレインは、ウエル領域ＮＷ１、ＰＷ２の境界を横切る金属配線Ｍ１２を介して接続されると共に、コンタクトＣ７を介してトランジスタＱｎ１、Ｑｐ１の共通のゲートＧＣ１に接続されている。トランジスタＱｐ１、Ｑｐ２のソースは、コンタクトＣ６、Ｃ８を介して上層の第２金属配線層に設けられる電源線ＶＤＤに接続されている。トランジスタＱｎ１のソースは、コンタクトＣ４、金属配線Ｍ１０、コンタクトＣ０を介して接地線ＶＳＳに接続されている。トランジスタＱｎ２のソースは、コンタクトＣ９、金属配線Ｍ１３、コンタクトＣ１３を介して接地線ＶＳＳに接続されている。

書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２のゲートＧＣ３、ＧＣ４は、それぞれウエル領域ＰＷ１、ＰＷ２を横切るストライプ状のポリシリコンによって形成され、コンタクトＣ１、Ｃ１２をそれぞれ介して書き込みワード線ＷＷＬに接続されている。書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２のソースは、コンタクトＣ２、Ｃ１１を介して書き込みビット線ＷＢＬＢ１、ＷＢＬ１にそれぞれ接続されている。Ｎ型拡散層ＤＮ１において、第１の書き込み転送トランジスタＱｗｘ１のドレインは、第１のＮＭＯＳトランジスタＱｎ１のドレインと直列に接続され、コンタクトＣ３を介して金属配線Ｍ１１に接続されている。また、Ｎ型拡散層ＤＮ２において、第２の書き込み転送トランジスタＱｗｘ２のドレインは、第２のＮＭＯＳトランジスタＱｎ２のドレインと直列に接続され、コンタクトＣ１０を介して金属配線Ｍ１２に接続されている。

読み出しポートを構成するトランジスタＱｒｄ１、Ｑｒｄ２、Ｑｒｘ１は、Ｐウエル領域ＰＷ２内に、ほぼ線対称パターンに形成される。Ｐウエル領域ＰＷ２には、隣接する２つのＳＲＡＭセルＭＣ１、ＭＣ２に用いられる読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２及び第１の読み出し転送トランジスタＱｒｘ１が形成される。ここで、図３ではその構成をほぼ省略しているが、ＳＲＡＭセルＭＣ１と隣接するＳＲＡＭセルＭＣ２は、読み出しポートの形成される領域を挟んで、線対称パターンに形成される。

Ｐウエル領域ＰＷ２には、Ｐウエル領域ＰＷ２と平行に延びるストライプ状のＮ型拡散層ＤＮ３、ＤＮ４がそれぞれ形成されている。Ｐウエル領域ＰＷ２のＮ型拡散層ＤＮ３に沿って第１の読み出しドライバトランジスタＱｒｄ１が形成されている。また、Ｎ型拡散層ＤＮ４に沿って第２の読み出しドライバトランジスタＱｒｄ２が形成されている。

ＳＲＡＭセルＭＣ１のトランジスタＱｎ２、Ｑｐ２の共通のゲートＧＣ２は、Ｎ型拡散層ＤＮ３まで延長して、第１の読み出しドライバトランジスタＱｒｄ１においても共通のゲートとされている。また、ＳＲＡＭセルＭＣ２のトランジスタＱｎ２、Ｑｐ２の共通のゲートＧＣ２も、Ｎ型拡散層ＤＮ４まで延長して、第２の読み出しドライバトランジスタＱｒｄ２において共通のゲートとされている。第１及び第２の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のドレインは、コンタクトＣ２０、Ｃ２１を介してそれぞれ読み出しビット線ＲＢＬ１、ＲＢＬ２に接続されている。第１及び第２の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソースは、コンタクトＣ２２、Ｃ２３及び金属配線Ｍ２０を介して互いに接続されている。

Ｎ型拡散層ＤＮ３において、第１及び第２の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソースは、第１の読み出し転送トランジスタＱｒｘ１のドレインと直列に接続されている。第１の読み出し転送トランジスタＱｒｘ１のゲートＧＣ１０は、コンタクトＣ２４を介して、読み出しワード線ＲＷＬに接続され、ソースは、コンタクトＣ２５、Ｃ２６を介して接地線ＶＳＳに接続されている。Ｎ型拡散層ＤＮ３、ＤＮ４において、第１の読み出し転送トランジスタＱｒｘ１は、ドレインが第１及び第２の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２に共通に接続され、読み出しワード線ＲＷＬによりその導通が制御される１つのトランジスタとして機能する。これにより、隣接する２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で、１つの読み出し転送トランジスタＱｒｘが共有される。

次に、図４を参照しながら、本実施の形態の読み出しポートについて説明する。図４は、比較例の半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。比較例のＳＲＡＭセルＭＣ１、ＭＣ２の構成は上述の第１の実施の形態と同様であるため、対応する箇所に対応する符号を付してその説明を省略する。比較例のＳＲＡＭセルＭＣは、読み出しドライバトランジスタＱｒｄ及び読み出し転送トランジスタＱｒｘの構成が第１の実施の形態と異なる。

図４において、ＳＲＡＭセルＭＣ１の第２のインバータＩＮＶ２の入力端には、第１の読み出しドライバトランジスタＱｒｄ１’のゲートが接続されている。第１の読み出しドライバトランジスタＱｒｄ１’のドレインは、第１の読み出し転送トランジスタＱｒｘ１’を介して第１の読み出しビット線ＲＢＬ１に接続されている。また、第１の読み出しドライバトランジスタＱｒｄ１’のソースは接地線ＶＳＳに接続されている。

ＳＲＡＭセルＭＣ１に隣接するＳＲＡＭセルＭＣ２の第２のインバータＩＮＶ２の入力端には、第２の読み出しドライバトランジスタＱｒｄ２’のゲートが接続されている。第２の読み出しドライバトランジスタＱｒｄ２’のドレインは、第２の読み出し転送トランジスタＱｒｘ２’を介して第２の読み出しビット線ＲＢＬ２に接続されている。また、第２の読み出しドライバトランジスタＱｒｄ２’のソースは接地線ＶＳＳに接続されている。読み出し転送トランジスタＱｒｘ１’、Ｑｒｘ２’のゲートは、それぞれ読み出しワード線ＲＷＬに接続されている。

図４において、読み出しドライバトランジスタＱｒｄ１’、Ｑｒｄ２’及び読み出し転送トランジスタＱｒｘ１’、Ｑｒｘ２’が読み出しポートとなる。これにより比較例の半導体記憶装置では、読み出しポートを含めた１つのメモリセルは、８つのトランジスタを用いて構成されることとなる。比較例の半導体記憶装置において、ＳＲＡＭセルＭＣからのデータ読み出し時には、読み出しワード線ＲＷＬを選択して読み出し転送トランジスタＱｒｘ１’、Ｑｒｘ２’を導通させる。また、読み出しドライバトランジスタＱｒｄ１’及びＱｒｄ２’の導通、非導通は、ＳＲＡＭセルＭＣのデータに基づいて制御される。ここで、読み出しビット線ＲＢＬ１及びＲＢＬ２に読み出し電流を流して、読み出し電流が接地線ＶＳＳに放電されるか否かによりＳＲＡＭセルＭＣに保持されたデータを検知することができる。

比較例の半導体記憶装置は、読み出しドライバトランジスタＱｒｄ１’、Ｑｒｄ２’のドレイン側に読み出し転送トランジスタＱｒｘ１’、Ｑｒｘ２’が設けられている。読み出しドライバトランジスタＱｒｄ１’、Ｑｒｄ２’のドレイン側は、それぞれ別の読み出しビット線ＲＢＬ１、ＲＢＬ２に接続する必要があるため、２つの読み出し転送トランジスタを用いなければ読み出し動作を制御することができない。

一方、上述の第１の実施の形態に係るＳＲＡＭセルＭＣでは、第１の読み出し転送トランジスタＱｒｘ１を、読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソース側に配置すると共に、隣接する２つのＳＲＡＭセルＭＣの間で共有している。読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソース側は、双方とも接地線ＶＳＳに接続されるため、この導通・非導通は１つのトランジスタにより制御することができる。これにより、本実施の形態に係るＳＲＡＭセルＭＣでは、読み出しポートに配置するトランジスタを１つ減らすことができる。そのため、ＳＲＡＭセルＭＣのセルサイズを縮小化することができる。

［第２の実施の形態］
図５は、本発明の第２の実施の形態に係る半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。

図５において、ＳＲＡＭセルＭＣ１、ＭＣ２、第１及び第２の書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２、読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２及び第１の読み出し転送トランジスタＱｒｘ１の構成は第１の実施の形態と同様であるため、同一の符号を付してその説明を省略する。第２の実施の形態に係る半導体記憶装置は、第３及び第４の読み出しドライバトランジスタＱｒｄ３、Ｑｒｄ４及び第２の読み出し転送トランジスタＱｒｘ２を備える点において、第１の実施の形態と異なる。

ＳＲＡＭセルＭＣ１の第１のインバータＩＮＶ１の入力端には、第３の読み出しドライバトランジスタＱｒｄ３のゲートが接続されている。第３の読み出しドライバトランジスタＱｒｄ３のドレインは読み出しビット線ＲＢＬＢ１に接続され、ソースは第２の読み出し転送トランジスタＱｒｘ２のドレインに接続されている。第２の読み出し転送トランジスタＱｒｘ２のソースは接地線ＶＳＳに接続され、ゲートは第１の読み出し転送トランジスタＱｒｘ１と同様に読み出しワード線ＲＷＬに接続されている。本実施の形態において、第３の読み出しドライバトランジスタＱｒｄ３及び第２の読み出し転送トランジスタＱｒｘ２も、ＳＲＡＭセルＭＣ１の読み出しポートとなる。

また、ＳＲＡＭセルＭＣ１に隣接するＳＲＡＭセルＭＣ２の第１のインバータＩＮＶ１の入力端には、第４の読み出しドライバトランジスタＱｒｄ４のゲートが接続されている。第４の読み出しドライバトランジスタＱｒｄ４のドレインは読み出しビット線ＲＢＬＢ２に接続され、ソースは第２の読み出し転送トランジスタＱｒｘ２のドレインに接続されている。第２の読み出し転送トランジスタＱｒｘ２のソースは接地線ＶＳＳに接続され、ゲートは読み出しワード線ＲＷＬに接続されている。本実施の形態において、第４の読み出しドライバトランジスタＱｒｄ４及び第２の読み出し転送トランジスタＱｒｘ２も、ＳＲＡＭセルＭＣ２の読み出しポートとなる。

本実施の形態のＳＲＡＭセルアレイでは、ＳＲＡＭセルＭＣ１の第３の読み出しドライバトランジスタＱｒｄ３のソースは、図示しない隣接するＳＲＡＭセルＭＣの読み出しドライバトランジスタのソースと互いに接続される。また、ＳＲＡＭセルＭＣ１の第３の読み出しドライバトランジスタＱｒｄ３のソースと、隣接するＳＲＡＭセルＭＣの読み出しドライバトランジスタのソースとは、第２の読み出し転送トランジスタＱｒｘ２に共通に接続されている。また、ＳＲＡＭセルＭＣ２の第４の読み出しドライバトランジスタＱｒｄ３のソースも、図示しない隣接するＳＲＡＭセルＭＣの読み出しドライバトランジスタのソースと互いに接続されるとともに、第２の読み出し転送トランジスタＱｒｘ２に共通に接続されている。すなわち、一の側で隣接する２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で、１つの第１の読み出し転送トランジスタＱｒｘ１が共有される。これとともに、２つのＳＲＡＭセルＭＣ１、ＭＣ２は、他の側で隣接するメモリセルと１つの第２の読み出し転送トランジスタＱｒｘ２を共有している。

図６は、本実施の形態のＳＲＡＭセルＭＣの半導体基板上でのレイアウトを示す平面図である。図７は、図６に示すＳＲＡＭセルＭＣの半導体基板上でのレイアウトを拡大して示した平面図である。図６は、半導体基板上において、ＳＲＡＭセルＭＣ及び書き込みポートを構成するトランジスタが形成されるセル領域（Cell Region）と、読み出しポートを構成するトランジスタが形成される読み出しポート領域（Read Port）とを示している。図６には、４つのＳＲＡＭセルのレイアウト及び読み出しポートが示されている。以下、図６の破線部Ｂの拡大図である図７を用いて、ＳＲＡＭセルの具体的な構成を説明する。

図７において、ＳＲＡＭセルＭＣ１と、書き込みポートを構成するトランジスタとのレイアウトは、第１の実施の形態と同様であるためその記載を省略している。また、読み出しポートのうち、第１の読み出しドライバトランジスタＱｒｄ１、第２の読み出しドライバトランジスタＱｒｄ２及び第１の読み出し転送トランジスタＱｒｘ１のレイアウトは、図３に示す第１の実施の形態と同様であるため、同一の符号を付してその説明を省略する。

本実施の形態において、読み出しポートを構成するトランジスタは、Ｐウエル領域ＰＷ１内にも形成される。Ｐウエル領域ＰＷ１には、ＳＲＡＭセルＭＣ１に用いられる第３の読み出しドライバトランジスタＱｒｄ３及び第２の読み出し転送トランジスタＱｒｘ２が形成される。

Ｐウエル領域ＰＷ１には、Ｐウエル領域ＰＷ１と平行に延びるストライプ状のＮ型拡散層ＤＮ５が形成されている。Ｐウエル領域ＰＷ１のＮ型拡散層ＤＮ５に沿って第１の読み出しドライバトランジスタＱｒｄ１が形成されている。ＳＲＡＭセルＭＣ１のトランジスタＱｎ１、Ｑｐ１の共通のゲートＧＣ１は、Ｎ型拡散層ＤＮ５まで延長して、第３の読み出しドライバトランジスタＱｒｄ３においても共通のゲートとされている。第３の読み出しドライバトランジスタＱｒｄ３のドレインは、コンタクトＣ３０を介して読み出しビット線ＲＢＬＢ１に接続されている。第３の読み出しドライバトランジスタＱｒｄ３のソースは、コンタクトＣ３１を介して金属配線Ｍ３０に接続されている。

Ｎ型拡散層ＤＮ５において、第３の読み出しドライバトランジスタＱｒｄ３のソースは、第２の読み出し転送トランジスタＱｒｘ２のドレインと直列に接続されている。第２の読み出し転送トランジスタＱｒｘ２のゲートＧＣ２０は、コンタクトＣ３２を介して、読み出しワード線ＲＷＬに接続され、ソースは、コンタクトＣ３３を介して接地線ＶＳＳに接続されている。Ｎ型拡散層ＤＮ５に形成された第２の読み出し転送トランジスタＱｒｘ２は、図示しない隣接するＳＲＡＭセルＭＣとの間で共有される。

次に、図８を参照しながら、本実施の形態の読み出しポートについて説明する。図８は、比較例の半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。比較例のＳＲＡＭセルＭＣ１、ＭＣ２、第１及び第２の読み出しドライバトランジスタＱｒｄ１’、Ｑｒｄ２’、及び、第１及び第２の読み出し転送トランジスタＱｒｘ１’、Ｑｒｘ２’の構成は、図４に示す第１の実施の形態の比較例と同様であるため、対応する箇所に対応する符号を付してその説明を省略する。第２の実施の形態の比較例のＳＲＡＭセルＭＣは、読み出しドライバトランジスタＱｒｄ及び読み出し転送トランジスタＱｒｘの構成が第２の実施の形態と異なる。

ＳＲＡＭセルＭＣ１の第１のインバータＩＮＶ１の入力端には、第３の読み出しドライバトランジスタＱｒｄ３’のゲートが接続されている。第３の読み出しドライバトランジスタＱｒｄ３’のドレインは、第３の読み出し転送トランジスタＱｒｘ３’を介して第１の読み出しビット線ＲＢＬＢ１に接続されている。また、第３の読み出しドライバトランジスタＱｒｄ３’のソースは接地線ＶＳＳに接続されている。

ＳＲＡＭセルＭＣ１に隣接するＳＲＡＭセルＭＣ２の第１のインバータＩＮＶ１の入力端には、第４の読み出しドライバトランジスタＱｒｄ４’のゲートが接続されている。第４の読み出しドライバトランジスタＱｒｄ４’のドレインは、第４の読み出し転送トランジスタＱｒｘ４’を介して第２の読み出しビット線ＲＢＬＢ２に接続されている。また、第４の読み出しドライバトランジスタＱｒｄ４’のソースは接地線ＶＳＳに接続されている。読み出し転送トランジスタＱｒｘ３’、Ｑｒｘ４’のゲートは、それぞれ読み出しワード線ＲＷＬに接続されている。

図８において、読み出しドライバトランジスタＱｒｄ１’〜Ｑｒｄ４’及び読み出し転送トランジスタＱｒｘ１’〜Ｑｒｘ４’が読み出しポートとなる。これにより比較例の半導体記憶装置では、読み出しポートを含めた１つのメモリセルは、１０個のトランジスタを用いて構成されることとなる。比較例の半導体記憶装置において、ＳＲＡＭセルＭＣからのデータ読み出し時には、読み出しワード線ＲＷＬを選択して読み出し転送トランジスタＱｒｘ１’〜Ｑｒｘ４’を導通させる。また、読み出しドライバトランジスタＱｒｄ１’〜Ｑｒｄ４’の導通、非導通は、ＳＲＡＭセルＭＣのデータに基づいて制御される。ここで、読み出しビット線ＲＢＬ１、ＲＢＬＢ１、ＲＢＬ２、ＲＢＬＢ２に読み出し電流を流して、読み出し電流が接地線ＶＳＳに放電されるか否かによりＳＲＡＭセルＭＣに保持されたデータを検知することができる。

比較例の半導体記憶装置は、読み出しドライバトランジスタＱｒｄ１’〜Ｑｒｄ４’のドレイン側に読み出し転送トランジスタＱｒｘ１’〜Ｑｒｘ４’が設けられている。読み出しドライバトランジスタＱｒｄ１’〜Ｑｒｄ４’のドレイン側は、それぞれ別の読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬＢ１、ＲＢＬＢ２に接続する必要があるため、それぞれ別のトランジスタを用いなければ制御することができない。

一方、上述の第２の実施の形態に係るＳＲＡＭセルＭＣでは、第１の読み出し転送トランジスタＱｒｘ１を、読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソース側に配置すると共に、隣接する２つのＳＲＡＭセルＭＣの間で共有している。また、第２の読み出し転送トランジスタＱｒｘ２を、読み出しドライバトランジスタＱｒｄ３、Ｑｒｄ４のソース側に配置すると共に、隣接する２つのＳＲＡＭセルＭＣの間で共有している。読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４のソース側は、２組とも接地線ＶＳＳに接続されるため、この導通・非導通は２つのトランジスタにより制御することができる。これにより、本実施の形態に係るＳＲＡＭセルＭＣでは、読み出しポートに配置するトランジスタを２セルあたり２つ減らすことができる。そのため、ＳＲＡＭセルＭＣのセルサイズを縮小化することができる。

［第３の実施の形態］
図９は、本発明の第３の実施の形態に係る半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。

図９において、ＳＲＡＭセルＭＣ１、ＭＣ２、第１及び第２の書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２の構成は第２の実施の形態と同様であるため、同一の符号を付してその説明を省略する。第３の実施の形態に係る半導体記憶装置は、読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２、Ｑｒｄ３、Ｑｒｄ４及び第１の読み出し転送トランジスタＱｒｘ１の構成が、第２の実施の形態と異なる。

ＳＲＡＭセルＭＣ１の第２のインバータＩＮＶ２の入力端には、第１の読み出しドライバトランジスタＱｒｄ１のゲートが接続され、第１のインバータＩＮＶ１の入力端には、第３の読み出しドライバトランジスタＱｒｄ３のゲートが接続されている。第１及び第３の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ３のドレインはそれぞれ読み出しビット線ＲＢＬ１、ＲＢＬＢ１に接続されている。本実施の形態に係る半導体記憶装置において、第１及び第３の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ３のソースは、共通ソース線ＩＣＥＬを介して互いに接続されている。第１の読み出し転送トランジスタＱｒｘ１のドレインはこの共通ソース線ＩＣＥＬに接続され、ソースは接地線ＶＳＳに接続されている。また、第１の読み出し転送トランジスタＱｒｘ１のゲートは読み出しワード線ＲＷＬに接続されている。

また、ＳＲＡＭセルＭＣ１に隣接するＳＲＡＭセルＭＣ２の第２のインバータＩＮＶ２の入力端には、第２の読み出しドライバトランジスタＱｒｄ２のゲートが接続され、第１のインバータＩＮＶ１の入力端には、第４の読み出しドライバトランジスタＱｒｄ４のゲートが接続されている。第２及び第４の読み出しドライバトランジスタＱｒｄ２、Ｑｒｄ４のドレインはそれぞれ読み出しビット線ＲＢＬ２、ＲＢＬＢ２に接続されている。第２及び第４の読み出しドライバトランジスタＱｒｄ２、Ｑｒｄ４のソースも、共通ソース線ＩＣＥＬを介して互いに接続されるとともに、第１の読み出し転送トランジスタＱｒｘ１のドレインに接続されている。

このＳＲＡＭセルアレイでは、ＳＲＡＭセルＭＣ１の第１及び第３の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ３のソースは、隣接するＳＲＡＭセルＭＣ２の第２及び第４の読み出しドライバトランジスタＱｒｄ２、Ｑｒｄ４のソースと、共通ソース線ＩＣＥＬを介して互いに接続されている。ここで、ワード線ＷＷＬ、ＲＷＬの延長する方向に隣接する複数のＳＲＡＭセル（図示せず）の読み出しドライバトランジスタＱｒｄも同様に、共通ソース線ＩＣＥＬに接続されるとともに、第１の読み出し転送トランジスタＱｒｘ１と共通に接続されている。すなわち、メモリセルアレイ内において、ワード線方向に並ぶ複数のＳＲＡＭセルの間で、１つの第１の読み出し転送トランジスタＱｒｘ１が共有される。

第３の実施の形態に係るＳＲＡＭセルＭＣでは、第１の読み出し転送トランジスタＱｒｘ１を、読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４のソース側に配置すると共に、複数のＳＲＡＭセルの間で共有している。読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４のソース側は、いずれも接地線ＶＳＳに接続されるため、この導通・非導通は１つのトランジスタにより制御することができる。これにより、本実施の形態に係るＳＲＡＭセルでは、図８に示した１０トランジスタ型のＳＲＡＭセルに比して、読み出しポートに配置するトランジスタを１セルあたり約２つ減らすことができる。そのため、ＳＲＡＭセルＭＣのセルサイズを縮小化することができる。

［第３の実施の形態の他の例］
図１０は、本発明の第３の実施の形態の他の例に係る半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。

図１０において、ＳＲＡＭセルＭＣ１、ＭＣ２、第１及び第２の書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２、及び読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４の構成は第３の実施の形態と同様であるため、同一の符号を付してその説明を省略する。本例に係る半導体記憶装置は、第１の読み出し転送トランジスタＱｒｘ１の接続される箇所と、第２の読み出し転送トランジスタＱｒｘ２を備える点とにおいて第３の実施の形態と異なる。

第１及び第３の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ３のソースは、共通ソース線ＩＣＥＬを介して互いに接続されている。また、第２及び第４の読み出しドライバトランジスタＱｒｄ２、Ｑｒｄ４のソースも、共通ソース線ＩＣＥＬを介して互いに接続されている。本例における第１の読み出し転送トランジスタＱｒｘ１は、複数のＳＲＡＭセルＭＣが設けられたメモリセルアレイの端部に設けられている。第１の読み出し転送トランジスタＱｒｘ１のドレインは、共通ソース線ＩＣＥＬの一の端部に接続され、ソースは接地線ＶＳＳに接続されている。また、第１の読み出し転送トランジスタＱｒｘ１のゲートは読み出しワード線ＲＷＬに接続されている。

また、本例において、第２の読み出し転送トランジスタＱｒｘ２が、複数のＳＲＡＭセルＭＣが設けられたメモリセルアレイの別の端部に設けられている。第２の読み出し転送トランジスタＱｒｘ２のドレインは、共通ソース線ＩＣＥＬの他の端部に接続され、ソースは接地線ＶＳＳに接続されている。また、第２の読み出し転送トランジスタＱｒｘ２のゲートも読み出しワード線ＲＷＬに接続されている。

ここで、ワード線ＷＷＬ、ＲＷＬの延長する方向に隣接する複数のＳＲＡＭセル（図示せず）の読み出しドライバトランジスタＱｒｄも同様に、共通ソース線ＩＣＥＬに接続されるとともに、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２と共通に接続されている。すなわち、メモリセルアレイ内において、ワード線方向に並ぶ複数のＳＲＡＭセルの間で、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２が共有される。

第３の実施の形態の他の例に係るＳＲＡＭセルＭＣでは、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２を、読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４のソース側に配置すると共に、複数のＳＲＡＭセルの間で共有している。これにより、本例に係るＳＲＡＭセルＭＣでは、図８に示した１０トランジスタ型のＳＲＡＭセルＭＣに比して、読み出しポートに配置するトランジスタを１セルあたり約２つ減らすことができる。そのため、ＳＲＡＭセルＭＣのセルサイズを縮小化することができる。また、メモリセルアレイの外部に読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２を設けたため、読み出し転送トランジスタのサイズがメモリセルアレイ内のレイアウトの制約を受けることがない。そのため、読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２を読み出し電流を十分に流すことができる程度まで大きく形成することが可能となる。そして、読み出しワード線ＲＷＬをメモリセルアレイ上の金属配線層に設ける必要がないため、ビット線・ワード線等が設けられる上層の金属配線層におけるレイアウトも容易になる。

図１１は、図８に示した１０トランジスタ型のＳＲＡＭセルＭＣと、本例に係るＳＲＡＭセルＭＣとの半導体基板上でのレイアウトを示す平面図である。図１１（ａ）は図８に示した１０トランジスタ型のＳＲＡＭセルＭＣを示し、図１１（ｂ）は本例に係るＳＲＡＭセルＭＣを示している。

図１１（ａ）に示すセル領域には、ＳＲＡＭセルＭＣ及び書き込みポートを構成するトランジスタが設けられている。また、読み出しポート領域には、図８に示した１０トランジスタ型のＳＲＡＭセルの読み出しポートを構成する読み出しドライバトランジスタＱｒｄ１’〜Ｑｒｄ４’が設けられると共に、各読み出しドライバトランジスタＱｒｄ１’〜Ｑｒｄ４’と読み出しビット線ＲＢＬ１、ＲＢＬ２、ＲＢＬＢ１、ＲＢＬＢ２とを接続する読み出し転送トランジスタＱｒｘ１’〜Ｑｒｘ４’が設けられている。

図１１（ｂ）に示すセル領域には、ＳＲＡＭセルＭＣ及び書き込みポートを構成するトランジスタが設けられている。ここで、読み出しポート領域には、図１０に示したＳＲＡＭセルの読み出しポートを構成する読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４のみが設けられている。読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４のソースはコンタクトを介して共通ソース線ＩＣＥＬに接続されている。ここで、読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２は、図示しないメモリセルアレイの端部に設けられ、共通ソース線ＩＣＥＬと接地線ＶＳＳとを接続している。

図１１に示すように、本例におけるＳＲＡＭセルＭＣが形成されるセル領域と、読み出しポート領域との面積（図１１（ｂ）参照）を、比較例のセル領域と、読み出しポートとの面積（図１１（ａ）参照）に比べて約１５％縮小することができる。また、本例においては、ＳＲＡＭセルの読み出しポートを構成する読み出しドライバトランジスタＱｒｄ１〜Ｑｒｄ４が形成される領域が共有されているため、トランジスタのチャネル幅を大きくすることが可能となる。これにより、トランジスタの抵抗を低減して、読み出しドライバトランジスタを流れるセル電流を約６６％増加させることができる。

このセルサイズの縮小と、読み出し特性の向上とは、半導体記憶装置の動作に必要なスペックに基づいて調整することが可能である。例えば、読み出し特性が十分に確保されている場合には、比較例の半導体記憶装置とセル電流を同じ値として、セルサイズを更に縮小することが可能である。一方、比較例の半導体記憶装置と同じセルサイズのままセル電流を増加させ、読み出し特性を向上させることも可能である。

［第４の実施の形態］
図１２は、本発明の第４の実施の形態に係る半導体記憶装置に使用されるＳＲＡＭセルＭＣの回路図である。

図１２において、ＳＲＡＭセルＭＣ１、ＭＣ２、第１及び第２の書き込み転送トランジスタＱｗｘ１、Ｑｗｘ２、及び読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２の構成は第３の実施の形態と同様であるため、同一の符号を付してその説明を省略する。第４の実施の形態に係る半導体記憶装置は、第３及び第４の読み出し転送トランジスタＱｒｄ３、Ｑｒｄ４が設けられておらず、図４に示すような８トランジスタ型のＳＲＡＭセルとして構成されている点において第３の実施の形態と異なる。

本実施の形態においても、第１及び第２の読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソースが、共通ソース線ＩＣＥＬを介して互いに接続されている。また、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２が、複数のＳＲＡＭセルＭＣが設けられたメモリセルアレイの端部にそれぞれ設けられている。第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２のドレインは、共通ソース線ＩＣＥＬの両方の端部にそれぞれ接続され、ソースは接地線ＶＳＳに接続されている。また、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２のゲートは読み出しワード線ＲＷＬに接続されている。

ここで、ワード線ＷＷＬ、ＲＷＬの延長する方向に隣接する複数のＳＲＡＭセル（図示せず）の読み出しドライバトランジスタＱｒｄも同様に、共通ソース線ＩＣＥＬに接続されるとともに、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２と共通に接続されている。すなわち、メモリセルアレイ内において、ワード線方向に並ぶ複数のＳＲＡＭセルの間で、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２が共有される。

第４の実施の形態に係るＳＲＡＭセルＭＣでは、第１及び第２の読み出し転送トランジスタＱｒｘ１、Ｑｒｘ２を、読み出しドライバトランジスタＱｒｄ１、Ｑｒｄ２のソース側に配置すると共に、複数のＳＲＡＭセルの間で共有している。これにより、本例に係るＳＲＡＭセルでは、図４に示した８トランジスタ型のＳＲＡＭセルに比して、読み出しポートに配置するトランジスタを１セルあたり約１つ減らすことができる。そのため、ＳＲＡＭセルＭＣのセルサイズを縮小化することができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。

本発明の第１の実施の形態に係るＳＡＲＭセルの回路図である。 同実施の形態に係るＳＲＡＭセルの半導体基板上でのレイアウトを示す平面図である。 図２に示すＳＲＡＭセルＭＣの半導体基板上でのレイアウトを拡大して示した平面図である。 比較例に係るＳＡＲＭセルの回路図である。 本発明の第２の実施の形態に係るＳＲＡＭセルの回路図である。 同実施の形態に係るＳＲＡＭセルの半導体基板上でのレイアウトを示す平面図である。 図６に示すＳＲＡＭセルＭＣの半導体基板上でのレイアウトを拡大して示した平面図である。 比較例に係るＳＡＲＭセルの回路図である。 本発明の第３の実施の形態に係るＳＲＡＭセルの回路図である。 同実施の形態の他の例に係るＳＲＡＭセルの回路図である。 同実施の形態の他の例に係るＳＲＡＭセルの半導体基板上でのレイアウトを示す平面図である。 本発明の第４の実施の形態に係るＳＲＡＭセルの回路図である。

符号の説明

ＭＣ・・・ＳＲＡＭセル、 ＰＷ１、ＰＷ２、ＮＷ１・・・ウエル領域、 ＤＰ１、ＤＰ２、ＤＮ１〜ＤＮ５・・・不純物拡散層、 Ｑｐ１、Ｑｐ２・・・ＰＭＯＳトランジスタ、 Ｑｎ１、Ｑｎ２・・・ＮＭＯＳトランジスタ、 Ｑｗｘ１、Ｑｗｘ２・・・書き込み転送トランジスタ、 Ｑｒｄ１〜Ｑｒｄ４・・・読み出しドライバトランジスタ、 Ｑｒｘ１、Ｑｒｘ２・・・読み出し転送トランジスタ。

Claims (5)

1. 複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイを有する半導体記憶装置であって、
   前記ＳＲＡＭセルは、
   第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなる第１のインバータと、
   第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタからなり、前記第１のインバータと入力端及び出力端が相互に接続された第２のインバータと、
   第１の書き込みビット線と前記第１のインバータの出力端との間に接続され、ゲートが書き込みワード線に接続された第１の書き込み転送トランジスタと、
   第２の書き込みビット線と前記第２のインバータの出力端との間に接続され、ゲートが前記書き込みワード線に接続された第２の書き込み転送トランジスタと、
   前記第１のインバータ又は前記第２のインバータのいずれか一方の入力端にゲートが接続され且つ第１の読み出しビット線にドレインが接続された第１の読み出しドライバトランジスタと、
   前記第１の読み出しドライバトランジスタのソースにドレインが接続され、ゲートが読み出しワード線に接続された第１の読み出し転送トランジスタとを備え、
   前記第１の読み出し転送トランジスタは、前記メモリセルアレイ内の少なくとも２つの前記ＳＲＡＭセルの間で共有される
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルアレイ内において、
   隣接する２つの前記ＳＲＡＭセルの前記第１の読み出しドライバトランジスタの一端が互いに接続されるとともに、隣接する２つの前記ＳＲＡＭセルの間で前記第１の読み出し転送トランジスタが共有されている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１のインバータ又は前記第２のインバータの他方の入力端にゲートが接続され且つ第２の読み出しビット線にドレインが接続された第２の読み出しドライバトランジスタと、
   前記第２の読み出しドライバトランジスタのソースにドレインが接続され、ゲートが前記読み出しワード線に接続された第２の読み出し転送トランジスタとをさらに備え、
   前記メモリセルアレイ内において、
   一の前記ＳＲＡＭセルと一の側で隣接する前記ＳＲＡＭセルとの前記第１の読み出しドライバトランジスタの一端が互いに接続されるとともに、一の前記ＳＲＡＭセルと一の側で隣接する前記ＳＲＡＭセルとの間で前記第１の読み出し転送トランジスタが共有され、
   一の前記ＳＲＡＭセルと、他の側で隣接する前記ＳＲＡＭセルとの前記第２の読み出しドライバトランジスタの一端が互いに接続されるとともに、一の前記ＳＲＡＭセルと、他の側で隣接する前記ＳＲＡＭセルとの間で前記第２の読み出し転送トランジスタが共有されている
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１のインバータ又は前記第２のインバータの他方の入力端にゲートが接続された第２の読み出しドライバトランジスタをさらに備え、
   前記メモリセルアレイ内において、
   一の方向に並ぶ複数の前記ＳＲＡＭセルの前記第１の読み出しドライバトランジスタの一端及び前記第２の読み出しドライバトランジスタの一端が共通接続されるとともに、一の方向に並ぶ複数の前記ＳＲＡＭセルの間で前記第１の読み出し転送トランジスタが共有されている
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルアレイ内において、
   一の方向に並ぶ複数の前記ＳＲＡＭセルの前記第１の読み出しドライバトランジスタの一端が共通接続されるとともに、一の方向に並ぶ複数の前記ＳＲＡＭセルの間で前記第１の読み出し転送トランジスタが共有されている
   ことを特徴とする請求項１記載の半導体記憶装置。
   

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