CN117795603A - 低泄漏漏极编程rom - Google Patents

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CN117795603A CN202280044952.6A CN202280044952A CN117795603A CN 117795603 A CN117795603 A CN 117795603A CN 202280044952 A CN202280044952 A CN 202280044952A CN 117795603 A CN117795603 A CN 117795603A
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Abstract

一种漏极编程只读存储器包括扩散区，该扩散区跨越位单元的宽度，并且形成第一晶体管和第二晶体管的漏极。邻近该扩散区的金属层中的位线引线跨该位单元的宽度延伸。第一通孔从该位线引线的上半部延伸，并且耦合到该第一晶体管的漏极。类似地，第二通孔从该位线的下半部延伸，并且耦合到该第二晶体管的漏极。

Description

低泄漏漏极编程ROM
技术领域
本申请涉及存储器，并且更具体地涉及一种具有漏极编程和低泄漏的只读存储器(ROM)。
背景技术
一种形式的掩模可编程只读存储器(ROM)涉及对金属氧化物半导体场效应晶体管(MOSFET)(诸如n型金属氧化物半导体(NMOS)晶体管)的源极连接部进行编程。此类ROM具有有利的高密度，因为每个存储位仅使用一个NMOS晶体管。但是泄漏可能不合期望地增加源极编程ROM中的功耗。为了减少亚阈值泄漏，源极编程ROM可使用厚栅氧化层(高阈值电压(VT))晶体管。尽管减少了亚阈值泄漏，但是源极编程ROM中的高VT器件仍可遭受栅致漏极泄漏(GIDL)。
发明内容
提供了一种只读存储器，该只读存储器包括：半导体基板，该半导体基板包括扩散区，该扩散区被配置为形成第一晶体管的漏极和第二晶体管的漏极；金属层，所述金属层邻近所述扩散区，所述金属层被配置为包括位线引线，所述位线引线跨所述扩散区延伸；第一漏极通孔，该第一漏极通孔位于该位线引线的上半部内，该第一漏极通孔被配置为从该位线引线的该上半部耦合到该第一晶体管的该漏极；和第二漏极通孔，该第二漏极通孔位于该位线引线的下半部内，该第二漏极通孔被配置为从该位线引线的该下半部耦合到该第二晶体管的该漏极。
此外，提供了一种只读存储器，该只读存储器包括：多个位单元，该多个位单元在位单元高度内布置成一行，该多个位单元中的每个位单元包括第一晶体管和第二晶体管；扩散区，该扩散区被配置为跨该行延伸，该扩散区被配置用于该多个位单元中的每个位单元，以形成该位单元的第一晶体管的漏极，并且形成该位单元的第二晶体管的漏极；和金属层，该金属层邻近该扩散区，该金属层被配置为包括位线引线，该位线引线跨该行延伸；其中该多个位单元的第一子集中的每个位单元被配置为包括：第一漏极通孔，该第一漏极通孔位于该位线引线的下半部上，并且从该位线引线的该下半部耦合到该位单元的第一晶体管的该漏极；和第二漏极通孔，该第二漏极通孔位于该位线引线的上半部上，并且从该位线引线的该上半部耦合到该位单元的第二晶体管的该漏极，并且其中该多个位单元的第二子集中的每个位单元被配置为将该位单元的第一晶体管的该漏极和该位单元的该漏极两者与该位线引线电隔离。
此外，提供了一种操作只读存储器的方法，该方法包括：断言耦合到第一晶体管的栅极的第一字线的电压，该第一晶体管与第二晶体管一起在位单元高度内布置成一行，以使该第一晶体管通过第一接地通孔将电荷从第一漏极通孔传导到地，该第一漏极通孔位于位线引线的上半部上，该第一接地通孔位于第一接地引线上，该第一接地引线具有与该位单元高度的上边界基本对齐的中心纵向轴线；以及断言耦合到该第二晶体管的栅极的第二字线的电压，以使该第二晶体管通过第二接地通孔将电荷从第二漏极通孔传导到地，该第二漏极通孔位于该位线引线的下半部上，该第二接地通孔位于第二接地引线上，该第二接地引线具有与该位单元高度的下边界基本对齐的中心纵向轴线。
最后，提供了一种只读存储器，该只读存储器包括：扩散区，该扩散区被配置为从位单元的第一侧延伸到该位单元的第二侧；第一虚拟栅极，该第一虚拟栅极与该位单元的该第一侧对齐；第二虚拟栅极，该第二虚拟栅极与该位单元的该第二侧对齐；第一晶体管的栅极，该栅极邻近该第一虚拟栅极，并且被配置为从该位单元的下边界跨该扩散区延伸到该位单元的上边界；第二晶体管的栅极，该栅极布置在该第一晶体管的该栅极与该第二虚拟栅极之间，其中该扩散区被进一步配置为形成该第一晶体管的漏极、该第一晶体管和该第二晶体管的共享源极和该第二晶体管的漏极，该漏极位于该第一虚拟栅极与该第一晶体管的该栅极之间，该共享源极位于该第一晶体管的该栅极与该第二晶体管的该栅极之间，该漏极位于该第二晶体管的该栅极与该第二虚拟栅极之间；金属层，该金属层邻近该扩散区，该金属层被配置为形成具有一定高度的位线引线，该金属层被进一步配置为形成第一接地引线，该第一接地引线具有与该位单元的该高度的该上边界基本对齐的中心纵向轴线；和第一通孔，该第一通孔位于该位线引线的该高度的第一半部上，并且耦合到该第一晶体管的该漏极，其中该第二晶体管的漏极与该位线引线隔离。
通过下面的具体实施方式，可更好地理解这些和其它有利特征。
附图说明
图1是常规源极编程ROM的电路图。
图2示出了图1的源极编程ROM中的一对晶体管的金属层布局。
图3示出了图1和图2的源极编程ROM中的一对晶体管的器件层布局。
图4是根据本公开的一个方面的漏极编程ROM的电路图。
图5示出了根据本公开的一个方面的图4的漏极编程ROM中一对晶体管的金属层布局。
图6示出了根据本公开的一个方面的图4的漏极编程ROM中一对晶体管的器件层布局。
图7示出了根据本公开的一个方面的ROM的漏极编程位单元的阵列。
图8是根据本公开的一个方面的漏极编程ROM的操作方法的流程图。
通过参考下面的具体实施方式，可最好地理解本公开的具体实施及其优点。应当理解，类似的附图标记用于标识在一个或多个附图中示出的类似元件。
具体实施方式
掩模编程ROM非常紧凑，因此与其它类型的存储器相比成本相对较低。通过在掩模编程ROM的制造期间调整光刻，设计者可利用期望数据对掩模编程ROM进行编码。随着半导体制造技术已经从一个技术节点发展到另一个技术节点以生产越来越小型化的器件，掩模编程ROM的布局要求已经导致使用源极编程具体实施，如本文将进一步解释的。
在源极编程ROM中，通过对应晶体管的源极编程将每个位写入到源极编程ROM。在n型金属氧化物半导体(NMOS)源极编程ROM中，每个晶体管的源极编程确定该晶体管是否具有耦合到地的源极。一般来讲，可通过对晶体管进行编程以使其源极耦合到地来表示存储位的一个二进制状态。相反，可通过对晶体管进行编程以使其源极与地电隔离来表示存储位的互补二进制状态。
为了更好地理解为什么对现代掩模编程ROM进行源极编程，将如图1所示论述典型的源极编程NMOS ROM 100。ROM 100包括NMOS晶体管M1和NMOS晶体管M2，这两个晶体管各自包括在位单元的高度和宽度内。在该方面，本文中使用的术语“位单元”是指用于一对相邻晶体管和相关联虚拟栅极的半导体区域。因此，本文中使用的术语“位单元”存储两个位。由于每个位的存储只需要一个晶体管，因此与每个存储位需要多于一个晶体管的存储器相比，ROM 100具有有利的高密度。每个晶体管M1和M2的漏极耦合到位线(BL)。源极编程确定晶体管M1和M2是否各自具有耦合到地的源极。在下面的论述中，假设源极耦合到地的晶体管表示二进制0。相反，源极与地隔离的晶体管表示二进制1。然而，在其它具体实施中，二进制约定可颠倒。在对ROM 100的读取操作期间，首先通过耦合到电源节点(未示出)对位线(BL)进行预充电，以获得电源电压VDD。然后，将位线(BL)与电源节点隔离，使得预充电的位线(BL)在读取操作之前浮动。
为了读取由晶体管M1存储的二进制内容，将耦合到晶体管M1的栅极的字线W1断言到电源电压VDD。由于晶体管M1具有到地的源极连接部，因此晶体管M1的栅极电压的断言将预充电位线放电到地，使得读出放大器(例如，反相器)可读出由晶体管M1的源极编程编码的二进制0。类似地，在对晶体管M2的读取操作期间，将字线W2断言到电源电压VDD。
如集成电路技术中已知的，ROM 100被集成到半导体管芯的有源表面中。该ROM的信号、电源和接地被承载在邻近有源表面的金属层中形成的引线中。ROM集成电路将包括多个金属层，范围从最接近半导体管芯的有源表面的第一金属层到最远离有源表面的最终金属层。图2中示出了第一金属层的布局。晶体管M1和M2彼此相邻。每个晶体管配合在共同位单元高度内。在集成电路制造过程期间，将第一金属层图案化为位线引线以形成位线，并且还图案化为用于接地的两个迹线或引线。根据源极编程，位单元高度底部附近的接地引线VSSX2是晶体管M1的接地。类似地，根据源极编程，位单元高度顶部附近的接地引线VSSX1是晶体管M2的接地。由于晶体管M1被源极编程为存储二进制0，因此通孔110从VSSX2耦合到晶体管M1的源极。如果晶体管M2被类似地源极编程为将其源极耦合到地，则通孔105从接地VSSX1耦合到晶体管M2的源极。在该示例中，假设晶体管M2被编程为存储二进制1，使得对于此类编程将不存在通孔105。晶体管M1和M2两者具有通过通孔115耦合到位线的共享漏极。应当注意ROM 100的金属层布局方面的挑战。每个晶体管M1和M2必须配合在相对较短位单元高度内，并且需要其自身接地。这些设计限制通常迫使设计者采用源极编程具体实施，而不是采用其中晶体管漏极选择性地耦合(或不耦合)到位线的漏极编程具体实施。
图3中示出了ROM 100的器件层(有源半导体表面)布局。n掺杂扩散区305从左到右形成晶体管M1的源极、晶体管M1和M2的共享漏极和晶体管M2的源极。扩散区305被示出为仅跨位单元宽度延伸，但是应当理解，扩散区305可延伸到附加位单元。晶体管M1通过横穿扩散区305的第一虚拟栅极1与任何相邻位单元(未示出)隔离。晶体管M1的栅极和晶体管M2的栅极也横穿扩散区305。第二虚拟栅极2将晶体管M2的源极与相同位单元高度中的任何相邻位单元(未示出)隔离。晶体管M1的源极通孔110(当存在时)耦合到跨晶体管M1的源极延伸的局部互连件的列310。如局部互连技术中已知的，列310可由金属诸如铜的沉积形成。通孔115通过局部互连件的类似列315耦合到晶体管M1和M2的共享漏极。最后，通孔105(当存在时)通过局部互连件的另一列320耦合到晶体管M2的源极。
尽管该源极编程由将一对晶体管配合在此类相对较短位单元高度内的布局需要驱动，但是泄漏仍为问题。再次参考图1，尽管字线W1被放电，当位线被充电时，其源极耦合到地的晶体管(诸如M1)可将亚阈值泄漏电流传导到地。通过将晶体管M1和M2构造为厚栅氧化层器件，可减轻或减少该亚阈值泄漏。由此产生的位单元晶体管的高阈值电压(高VT)可显著减小其源极耦合到地的那些晶体管的亚阈值泄漏电流。但是栅致漏极泄漏(GIDL)仍可从晶体管的漏极流到其字线，即使其源极与地断开，如针对晶体管M2所示。尽管使用高VT晶体管，GIDL电流仍可能不合期望地支配ROM的泄漏预算。
本发明公开了一种漏极编程ROM位单元，该位单元有利地配合在现代工艺节点的受限位单元高度内，并消除或减小GIDL电流。此外，使用高VT晶体管还会减少亚阈值泄漏。图4中示出了包括两个高VT NMOS晶体管M3和M4的示例漏极编程ROM 400。根据其漏极编程，每个晶体管M3和M4的漏极可能会或可能不会耦合到位线(BL)。每个晶体管M3和M4的源极耦合到地。在ROM 400中，晶体管M3被漏极编程为耦合到位线，而晶体管M4的漏极与位线电隔离(不存在将所隔离的漏极耦合到位线的通孔)。字线W1耦合到晶体管M3的栅极，而字线W2耦合到晶体管M4的栅极。
与针对ROM 100论述类似地进行读取操作。将位线预充电到电源电压VDD，然后使其浮动，同时断言适当的字线。对于晶体管M3，在读取操作期间对字线W1的断言使晶体管M3导通，并使位线朝地放电。然后，读出放大器(未示出)诸如反相器可读出位线的放电以进行位判定，并读取晶体管M3的所存储二进制内容。在一种具体实施中，耦合到位线的晶体管M3的漏极编程可被视为表示二进制0，尽管在替代具体实施中该约定可颠倒。相反，将晶体管M4的漏极与位线隔离的晶体管M4的漏极编程可被视为表示所存储二进制1。在字线W2电压被断言到电源电压VDD的读取操作期间，位线保持预充电，因为晶体管M4的漏极与位线隔离。然后，读出放大器可通过读出位线在读取操作期间保持预充电来读出晶体管M4中存储的该二进制1值。如关于晶体管M3所论述的，在替代具体实施中，晶体管M4是否存储二进制1的二进制约定可颠倒，使得与地隔离的漏极将改为表示二进制0。
如先前针对源极编程ROM 100所论述的，ROM 400的每个位单元应配合在特定工艺节点的位单元高度内。随着位单元高度变得越来越小，掩模编程ROM被迫成为源极编程ROM，以满足所需的位单元高度。应当注意，对于工艺节点来说，改变所需的位单元高度将是非常昂贵的，因为该工艺节点的半导体制造是围绕实施此类位单元高度而设计的。图5中示出了有利地满足期望位单元高度的ROM 400的第一金属层(M1)布局。
出于例示目的，位线被示出为仅跨位单元宽度延伸。然而，位线引线可延伸到晶体管M3左侧的位单元(未示出)和晶体管M4右侧的位单元(未示出)。这些附加位单元也配合在晶体管M3和M4的位单元高度内。漏极通孔510从位线引线耦合到晶体管M3的漏极。如果晶体管M3被编程为与位线隔离，则漏极通孔510将不存在。类似地，漏极通孔505从位线耦合到晶体管M4的漏极。由于假设晶体管M4被漏极编程为与位线隔离，因此漏极通孔505不存在，并且因此由虚线表示。为了允许两个晶体管具有漏极编程，位线金属引线的宽度(也可表示为高度)可为通孔510和505中的每个通孔的高度的两倍。应当注意，通孔高度由工艺节点设定，并且将与相同工艺节点的源极编程ROM 100中的通孔高度相同。再次参考图2，源极编程ROM 100的位线的宽度与通孔115的高度大致相同。但是此类位线宽度将导致漏极编程ROM400中漏极通孔510和505的制造冲突。但是，由于位线与源极引线VSSX1和VSSX2之间必须存在最小间隔，因此增加位线宽度对于源极编程ROM 100是不可行的。
再次参考图5，接地引线VSSX3与位于晶体管M3和M4的位单元高度上方的位单元(未示出)共享。接地通孔515从接地引线VSSX3耦合到晶体管M3和M4的共享源极区(图5中未示出，但是将在下面进一步论述)。由于接地引线VSSX3与上方的位单元共享，因此仅接地引线VSSX3的下半部在晶体管M3和M4的位单元高度内。因此，接地引线VSSX3的中心纵向轴线526与晶体管M3和M4的位单元高度的上边界对齐。类似地，接地引线VSSX4与位于晶体管M3和M4的位单元高度下方的位单元对(未示出)共享。接地通孔520从接地引线VSSX4耦合到晶体管M3和M4的共享源极区。由于接地引线VSSX4与下方的位单元对共享，因此仅接地引线VSSX4的上半部在晶体管M3和M4的位单元高度内。下半部在相邻位单元的位单元高度内。因此，接地引线VSSX4的中心纵向轴线531与位单元高度的下边界对齐。纵向轴线526和531以及位线的中心纵向轴线(未示出)可全部彼此平行。在位单元之间共享接地引线VSSX3和VSSX4是有利的，因为这允许加宽位线引线(增加高度)以容纳漏极通孔505和510两者。因此，漏极通孔505(如果存在)可位于位线引线的上半部中，而漏极通孔510位于位线引线的下半部中。通过这种方式，ROM 400可用高VT晶体管进行漏极编程，并因此减轻亚阈值和GIDL泄漏两者。由于所充电的位线与晶体管(诸如晶体管M4)的漏极隔离，该晶体管被漏极编程为与位线隔离，因此减少GIDL泄漏。
图6中示出了ROM 400的器件层(有源半导体表面层)布局。半导体管芯上的扩散区525的尺寸可与针对ROM 100所论述的相同，因为位单元宽度和高度保持不变。扩散区525的掺杂取决于晶体管极性。在NMOS具体实施中，扩散区525是n型掺杂的，但是在p型金属氧化物半导体(PMOS)具体实施中将是p型掺杂的。虚拟栅极1、晶体管M3的栅极、晶体管M4的栅极和虚拟栅极2如针对ROM 100所论述的那样布置。漏极通孔510(如果存在)通过跨扩散区525延伸的局部互连件的列530耦合到晶体管M3的漏极。接地通孔515和520通过局部互连件的列535耦合到晶体管M3和M4的共享源极区。漏极通孔505(如果存在)通过局部互连件的列540耦合到晶体管M4的漏极。列530、535和540被布置为与扩散区正交，并因此被布置为与虚拟栅极和栅极区平行。
可将多个位单元布置成行和列，以形成如图7中所示的存储器阵列700。每个位单元可如针对图5和图6所论述的那样实施。出于例示目的，阵列700被示出为包括3行和3列位单元，但是应当理解，在替代ROM具体实施中，行和列的数目可能大得多(或小得多)。第一行位单元从第一位单元开始，其中仅第二晶体管具有到第一行位线引线的漏极通孔。第三行中的第九位单元具有相同的漏极编程。第一行中的第二位单元、第二行中的第六位单元、第三行中的第七位单元和第三行中的第八位单元全部被编程为不具有用于其耦合到位线引线的第一晶体管和第二晶体管的漏极通孔。因此，这些位单元中的第一晶体管和第二晶体管的漏极与其相应位线引线电隔离。第一行中的第三位单元和第二行中的第五位单元两者被编程为使其第一晶体管和第二晶体管的漏极通过对应漏极通孔耦合到其相应位线引线。每个位单元的上(或下)边界与对应接地引线的中心纵向轴线对齐。
现在将参照图8的流程图来论述根据本公开的操作ROM的方法。该方法包括动作800：断言耦合到第一晶体管的栅极的第一字线的电压，该第一晶体管与第二晶体管一起在位单元高度内布置成一行，以使该第一晶体管通过第一接地通孔将电荷从第一漏极通孔传导到地，该第一漏极通孔位于位线引线的上半部上，该第一接地通孔位于第一接地引线上，该第一接地引线具有与该位单元高度的上边界基本对齐的中心纵向轴线。示例字线是图4的字线W1。使图6的晶体管M4通过漏极通孔505传导以通过接地通孔515放电到地是动作800的示例。此外，该方法包括动作805：断言耦合到该第二晶体管的栅极的第二字线的电压，以使该第二晶体管通过第二接地通孔将电荷从第二漏极通孔传导到地，该第二漏极通孔位于该位线引线的下半部上，该第二接地通孔位于第二接地引线上，该第二接地引线具有与该位单元高度的下边界基本对齐的中心纵向轴线。使图6的晶体管M3通过接地通孔520将电荷从漏极通孔510传导到地是动作805的示例。
现在将在以下一系列示例条款中概述本公开内容：
条款1.一种只读存储器，所述只读存储器包括：
半导体基板，所述半导体基板包括扩散区，所述扩散区被配置为形成第一晶体管的漏极和第二晶体管的漏极；
金属层，所述金属层邻近所述扩散区，所述金属层被配置为包括位线引线，所述位线引线跨所述扩散区延伸；
第一漏极通孔，所述第一漏极通孔位于所述位线引线的上半部内，所述第一漏极通孔被配置为从所述位线引线的所述上半部耦合到所述第一晶体管的所述漏极；和
第二漏极通孔，所述第二漏极通孔位于所述位线引线的下半部内，所述第二漏极通孔被配置为从所述位线引线的所述下半部耦合到所述第二晶体管的所述漏极。
条款2.根据条款1所述的只读存储器，其中，所述扩散区被进一步配置为跨第一位单元的宽度延伸，所述第一位单元具有从下位单元边界延伸的位单元高度，并且其中所述金属层被进一步配置为包括第一接地引线，所述第一接地引线具有与所述下位单元边界基本对齐的中心纵向轴线。
条款3.根据条款2所述的只读存储器，其中，所述扩散区被进一步配置为包括所述第一晶体管和所述第二晶体管的共享源极，所述只读存储器还包括：
第一列局部互连件，所述第一列局部互连件耦合到所述共享源极；和
第一接地通孔，所述第一接地通孔被配置为耦合在所述第一接地引线与所述第一列局部互连件之间。
条款4.根据条款3所述的只读存储器，其中，所述金属层被进一步配置为包括第二接地引线，所述第二接地引线具有与所述位单元高度的上边界基本对齐的中心纵向轴线，所述只读存储器还包括：
第二接地通孔，所述第二接地通孔被配置为耦合在所述第二接地引线与所述第一列局部互连件之间。
条款5.根据条款3所述的只读存储器，所述只读存储器还包括：
第二列局部互连件，所述第二列局部互连件耦合到所述第一晶体管的所述漏极，其中所述第一漏极通孔被配置为在所述位线引线的所述上半部与所述第二列局部互连件之间延伸。
条款6.根据条款5所述的只读存储器，所述只读存储器还包括：
第三列局部互连件，所述第三列局部互连件耦合到所述第二晶体管的所述漏极，其中所述第二漏极通孔被配置为在所述位线引线的所述下半部与所述第三列局部互连件之间延伸。
条款7.根据条款4所述的只读存储器，其中，所述扩散区被进一步配置为跨第二位单元的宽度延伸，并且在所述第二位单元内包括第三晶体管的漏极和第四晶体管的漏极，并且其中所述第三晶体管的所述漏极和所述第四晶体管的所述漏极两者均与所述位线引线电隔离。
条款8.根据条款7所述的只读存储器，其中，所述扩散区被进一步配置为跨第三位单元的宽度延伸，并且在所述第三位单元内包括第五晶体管的漏极和第六晶体管的漏极，所述只读存储器还包括：
第三漏极通孔，所述第三漏极通孔位于所述位线引线的所述上半部内，所述第三漏极通孔被配置为从所述位线引线的所述上半部耦合到所述第五晶体管的所述漏极。
条款9.根据条款8所述的只读存储器，其中，所述第六晶体管的所述漏极与所述位线引线电隔离。
条款10.根据条款8所述的只读存储器，所述只读存储器还包括：
第四漏极通孔，所述第四漏极通孔位于所述位线引线的所述下半部内，所述第四漏极通孔被配置为从所述位线引线的所述下半部耦合到所述第六晶体管的所述漏极。
条款11.根据条款1至10中任一项所述的只读存储器，其中，所述扩散区是n型掺杂的，并且其中每个第一晶体管和每个第二晶体管是n型金属氧化物半导体(NMOS)晶体管。
条款12.根据条款1至10中任一项所述的只读存储器，其中，所述扩散区是p型掺杂的，并且其中每个第一晶体管和每个第二晶体管是p型金属氧化物半导体(PMOS)晶体管。
条款13.根据条款1至12中任一项所述的只读存储器，其中，所述第一晶体管和所述第二晶体管是厚栅氧化层晶体管。
条款14.一种只读存储器，所述只读存储器包括：
多个位单元，所述多个位单元在位单元高度内布置成一行，所述多个位单元中的每个位单元包括第一晶体管和第二晶体管；
扩散区，所述扩散区被配置为跨所述行延伸，所述扩散区被配置用于所述多个位单元中的每个位单元，以形成所述位单元的第一晶体管的漏极，并且形成所述位单元的第二晶体管的漏极；和
金属层，所述金属层邻近所述扩散区，所述金属层被配置为包括位线引线，所述位线引线跨所述行延伸；其中所述多个位单元的第一子集中的每个位单元被配置为包括：第一漏极通孔，所述第一漏极通孔位于所述位线引线的下半部上，并且从所述位线引线的所述下半部耦合到所述位单元的第一晶体管的所述漏极；和第二漏极通孔，所述第二漏极通孔位于所述位线引线的上半部上，并且从所述位线引线的所述上半部耦合到所述位单元的第二晶体管的所述漏极，并且其中所述多个位单元的第二子集中的每个位单元被配置为将所述位单元的第一晶体管的所述漏极和所述位单元的所述漏极两者与所述位线引线电隔离。
条款15.根据条款14所述的只读存储器，其中，所述多个位单元的第三子集中的每个位单元被配置为包括第一漏极通孔，所述第一漏极通孔位于所述位线引线的下半部上，并且从所述位线引线的所述下半部耦合到所述位单元的第一晶体管的所述漏极，并且其中所述位单元被配置为将所述位单元的第二晶体管的所述漏极与所述位线引线电隔离。
条款16.根据条款15所述的只读存储器，其中，所述多个位单元中的第四位单元被配置为包括第四通孔，所述第四通孔耦合在所述第四位单元的第二晶体管的所述漏极与所述位线引线的所述上半部之间，其中所述第四位单元的第一晶体管的所述漏极被配置为与所述位线引线隔离。
条款17.根据条款14所述的只读存储器，其中，所述金属层被进一步配置为包括第一接地引线，所述第一接地引线具有与所述位单元高度的上边界基本对齐的中心纵向轴线，并且其中所述多个位单元中的每个位单元包括第一接地通孔，所述第一接地通孔耦合在所述第一接地引线与所述位单元的第一晶体管和第二晶体管的共享源极之间。
条款18.根据条款17所述的只读存储器，其中，所述金属层被进一步配置为包括第二接地引线，所述第二接地引线具有与所述位单元高度的下边界基本对齐的中心纵向轴线，并且其中所述多个位单元中的每个位单元包括第二接地通孔，所述第二接地通孔耦合在所述第二接地引线与所述位单元的第一晶体管和第二晶体管的共享源极之间。
条款19.一种操作只读存储器的方法，所述方法包括：
断言耦合到第一晶体管的栅极的第一字线的电压，所述第一晶体管与第二晶体管一起在位单元高度内布置成一行，以使所述第一晶体管通过第一接地通孔和第二接地通孔将电荷从第一漏极通孔传导到地，所述第一漏极通孔位于位线引线的上半部上，所述第一接地通孔位于第一接地引线上，所述第一接地引线具有与所述位单元高度的上边界基本对齐的中心纵向轴线，所述第二接地通孔位于第二接地引线上，所述第二接地引线具有与所述位单元高度的下边界基本对齐的中心纵向轴线；以及
断言耦合到所述第二晶体管的栅极的第二字线的电压，以使所述第二晶体管通过所述第一接地通孔和所述第二接地通孔将电荷从第二漏极通孔传导到地，所述第二漏极通孔位于所述位线引线的下半部上。
条款20.根据条款19所述的方法，所述方法还包括：
响应于所述断言所述第一字线的所述电压，检测所述位线引线的第一放电，以从所述第一晶体管的漏极编程读取第一位。
条款21.根据条款20所述的方法，所述方法还包括：
响应于所述断言所述第二字线的所述电压，检测所述位线引线的第二放电，以从所述第二晶体管的漏极编程读取第二位。
条款22.一种只读存储器，所述只读存储器包括：
扩散区，所述扩散区被配置为从位单元的第一侧延伸到所述位单元的第二侧；
第一虚拟栅极，所述第一虚拟栅极与所述位单元的所述第一侧对齐；
第二虚拟栅极，所述第二虚拟栅极与所述位单元的所述第二侧对齐；
第一晶体管的栅极，所述栅极邻近所述第一虚拟栅极，并且被配置为从所述位单元的下边界跨所述扩散区延伸到所述位单元的上边界；
第二晶体管的栅极，所述栅极布置在所述第一晶体管的所述栅极与所述第二虚拟栅极之间，其中所述扩散区被进一步配置为形成所述第一晶体管的漏极、所述第一晶体管和所述第二晶体管的共享源极和所述第二晶体管的漏极，所述第一晶体管的所述漏极位于所述第一虚拟栅极与所述第一晶体管的所述栅极之间，所述共享源极位于所述第一晶体管的所述栅极与所述第二晶体管的所述栅极之间，所述第二晶体管的所述漏极位于所述第二晶体管的所述栅极与所述第二虚拟栅极之间；
金属层，所述金属层邻近所述扩散区，所述金属层被配置为形成具有一定高度的位线引线，所述金属层被进一步配置为形成第一接地引线，所述第一接地引线具有与所述位单元的所述高度的所述上边界基本对齐的中心纵向轴线；和
第一通孔，所述第一通孔位于所述位线引线的所述高度的第一半部上，并且耦合到所述第一晶体管的所述漏极，其中所述第二晶体管的漏极与所述位线引线隔离。
条款23.根据条款22所述的只读存储器，所述只读存储器还包括：
第一接地通孔，所述第一接地通孔耦合在所述共享源极与所述第一接地引线之间。
条款24.根据条款23所述的只读存储器，其中，所述金属层被进一步配置为形成第二接地引线，所述第二接地引线具有与所述位单元的所述高度的所述下边界基本对齐的中心纵向轴线，所述只读存储器还包括：
第二接地通孔，所述第二接地通孔耦合在所述共享源极与所述第二接地引线之间。
应当理解，在不脱离本公开的范围的情况下，可以对本公开的器件的材料、设备、配置和使用方法进行许多修改、替换和变化。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定具体实施(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (24)

1.一种只读存储器，所述只读存储器包括：
半导体基板，所述半导体基板包括扩散区，所述扩散区被配置为形成第一晶体管的漏极和第二晶体管的漏极；
金属层，所述金属层邻近所述扩散区，所述金属层被配置为包括位线引线，所述位线引线跨所述扩散区延伸；
第一漏极通孔，所述第一漏极通孔位于所述位线引线的上半部内，所述第一漏极通孔被配置为从所述位线引线的所述上半部耦合到所述第一晶体管的所述漏极；和
第二漏极通孔，所述第二漏极通孔位于所述位线引线的下半部内，所述第二漏极通孔被配置为从所述位线引线的所述下半部耦合到所述第二晶体管的所述漏极。
2.根据权利要求1所述的只读存储器，其中，所述扩散区被进一步配置为跨第一位单元的宽度延伸，所述第一位单元具有从下位单元边界延伸的位单元高度，并且其中所述金属层被进一步配置为包括第一接地引线，所述第一接地引线具有与所述下位单元边界基本对齐的中心纵向轴线。
3.根据权利要求2所述的只读存储器，其中，所述扩散区被进一步配置为包括所述第一晶体管和所述第二晶体管的共享源极，所述只读存储器还包括：
第一列局部互连件，所述第一列局部互连件耦合到所述共享源极；和
第一接地通孔，所述第一接地通孔被配置为耦合在所述第一接地引线与所述第一列局部互连件之间。
4.根据权利要求3所述的只读存储器，其中，所述金属层被进一步配置为包括第二接地引线，所述第二接地引线具有与所述位单元高度的上边界基本对齐的中心纵向轴线，所述只读存储器还包括：
第二接地通孔，所述第二接地通孔被配置为耦合在所述第二接地引线与所述第一列局部互连件之间。
5.根据权利要求3所述的只读存储器，所述只读存储器还包括：
第二列局部互连件，所述第二列局部互连件耦合到所述第一晶体管的所述漏极，其中所述第一漏极通孔被配置为在所述位线引线的所述上半部与所述第二列局部互连件之间延伸。
6.根据权利要求5所述的只读存储器，所述只读存储器还包括：
第三列局部互连件，所述第三列局部互连件耦合到所述第二晶体管的所述漏极，其中所述第二漏极通孔被配置为在所述位线引线的所述下半部与所述第三列局部互连件之间延伸。
7.根据权利要求4所述的只读存储器，其中，所述扩散区被进一步配置为跨第二位单元的宽度延伸，并且在所述第二位单元内包括第三晶体管的漏极和第四晶体管的漏极，并且其中所述第三晶体管的所述漏极和所述第四晶体管的所述漏极两者均与所述位线引线电隔离。
8.根据权利要求7所述的只读存储器，其中，所述扩散区被进一步配置为跨第三位单元的宽度延伸，并且在所述第三位单元内包括第五晶体管的漏极和第六晶体管的漏极，所述只读存储器还包括：
第三漏极通孔，所述第三漏极通孔位于所述位线引线的所述上半部内，所述第三漏极通孔被配置为从所述位线引线的所述上半部耦合到所述第五晶体管的所述漏极。
9.根据权利要求8所述的只读存储器，其中，所述第六晶体管的所述漏极与所述位线引线电隔离。
10.根据权利要求8所述的只读存储器，所述只读存储器还包括：
第四漏极通孔，所述第四漏极通孔位于所述位线引线的所述下半部内，所述第四漏极通孔被配置为从所述位线引线的所述下半部耦合到所述第六晶体管的所述漏极。
11.根据权利要求1所述的只读存储器，其中，所述扩散区是n型掺杂的，并且其中每个第一晶体管和每个第二晶体管是n型金属氧化物半导体(NMOS)晶体管。
12.根据权利要求1所述的只读存储器，其中，所述扩散区是p型掺杂的，并且其中每个第一晶体管和每个第二晶体管是p型金属氧化物半导体(PMOS)晶体管。
13.根据权利要求1所述的只读存储器，其中，所述第一晶体管和所述第二晶体管是厚栅氧化层晶体管。
14.一种只读存储器，所述只读存储器包括：
多个位单元，所述多个位单元在位单元高度内布置成一行，所述多个位单元中的每个位单元包括第一晶体管和第二晶体管；
扩散区，所述扩散区被配置为跨所述行延伸，所述扩散区被配置用于所述多个位单元中的每个位单元，以形成所述位单元的第一晶体管的漏极，并且形成所述位单元的第二晶体管的漏极；和
金属层，所述金属层邻近所述扩散区，所述金属层被配置为包括位线引线，所述位线引线跨所述行延伸；其中所述多个位单元的第一子集中的每个位单元被配置为包括：第一漏极通孔，所述第一漏极通孔位于所述位线引线的下半部上，并且从所述位线引线的所述下半部耦合到所述位单元的第一晶体管的所述漏极；和第二漏极通孔，所述第二漏极通孔位于所述位线引线的上半部上，并且从所述位线引线的所述上半部耦合到所述位单元的第二晶体管的所述漏极，并且其中所述多个位单元的第二子集中的每个位单元被配置为将所述位单元的第一晶体管的所述漏极和所述位单元的第二晶体管的所述漏极两者与所述位线引线电隔离。
15.根据权利要求14所述的只读存储器，其中，所述多个位单元的第三子集中的每个位单元被配置为包括第一漏极通孔，所述第一漏极通孔位于所述位线引线的下半部上，并且从所述位线引线的所述下半部耦合到所述位单元的第一晶体管的所述漏极，并且其中所述位单元被配置为将所述位单元的第二晶体管的所述漏极与所述位线引线电隔离。
16.根据权利要求15所述的只读存储器，其中，所述多个位单元中的第四位单元被配置为包括第四通孔，所述第四通孔耦合在所述第四位单元的第二晶体管的所述漏极与所述位线引线的所述上半部之间，其中所述第四位单元的第一晶体管的所述漏极被配置为与所述位线引线隔离。
17.根据权利要求14所述的只读存储器，其中，所述金属层被进一步配置为包括第一接地引线，所述第一接地引线具有与所述位单元高度的上边界基本对齐的中心纵向轴线，并且其中所述多个位单元中的每个位单元包括第一接地通孔，所述第一接地通孔耦合在所述第一接地引线与所述位单元的第一晶体管和第二晶体管的共享源极之间。
18.根据权利要求17所述的只读存储器，其中，所述金属层被进一步配置为包括第二接地引线，所述第二接地引线具有与所述位单元高度的下边界基本对齐的中心纵向轴线，并且其中所述多个位单元中的每个位单元包括第二接地通孔，所述第二接地通孔耦合在所述第二接地引线与所述位单元的第一晶体管和第二晶体管的所述共享源极之间。
19.一种操作只读存储器的方法，所述方法包括：
断言耦合到第一晶体管的栅极的第一字线的电压，所述第一晶体管与第二晶体管一起在位单元高度内布置成一行，以使所述第一晶体管通过第一接地通孔将电荷从第一漏极通孔传导到地，所述第一漏极通孔位于位线引线的上半部上，所述第一接地通孔位于第一接地引线上，所述第一接地引线具有与所述位单元高度的上边界基本对齐的中心纵向轴线；以及
断言耦合到所述第二晶体管的栅极的第二字线的电压，以使所述第二晶体管通过第二接地通孔将电荷从第二漏极通孔传导到地，所述第二漏极通孔位于所述位线引线的下半部上，所述第二接地通孔位于第二接地引线上，所述第二接地引线具有与所述位单元高度的下边界基本对齐的中心纵向轴线。
20.根据权利要求19所述的方法，所述方法还包括：
响应于断言所述第一字线的所述电压，检测所述位线引线的第一放电，以从所述第一晶体管的漏极编程读取第一位。
21.根据权利要求20所述的方法，所述方法还包括：
响应于断言所述第二字线的所述电压，检测所述位线引线的第二放电，以从所述第二晶体管的漏极编程读取第二位。
22.一种只读存储器，所述只读存储器包括：
扩散区，所述扩散区被配置为从位单元的第一侧延伸到所述位单元的第二侧；
第一虚拟栅极，所述第一虚拟栅极与所述位单元的所述第一侧对齐；
第二虚拟栅极，所述第二虚拟栅极与所述位单元的所述第二侧对齐；
第一晶体管的栅极，所述第一晶体管的所述栅极邻近所述第一虚拟栅极，并且被配置为从所述位单元的下边界跨所述扩散区延伸到所述位单元的上边界；
第二晶体管的栅极，所述第二晶体管的所述栅极布置在所述第一晶体管的所述栅极与所述第二虚拟栅极之间，其中所述扩散区被进一步配置为形成所述第一晶体管的漏极、所述第一晶体管和所述第二晶体管的共享源极和所述第二晶体管的漏极，所述第一晶体管的所述漏极位于所述第一虚拟栅极与所述第一晶体管的所述栅极之间，所述共享源极位于所述第一晶体管的所述栅极与所述第二晶体管的所述栅极之间，所述第二晶体管的所述漏极位于所述第二晶体管的所述栅极与所述第二虚拟栅极之间；
金属层，所述金属层邻近所述扩散区，所述金属层被配置为形成具有一定高度的位线引线，所述金属层被进一步配置为形成第一接地引线，所述第一接地引线具有与所述位单元的所述高度的所述上边界基本对齐的中心纵向轴线；和
第一通孔，所述第一通孔位于所述位线引线的所述高度的第一半部上，并且耦合到所述第一晶体管的所述漏极，其中所述第二晶体管的漏极与所述位线引线隔离。
23.根据权利要求22所述的只读存储器，所述只读存储器还包括：
第一接地通孔，所述第一接地通孔耦合在所述共享源极与所述第一接地引线之间。
24.根据权利要求23所述的只读存储器，其中，所述金属层被进一步配置为形成第二接地引线，所述第二接地引线具有与所述位单元的所述高度的所述下边界基本对齐的中心纵向轴线，所述只读存储器还包括：
第二接地通孔，所述第二接地通孔耦合在所述共享源极与所述第二接地引线之间。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6952376B2 (en) * 2003-12-22 2005-10-04 Intel Corporation Method and apparatus to generate a reference value in a memory array
JP2005327339A (ja) 2004-05-12 2005-11-24 Matsushita Electric Ind Co Ltd マスクｒｏｍ
JP4804133B2 (ja) 2005-12-06 2011-11-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8406031B2 (en) 2010-04-01 2013-03-26 Broadcom Corporation Read-only memory (ROM) bitcell, array, and architecture
EP3121818B1 (en) 2015-07-23 2018-08-22 Synopsys, Inc. Method to program bitcells of a rom array
US9691496B1 (en) 2016-02-08 2017-06-27 Nxp B.V. High density ROM cell with dual bit storage for high speed and low voltage
US10923161B2 (en) 2018-01-18 2021-02-16 Arm Limited Bitcell wordline strapping circuitry

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