KR100951732B1 - 상이한 성능에 사용되는 회로 레이아웃 및 방법 - Google Patents

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Abstract

회로는 기판에 의해 지지되며 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 디바이스를 포함한다. 복수의 제 2 MuGFET 디바이스는 상기 기판에 의해 지지되며 제 2 성능 레벨을 구비한다. 상기 제 1 디바이스 및 상기 2 디바이스는 서로 상이한 상기 제 1 성능 특성 및 상기 제 2 성능 특성을 얻기 위해 상기 제 1 디바이스 및 상기 제 2 디바이스를 상이하게 처리하는 것을 용이하게 해주는 개별 영역 내에 배열된다. 하나의 실시예에서, 상기 회로는 더 높은 성능을 갖는 풀다운 트랜지스터를 구비한 SRAM이다.
Figure R1020080009278
MuGFET 디바이스, SRAM

Description

상이한 성능에 사용되는 회로 레이아웃 및 방법{CIRCUIT LAYOUT FOR DIFFERENT PERFORMANCE AND METHOD}
본 발명은 상이한 성능에 사용되는 회로 레이아웃 및 방법에 관한 것이다.
정적 랜덤 액세스 메모리(static random acess memories: 이하 "SRAM"이라 합니다)와 같은 고밀도 어레이 형태의 회로 레이아웃의 경우, 소형 셀(small cell)이 요구된다. 읽기 동작(read operation)에 있어서, 비트선(bit line) 및 상보형 비트선(contemporary bit line)은 공급 전압까지 사전 충전된다. 외부에서 수신된 읽기 어드레스 신호(read address signal)가 디코딩(decode)되고, 디코딩 결과에 따라 읽기 동작용 워드선 신호(word line signal)가 인에이블된다. 그 후, 셀 액세스 트랜지스터(cell access transistor)가 턴온되고, 셀 내에 저장된 데이터가 비트선과 상보형 비트선을 통해 읽혀진다. 마찬가지로, 쓰기 동작(write operation)에 있어서, 쓰기 어드레스 신호(write address signal)가 수신되어 디코딩되면, 디코딩 결과에 따라 쓰기 동작용 워드선 신호가 인에이블되고, 그 후 셀 액세스 트랜지스터가 턴온되어, 비트선 및 상보형 비트선 상에 적재된 데이터가 셀 내에 저장된다.
셀 내에 데이터를 과도하게 쓰는 것을 피하여 읽기 안정성을 증가시키기 위해, 액세스 트랜지스터는 통상적으로 대응되는 풀다운 디바이스(pull down devices)보다 약하게 만들어진다. 종래 벌크(bulk) 형태의 상보형 금속 산화물 반도체(CMOS) 레이아웃에 있어서, 액세스 트랜지스터는 더 작은 트랜지스터 폭을 갖도록 설계된다. 멀티게이트 전계 효과 트랜지스터(MuGFET) 기술에 있어서, 코어 셀 영역(core cell area)은 2개의 핀 사이의 거리(핀 피치: fin pitch)) 및 디바이스 당 사용된 핀의 수에 의해 제한된다. 따라서, 핀들은 서로 가깝게 위치되고, 전류 구동 특성이 유사하다. MuGFET 레이아웃을 종래 벌크 형태의 상보형 금속 산화물 반도체(CMOS) 레이아웃과 차별화시키는 특성들 중의 하나는 트랜지스터 핀이 위치되어야 하는 고정 피치(fixed pitch)이다.
적은 영역을 소비하는 하나의 알려진 얇은(skinny) SRAM 셀 레이아웃은 4개의 핀 피치에 해당하는 길이를 갖는다. p-형 전계 효과 트랜지스터(pFET) 디바이스는 상기 SRAM 셀 레이아웃의 중간에 위치되며, 풀다운 디바이스를 포함한 n-형 전계 효과 트랜지스터(nFET) 디바이스는 측면 상에 위치된다. 이러한 종래 기술의 SRAM 셀의 전기적 특성은 준최적(sub-optimal) 상태를 갖는다. 모든 트랜지스터는 벌크 형태의 CMOS에서 게이트 폭(gate width)에 대응하는 동일한 핀 높이(fin height)를 갖는다. 이러한 특성은, 특히 읽기 및 쓰기 액세스가 이루어지는 동안, 충분한 셀 안정성을 달성하기에 최적 상태가 아니다.
본 발명은 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 디바이스와 제 2 성능 레벨을 구비한 복수의 제 2 MuGFET 디바이스를 구비한 회로에서, 상기 제 1 디바이스 및 상기 2 디바이스는 상기 제 1 성능 특성 및 상기 제 2 성능 특성을 조건에 맞도록 만들기 위해 상기 제 1 디바이스 및 상기 제 2 디바이스의 상이한 처리를 용이하게 해주는 개별 영역 내에 배열되도록 함으로써, 상술한 문제점을 해결하기 위한 것이다.
본 발명의 제 1 특징에 따른 회로는 기판에 의해 지지되며 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 디바이스; 및 상기 기판에 의해 지지되며 제 2 성능 레벨을 구비한 복수의 제 2 MuGFET 디바이스를 포함하고, 상기 제 1 MuGFET 디바이스 및 상기 2 MuGFET 디바이스는 서로 상이한 상기 제 1 성능 특성 및 상기 제 2 성능 특성을 얻기 위해 상기 제 1 MuGFET 디바이스 및 상기 제 2 MuGFET 디바이스를 상이하게 처리하는 것을 용이하게 해주는 개별 영역 내에 배열되는 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 SRAM 어레이 셀은 MuGFET 단일 핀 액세스 디바이스 및 풀업 디바이스를 구비한 제 1 스트라이프; MuGFET 단일 핀 액세스 디바이스 및 풀업 디바이스를 구비한 제 2 스트라이프; 및 상기 액세스 디바이스와 비교해 1보다 큰 전류비(current ratio)를 갖는 2개의 MuGFET 풀다운 디바이스를 구비한 중간 스트라이프(middle stripe)를 포함하는 것을 특징으로 한다.
본 발명의 제 3 특징에 따른 SRAM 메모리 셀은 기판에 의해 지지되는 복수의 제 1 MuGFET 디바이스; 및 상기 기판에 의해 지지되는 복수의 제 2 MuGFET 디바이스를 포함하고, 상기 제 1 MuGFET 디바이스 및 상기 2 MuGFET 디바이스는 상이한 핀 높이(fin height)를 갖는 것을 특징으로 한다.
본 발명의 제 4 특징에 따른 SRAM 셀은 기판에 의해 지지되며 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 풀다운 및 액세스 디바이스; 및 상기 기판에 의해 지지되며 제 2 성능 레벨을 구비한 복수의 제 2 MuGFET 풀업 디바이스를 포함하고, 상기 제 1 MuGFET 디바이스의 핀의 높이가 상기 2 MuGFET 디바이스의 핀의 높이보다 더 높으며, 상기 제 1 MuGFET 디바이스 대 상기 제 2 MuGFET 디바이스의 전류비(current ratio)가 1보다 큰 것을 특징으로 한다.
본 발명의 제 5 특징에 따른 회로를 형성하는 방법은 기판에 의해 지지되는 복수의 제 1 MuGFET 디바이스를 형성하는 단계; 및 상기 기판에 의해 지지되는 복수의 제 2 MuGFET 디바이스를 형성하는 단계를 포함하고, 상기 복수의 제 1 MuGFET 디바이스 및 상기 복수의 제 2 MuGFET 디바이스는 상기 복수의 제 1 MuGFET 디바이스 및 상기 복수의 제 2 MuGFET 디바이스의 서로 상이한 성능 특성을 얻기 위해 상기 제 1 MuGFET 디바이스 및 상기 제 2 MuGFET 디바이스를 상이하게 처리하는 것을 용이하게 해주는 상기 기판의 개별 영역 내에 배열되는 것을 특징으로 한다.
본 발명은 제 1 디바이스 및 제 2 디바이스가 각각의 성능 특성을 조건에 맞도록 만들기 위해 제 1 디바이스 및 제 2 디바이스의 상이한 처리를 허용하는 개별 영역 내에 배열되어, 2개 이상의 디바이스 그룹에 대한 상이한 성능 특성을 얻기 위해 공간이 제한된 애플리케이션의 경우에 유용하게 적용될 수 있다.
또한, 본 발명은 제 1 성능 레벨을 구비한 MuGFET 디바이스가 제 2 MuGFET 디바이스의 핀보다 더 높은 핀을 구비할 수 있다.
나아가, 본 발명은 상이한 변형(strains)이 핀들 상에 형성될 수 있다.
아울러, 본 발명은 디바이스의 선택된 개별 영역 내에서 디바이스를 선택적으로 약화시키거나 또는 강화시키기 위해 상이한 주입(different implant)이 또한 사용될 수 있다.
이하의 상세한 설명은 예시적인 방식으로 본 발명이 실현될 수 있는 구체적인 상세 및 실시예를 보여주는 첨부 도면을 참조한다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술된다. 기타 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 그리고 전기적인 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다. 따라서, 예시적인 실시예에 대한 이하의 설명은 제한적인 의미를 갖는 것이 아니며, 본 발명의 범위는 첨부된 청구범위에 의해 제한된다.
SRAM 디바이스는 공통적으로 6개의 트랜지스터, 즉 2개의 액세스 트랜지스터, 및 반전 래치(inverting latch)의 구조를 갖는 풀다운 트랜지스터(pull-down transistors) 및 풀업 트랜지스터pull-up transistors)를 포함한 4개의 트랜지스터로 구성된다. 워드선은 액세스 트랜지스터와 결합되고, 데이터가 비트선 상에 제공되거나 읽혀진다. 벌크 형태의 CMOS에서, 풀다운 트랜지스터는 기타 다른 디바이스 와 비교해 더 넓은 폭의 게이트를 구비하도록 설계된다. 만일 동일한 접근 방법이 멀티게이트 전계 효과 트랜지스터(MuGFET) 설계에 사용되는 경우, 풀다운 디바이스가 이중 핀 디바이스(110)로 구현되는 도 1의 참조부호 100으로 도시된 바와 같이 셀 영역이 상당히 증가한다. MuGFET 디바이스에서 연속적인 트랜지스터 폭의 칫수(sizing)를 얻는 것이 불가능하다. pFET 디바이스는 레이아웃(100)의 중간(120)에 위치되며, nFET 디바이스는 측면(130,140) 상에 위치된다.
설계자(designer)는 디바이스 거동(device behavior)을 개변(adapt)하기 위해서는 중요한 자유도(degree of freedom)을 잃게 된다. 회로의 레이아웃을 변경함으로써, 설계자는 예를 들어 상이한 높이, 변형(strain) 또는 도핑을 구비한 핀을 제조하는 핀 구조(fin geometry)를 변경시키게 되어 MuGFET 디바이스의 강도(strength)에 영향을 미치게 된다.
도 2는 본 발명의 예시적인 실시예에 따라 상이한 성능 특성이 얻어질 수 있는 MuGFET 디바이스의 영역을 구비한 코어 셀 레이아웃(200)을 예시한 도면이다. MuGFET 디바이스는, 다양한 실시예에서 기판 상에 직접 또는 기판 상의 절연체(insulator)에 의해서, 기판 상에 생성되거나 또는 기판에 의해 지지될 수 있다. 기판은 실리콘으로 이루어지며, 만일 다양한 산화물(oxides)과 같은 절연층이 사용되는 경우 절연층은 다양한 실시예에서 기판 상에 형성되거나 또는 기판에 의해 지지될 수 있다.
셀 레이아웃(200)은 풀다운 디바이스(214,216)를 포함하며, 파선(broken line)(210)으로 표시된 중간 부분을 포함한다. 풀다운 디바이스(214,216)는 자신들 의 핀으로 표시되어 있으며, 핀의 상부에 게이트(218,220)가 각각 도시되어 있다. 풀다운 디바이스(214,216)는 접지(ground)(VSS)와 연결된다. 풀다운 디바이스(214,216)는 단일 핀(single fin) nMOS 디바이스를 포함할 수 있으며, 또한 풀다운 디바이스(214,216)는 각각 추가 실시예에서 다중 핀(multiple fins)을 포함할 수 있다. 게이트(218,220)는 풀다운 디바이스(214,216)의 각각의 소스(sources)에 가로질러 결합된다(cross coupled). 풀다운 디바이스(214,216)의 레이아웃은 하나의 실시예에서 셀(200)의 중간 부분 아래에 스트라이프(stripe)를 효과적으로 생성하는데, 이러한 스트라이프에서는 풀다운 디바이스의 전류 구동 특성을 변경하기 위해 상이한 처리(different processing)가 사용될 수 있다.
nFET 액세스 디바이스(230,232)는 대응되는 워드선(236,238)을 구비한 셀 레이아웃(200)의 대향 코너(opposite conners)에 형성된다. pFET 풀업 디바이스(240,242)는 셀 레이아웃(200)의 나머지 다른 대향 코너에 위치되고, 공급전압(VDD)에 연결된다. pFET 풀업 디바이스(240,242)는 풀다운 디바이스(214,216)와 게이트 라인(218,220)을 공유한다.
도 3은 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있으며, 파선(310)으로 표시된 디바이스의 영역을 구비한 대안적인 코어 셀 레이아웃(300)을 예시한 도면이다. 하나의 실시예에 있어서, 이중 핀 풀다운 디바이스(316,318)는 파선(310) 내에 위치되어, 디바이스들의 기둥(column)을 형성하며, 이러한 디바이스들의 기둥은 기둥 밖의 디바이스들과는 상이한 전류 구동 성능을 갖도록 형성될 수 있다. 레이아웃(300)에서, 디바이스(316)는 게이트(326)에 의해 결합되는 핀(322,324)을 구비한다. 디바이스(318)는 게이트(334)에 의해 결합되는 핀(330,332)을 구비한다. 풀업 디바이스 및 액세스 디바이스는 도 2에 도시된 풀업 디바이스 및 액세스 디바이스와 동일하다.
도 4는 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있는 핀의 영역을 구비한 또 다른 대안적인 코어 셀 레이아웃(400)을 예시한 도면이다. 도 4에 도시된 실시예는 레이아웃(300)과 유사하지만, 영역이 약간 더 크며, 레이아웃(300) 내에서 서로 가장 가까이에 위치해 있는 액세스 디바이스의 게이트(236,238) 및 다중선(poly lines)의 게이트(326,334) 사이에서 발생할 수 있는 단락(short)의 가능성을 회피한다. 이것은 풀다운 트랜지스터의 핀들(412,414,416,418) 사이에 접촉부(contacts)(408,410)를 위치시킴으로써 이루어진다. 이러한 실시예에서, 더미핀(dummy fin)(425)이 핀들(412,414,416,418) 사이에 형성될 수 있으며, 추후에 필요한 경우 에칭(etching) 또는 기타 적합한 처리(process)에 의해 제거될 수 있다. 이것은 다시 나머지 다른 핀들과는 상이하게 처리될 수 있는 핀을 구비한 디바이스의 기둥을 생성하게 되어, 레이아웃(400) 상의 다른 디바이스보다 더 높은 전류 구동 성능을 갖는 풀다운 디바이스를 생성할 수 있다.
도 5는 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있는 영역의 스트라이프(stripes of areas)를 구비한 셀의 어레이(500)를 생성하도록 펼져진(fold out) 코어 셀의 어레이의 블록 다이어그램이다. 블록 다이어그램은 대향 코너들 내의 nFET 액세스 다바이스(510), 대향 코너들 내의 pFET 풀업 다바이 스(515), 및 nFET 풀다운 디바이스로 형성된 셀을 포함하되, nFET 풀다운 디바이스는 상기 셀을 가로지르는 스트라이프(520) 내에 형성되어 있다. 셀은 외부로 펼쳐져, 4개의 pFET 풀업 디바이스(515)의 고립된 영역 및 4개의 액세스 디바이스(510)의 고립된 영역이 관측된다. 전체 어레이(500)의 폭(span)을 연장하는 풀다운 디바이스로 이루어진 스트라이프(520)가 추가로 관측된다. 스트라이프와 고립된 영역을 포함하는 이들 패턴은 스트라이프 내에 상이한 특성을 갖는 디바이스를 제공하도록 처리하는 것을 용이하게 해준다. 스트라이프 내의 디바이스가 더 강하게 만들어질 수 있거나, 또는 스트라이프 외부의 디바이스가 더 약하게 만들어질 수 있거나, 또는 이들의 조합(combination)이 사용될 수 있다.
상술한 실시예가 SRAM 어레이에 관한 것이지만, 기타 다른 회로가 상술한 바와 같은 디바이스의 배치(grouping)로부터 이득을 얻을 수 있다. 도 6에 도시된 하나의 실시예에서, 회로(600)는 절연 표면(insulating surface)(615) 상에 형성되며, 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 디바이스(610)를 포함한다. 복수의 제 2 MuGFET 디바이스(620)가 또한 절연 표면(615) 상에 형성되며, 제 2 성능 레벨을 구비할 수 있다. 제 1 디바이스 및 제 2 디바이스는 이들의 성능 특성을 조건에 맞도록 만들기 위해 제 1 디바이스 및 제 2 디바이스의 상이한 처리를 허용하는 개별 영역 내에 배열된다. 제 1 디바이스 및 제 2 디바이스 간의 회로 연결은 선(625)으로 표시되어 있다. 이것은 특히 2개 이상의 디바이스 그룹에 대한 상이한 성능 특성을 얻기 위해 공간이 제한된 애플리케이션의 경우에 유용할 수 있다. 회로는 어레이 내에서 복제용 코어 회로(core circuit for replication)이거나, 또는 추가 핀을 사용함이 없이 상이한 성능 특성을 갖는 디바이스가 요구될 수 있는 아마도 매우 큰 회로인 단일 회로 내의 디바이스일 수 있다.
하나의 실시예에서, 제 1 성능 레벨을 구비한 MuGFET 디바이스는 하나 이상의 개별 영역으로 그룹화될 수 있다. 하나의 실시예에서, 전류비(current ratio)는 1.4 이상과 같이, 1보다 상당히 큰 값이 될 수 있다. 하나의 실시예에서, 제 1 성능 레벨을 구비한 MuGFET 디바이스는 제 2 성능 레벨 핀용으로 40 nm 내지 30 nm의 높이를 갖는 제 2 MuGFET 디바이스의 핀보다 더 높은 핀을 구비한다. 추가 실시예에서, 상이한 변형(strains)이 핀들 상에 형성될 수 있다. 디바이스의 선택된 개별 영역 내에서 디바이스를 선택적으로 약화시키거나 또는 강화시키기 위해 상이한 주입(different implant)이 또한 사용될 수 있다.
요약서는 독자들이 기술적 개시 내용의 특징 및 요점을 신속하게 확인하도록 허용하도록 요구하는 37 연방 규정 코드(C.F.R.) 섹션 1.72(b)와 일치하도록 제공된다. 요약서는 청구범위의 범위 및 의미를 해석하거나 제한하는데 사용되지 않는 것으로 이해되도록 제출된다.
도 1은 단일 핀(single fin) 및 이중 핀(double fins) 디바이스를 구비한 SRAM 코어 셀 레이아웃을 예시한 도면이다.
도 2는 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있는 디바이스의 영역을 구비한 SRAM 코어 셀 레이아웃을 예시한 도면이다.
도 3은 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있는 디바이스의 영역을 구비한 대안적인 SRAM 코어 셀 레이아웃을 예시한 도면이다.
도 4는 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있는 디바이스의 영역을 구비한 또 다른 대안적인 SRAM 코어 셀 레이아웃을 예시한 도면이다.
도 5는 본 발명의 예시적인 실시예에 따라 상이한 핀 특성이 얻어질 수 있는 영역의 스트라이프(stripes of areas)를 구비한 셀의 어레이를 생성하도록 펼져진(fold out) SRAM 코어 셀의 어레이의 블록 다이어그램이다.
도 6은 본 발명의 예시적인 실시예에 따라 상이한 성능 특성을 구비한 상이한 그룹의 회로를 나타낸 블록 다이어그램이다.

Claims (25)

  1. 기판에 의해 지지되며 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 디바이스; 및
    상기 기판에 의해 지지되며 제 2 성능 레벨을 구비한 복수의 제 2 MuGFET 디바이스
    를 포함하고,
    상기 복수의 제 1 MuGFET 디바이스 중 적어도 2개의 제 1 MuGFET 디바이스는 대응하는 직렬로 연결되는 이중 핀을 통해 상기 기판의 단일 개별 영역(single separate area) 내에서 적어도 하나의 공통 접지에 연결되고,
    상기 복수의 제 1 MuGFET 디바이스 및 상기 복수의 제 2 MuGFET 디바이스는 상기 복수의 제 1 MuGFET 디바이스 및 상기 복수의 제 2 MuGFET 디바이스를 각각의 상이한 성능 특성을 얻기 위해 상이하게 처리하는 것을 용이하게 해주는 상기 기판의 개별 영역 내에 배열되는
    회로.
  2. 제 1항에 있어서,
    상기 제 1 성능 레벨을 구비한 상기 복수의 제 1 MuGFET 디바이스는 모두 상기 단일 개별 영역 내로 그룹화되는 회로.
  3. 제 2항에 있어서,
    상기 회로는 SRAM 셀이고,
    상기 제 1 MuGFET 디바이스는 풀다운 트랜지스터(pull down trnasistors)를 포함하는
    회로.
  4. 제 3항에 있어서,
    상기 풀다운 트랜지스터는 단일 핀(single fin) nMOS 트랜지스터를 포함하는 회로.
  5. 제 4항에 있어서,
    상기 단일 개별 영역은 상기 SRAM 셀을 가로지르는 영역의 스트라이프(stripe)를 포함하여, 복제된 셀들이 각각 상기 스트라이프와 정렬(line up)되는 하나의 단일 개별 영역을 구비하는 회로.
  6. 제 3항에 있어서,
    상기 풀다운 트랜지스터는 다중 핀(mutiple fin) nMOS 트랜지스트를 포함하는 회로.
  7. SRAM 어레이 셀에 있어서,
    MuGFET 단일 핀 액세스 디바이스 및 풀업 디바이스를 구비한 제 1 스트라이프;
    MuGFET 단일 핀 액세스 디바이스 및 풀업 디바이스를 구비한 제 2 스트라이프; 및
    상기 액세스 디바이스와 비교해 1보다 큰 전류비(current ratio)를 갖는 2개의 MuGFET 풀다운 디바이스를 구비한 중간 스트라이프(middle stripe)
    를 포함하고,
    상기 2개의 MuGFET 풀다운 디바이스는 대응하는 직렬로 연결되는 이중 핀을 통해 상기 중간 스트라이프 내에서 적어도 하나의 공통 접지에 연결되는
    SRAM 어레이 셀.
  8. 제 7항에 있어서,
    상기 액세스 디바이스 및 상기 풀다운 디바이스는 nMOS 단일 핀 MuGFET 트랜지스터이고,
    상기 풀업 디바이스는 pMOS 단일 핀 MuGFET 트랜지스터인
    SRAM 어레이 셀.
  9. 제 8항에 있어서,
    상기 SRAM 어레이 셀은 4개의 pFET의 고립된 pFET 섬(islands)이 형성되도록 SRAM 어레이 내에서 접혀진 방식(folded manner)으로 레이아웃된(laid out) 다중셀(multiple cells)을 추가로 포함하는 SRAM 어레이 셀.
  10. 제 9항에 있어서,
    상기 풀다운 디바이스의 중간 스트라이프들이 상기 SRAM 어레이 전체에 걸쳐 직선으로 연장되도록 형성되는 SRAM 어레이 셀.
  11. 제 10항에 있어서,
    상기 풀다운 디바이스의 상기 중간 스트라이프들이 상기 풀다운 디바이스 이외의 나머지 다른 디바이스와 비교해 나머지 다른 스트라이프 내의 디바이스에 비해 더 높은 구동 전류를 제공하기 위해 더 높은 핀, 변형 또는 주입 조건 중 적어도 하나를 구비한 SRAM 어레이 셀.
  12. SRAM 메모리 셀에 있어서,
    기판에 의해 지지되는 복수의 제 1 MuGFET 디바이스; 및
    상기 기판에 의해 지지되는 복수의 제 2 MuGFET 디바이스
    를 포함하고,
    상기 복수의 제 1 MuGFET 디바이스 중 적어도 2개의 제 1 MuGFET 디바이스는 대응하는 직렬로 연결되는 이중 핀을 통해 상기 기판의 단일 개별 영역(single separate area) 내에서 적어도 하나의 공통 접지에 연결되고,
    상기 제 1 MuGFET 디바이스 및 상기 2 MuGFET 디바이스는 상이한 핀 높이(fin height)를 갖는
    SRAM 메모리 셀.
  13. 제 12항에 있어서,
    상기 복수의 제 2 MuGFET 디바이스는 풀업 단일 핀 pFET 트랜지스터를 포함하고,
    상기 복수의 제 1 MuGFET 디바이스는 풀다운 단일 핀 nFET 트랜지스터 및 단일 핀 nFET 트랜지스터를 포함하는
    SRAM 메모리 셀.
  14. 제 13항에 있어서,
    상기 SRAM 메모리 셀은 4개의 pFET의 고립된 pFET 섬(islands)이 형성되도록 SRAM 어레이 내에서 접혀진 방식(folded manner)으로 레이아웃된(laid out) 다중셀(multiple cells)을 추가로 포함하는 SRAM 메모리 셀.
  15. 제 14항에 있어서,
    상기 풀다운 트랜지스터의 중간 스트라이프가 상기 SRAM 어레이 전체에 걸쳐 직선으로 연장되도록 형성되는 SRAM 메모리 셀.
  16. 제 12항에 있어서,
    상기 제 1 MuGFET 디바이스 대 상기 제 2 MuGFET 디바이스의 전류비(current ratio)가 1보다 큰 SRAM 메모리 셀.
  17. SRAM 셀에 있어서,
    기판에 의해 지지되며 제 1 성능 레벨(performance level)을 구비한 복수의 제 1 MuGFET 풀다운 및 액세스 디바이스; 및
    상기 기판에 의해 지지되며 제 2 성능 레벨을 구비한 복수의 제 2 MuGFET 풀업 디바이스
    를 포함하고,
    상기 복수의 제 1 MuGFET 풀다운 및 액세스 디바이스 중 적어도 2개의 제 1 MuGFET 풀다운 및 액세스 디바이스는 대응하는 직렬로 연결되는 이중 핀을 통해 상기 기판의 단일 개별 영역(single separate area) 내에서 적어도 하나의 공통 접지에 연결되고,
    상기 제 1 MuGFET 디바이스의 핀의 높이가 상기 2 MuGFET 디바이스의 핀의 높이보다 더 높으며, 상기 제 1 MuGFET 디바이스 대 상기 제 2 MuGFET 디바이스의 전류비(current ratio)가 1보다 큰
    SRAM 셀.
  18. 제 17항에 있어서,
    상기 제 1 MuGFET 풀다운 및 액세스 디바이스는 상기 단일 개별 영역 내로 그룹화되는 SRAM 셀.
  19. 제 17항에 있어서,
    상기 전류비가 대략 1.4인 SRAM 셀.
  20. 제 17항에 있어서,
    상기 제 1 MuGFET 디바이스 및 상기 제 2 MuGFET 디바이스가 단일 핀 디바이스인 SRAM 셀.
  21. 회로를 형성하는 방법에 있어서,
    기판에 의해 지지되는 복수의 제 1 MuGFET 디바이스를 형성하는 단계; 및
    상기 기판에 의해 지지되는 복수의 제 2 MuGFET 디바이스를 형성하는 단계
    를 포함하고,
    상기 복수의 제 1 MuGFET 디바이스 중 적어도 2개의 제 1 MuGFET 디바이스는 대응하는 직렬로 연결되는 이중 핀을 통해 상기 기판의 단일 개별 영역(single separate area) 내에서 적어도 하나의 공통 접지에 연결되고,
    상기 복수의 제 1 MuGFET 디바이스 및 상기 복수의 제 2 MuGFET 디바이스는 상기 복수의 제 1 MuGFET 디바이스 및 상기 복수의 제 2 MuGFET 디바이스를 각각의 상이한 성능 특성을 얻기 위해 상이하게 처리하는 것을 용이하게 해주는 상기 기판의 개별 영역 내에 배열되는
    회로 형성 방법.
  22. 제 21항에 있어서,
    상기 제 1 MuGFET 디바이스가 상기 2 MuGFET 디바이스보다 더 높은 핀을 갖도록 형성되는 회로 형성 방법.
  23. 제 21항에 있어서,
    상기 제 1 MuGFET 디바이스가 SRAM의 풀다운 트랜지스터를 포함하는 회로 형성 방법.
  24. 제 23항에 있어서,
    상기 풀다운 트랜지스터가 상기 제 2 MuGFET 디바이스보다 더 높은 구동 전류를 제공하기 위해 상이한 변형 또는 주입 조건을 갖도록 형성되는 회로 형성 방법.
  25. 제 24항에 있어서,
    상기 풀다운 트랜지스터는 단일 핀 nMOS 트랜지스를 포함하고,
    상기 2 MuGFET 디바이스는 액세스 디바이스 및 풀업 디바이스를 포함하되, 상기 액세스 디바이스는 단일 핀 nMOS 트랜지스터를 포함하며, 상기 풀업 디바이스는 단일 핀 pMOS 트랜지스터를 포함하는
    회로 형성 방법.
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