CN114725110A - 用于形成sram存储单元结构的半导体器件和方法 - Google Patents

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Abstract

本公开涉及用于形成SRAM存储单元结构的半导体器件和方法。一种装置包括存储单元。存储单元中的第一存储单元包括布置在第一掺杂区域中的第一写入端口和布置在第二掺杂区域中的第一读取端口。第一读取端口通过存储单元中的第二存储单元的第二写入端口与第一写入端口分开。

Description

用于形成SRAM存储单元结构的半导体器件和方法
技术领域
本公开总体涉及用于形成SRAM存储单元结构的半导体器件和方法。
背景技术
半导体存储器是在基于半导体的集成电路上实现的电子数据存储设备，并且具有比其他类型的数据存储技术快得多的存取时间。例如，静态随机存取存储器(SRAM)通常用于集成电路。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中很受欢迎。可以在几纳秒内从SRAM单元读取位或将位写入SRAM单元，而旋转存储装置(如硬盘)的存取时间在毫秒范围内。
发明内容
根据本公开的一个实施例，提供了一种用于存储的装置，包括：多个存储单元，至少包括第一存储单元和第二存储单元；第一写入端口，布置在所述第一存储单元的第一掺杂区域中；以及第一读取端口，布置在所述第一存储单元的第二掺杂区域中，所述第一读取端口通过所述第二存储单元的第二写入端口与所述第一写入端口分开。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一存储单元，包括：第一存储单位，包括形成在第一n加(NP)区域中的n型晶体管和形成在所述第一NP区域和第二NP区域之间的第一p加(PP)区域中的p型晶体管；多个第一写入存取晶体管，形成在所述第一NP区域中或所述第一PP区域中；以及多个第一读取存取晶体管，形成在所述第二NP区域中。
根据本公开的又一实施例，提供了一种形成SRAM存储单元结构的方法，包括：在第一区域内形成用于第一存储单元的第一写入存取晶体管；在第二区域内形成用于所述第一存储单元的第一读取存取晶体管；以及在所述第一区域和所述第二区域之间的第三区域内形成用于第二存储单元的第二写入晶体管，所述第一存储单元和所述第二存储单元是位于同一列的相邻行中的存储单元。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1A示出了根据本公开的一些实施例的示例性FinFET器件的透视图。
图1B示出了根据本公开的一些实施例的CMOS配置中的FinFET晶体管的横截面侧视图。
图1C示出了根据本公开的一些实施例的标准(STD)单元阵列的俯视图。
图1D是根据本公开的一些实施例的存储电路的一部分的电路图。
图2-图4和图5A-图5C是根据本公开的一些实施例的存储电路的一部分的布局图。
图5D示出了根据本公开的一些实施例的SRAM单元中的示例性晶体管的透视图。
图6是根据本公开的一些实施例的存储电路的一部分的电路图。
图7-图9、图10A和图10B是根据本公开的一些实施例的存储电路的一部分的布局图。
图11是根据本公开的一些实施例的存储电路的一部分的电路图。
图12-图15是根据本公开的一些实施例的存储电路的一部分的布局图。
图16是根据本公开的一些实施例的存储电路的一部分的电路图。
图17是根据本公开的一些实施例的用于设计半导体器件的集成电路设计系统的框图。
图18是根据本公开的一些实施例的生成布局设计的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
本说明书中使用的术语通常具有其在本领域和使用每个术语的具体上下文中的普通含义。本说明书中对示例的使用，包括本文讨论的任何术语的示例，仅是说明性的，并且决不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
尽管本文可以使用术语“第一”、“第二”等来描述各种要素，但这些要素不应受这些术语的限制。这些术语用于区分一个要素与另一个要素。例如，在不脱离实施例的范围的情况下，第一要素可被称为第二要素，并且类似地，第二要素可被称为第一要素。如本文所用，术语“和/或”包括相关所列项中的一个或多个项的任何和所有组合。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
在本文件中，术语“耦合”也可称为“电耦合”，并且术语“连接”可称为“电连接”。“耦合”和“连接”也可用于表示两个或多个要素相互协作或交互。
本公开涉及但不以其他方式限于鳍式场效应晶体管(FinFET)器件。FinFET器件例如可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开将继续以一个或多个FinFET示例来说明本公开的各种实施例。然而，应当理解，除非特别声明，否则本申请不应限于特定类型的器件。
FinFET器件的使用在半导体工业中越来越流行。参考图1A，示出了根据本公开的一些实施例的示例性FinFET器件50的透视图。FinFET器件50是构建在衬底(例如，体衬底)之上的非平面多栅极晶体管。薄的含硅“鳍状”结构(以下称为“鳍”)形成FinFET器件50的主体。鳍沿着图1A所示的X方向延伸。鳍具有沿着与X方向正交的Y方向测量的鳍宽度Wfin。FinFET器件50的栅极60环绕该鳍，例如，环绕鳍的顶表面和相反的侧壁表面。因此，栅极60的一部分在与X方向和Y方向均正交的Z方向位于鳍之上。
LG表示栅极60的在X方向测量的长度(或宽度，取决于透视)。栅极60可以包括栅极电极组件60A和栅极电介质组件60B。栅极电介质60B具有在Y方向测量的厚度tox。栅极60的一部分位于诸如浅沟槽隔离(STI)之类的电介质隔离结构之上。FinFET器件50的源极70和漏极80形成在位于栅极60相反侧的鳍的延伸部分中。鳍被栅极60环绕的一部分用作FinFET器件50的沟道。FinFET器件50的有效沟道长度由鳍的尺寸决定。
图1B示出了根据本公开的一些实施例的CMOS配置中的FinFET晶体管的横截面侧视图。CMOS FinFET包括衬底，例如，硅衬底。N型阱和P型阱形成在衬底中。在N型阱和P型阱之上形成诸如浅沟槽隔离(STI)之类的电介质隔离结构。P型FinFET 90形成在N型阱之上，并且N型FinFET 91形成在P型阱之上。P型FinFET 90包括从STI向上突出的鳍95，并且N型FinFET 91包括从STI向上突出的鳍96。鳍95包括P型FinFET90的沟道区域，并且鳍96包括N型FinFET 91的沟道区域。在一些实施例中，鳍95由硅锗组成，并且鳍96由硅组成。在鳍95-96之上以及STI之上形成栅极电介质，并且在栅极电介质之上形成栅极电极。在一些实施例中，栅极电介质包括高k电介质材料，并且栅极电极包括金属栅极电极，例如，铝和/或其他难熔金属。在一些其他实施例中，栅极电介质可以包括SiON，并且栅极电极可以包括多晶硅。在栅极电极上形成栅极接触件以提供与栅极的电连接。
FinFET器件提供优于传统金属氧化物半导体场效应晶体管(MOSFET)器件(也称为平面晶体管器件)的若干优点。这些优点可以包括更好的芯片面积效率、改进的载流子迁移率、以及与平面器件的制造工艺兼容的制造工艺。因此，可能期望使用FinFET器件来设计集成电路(IC)芯片以用于一部分或整个IC芯片。
图1C示出了根据本公开的一些实施例的具有多个图1B所示的FinFET器件(例如，P型FinFET 90和N型FinFET 91)的标准(STD)单元阵列100c的俯视图。标准单元阵列100c可以包括逻辑电路或逻辑器件，因此也称为逻辑单元阵列或逻辑电路阵列。在各种实施例中，逻辑电路或器件可以包括诸如反相器、NAND门、NOR门、触发器、或其组合之类的组件。
在至少一个示例中，术语“氧化物定义(OD)区域”是晶体管的有源区域，即形成晶体管的栅极下方的源极、漏极和沟道的区域。在一些示例中，氧化物定义区域在绝缘区域之间。在一些实施例中，绝缘区域是浅沟槽隔离(STI)、场氧化物(FOX)区域或其他合适的电绝缘结构。在一些实施例中，绝缘区域被称为无源区域或隔离区域。如图1C所示，标准单元阵列100c包括与对应P型阱相关联的n加(NP)区域NP1、NP2、NP3中的N型FinFET晶体管，以及与对应N型阱相关联的p加(PP)区域PP1、PP2中的P型FinFET晶体管。标准单元阵列100c还包括细长鳍线，例如，作为P型FinFET晶体管的部分的氧化物定义(OD)区域OD2、OD3、OD8、OD9中的鳍线，以及作为N型FinFET晶体管的部分的OD区域OD1、OD4-7、OD10中的鳍线。P型FinFET鳍线位于PP区域PP1、PP2中的N型阱之上，而N型FinFET鳍线位于NP区域NP1、NP2和NP3中的P型阱之上。如图1C所示，为了满足基本的标准单元规则，每个PP或NP区域包括至少两个OD区域。此外，两个OD区域被相邻的电源/接地端口(VDD或VSS)VDD1、VDD2、VSS1-VSS4夹在中间。
作为示例，本文所示的阵列100c包括排列成行和列的单元。图1C仅示出了阵列100c的示例，并且其他实施例可以具有不同数量的单元和/或可以不同地布置。
如图1C所示，OD区域OD1-OD10中的鳍线各自在X方向(图1A的X方向)延伸穿过一列相应的单元。因此，鳍线可各自认为是“连续的”。如上面参考图1A所讨论的，鳍线各自包括沟道区域以及位于沟道区域旁边(例如，在其相反侧)的源极/漏极区域。STD单元阵列100c的FinFET晶体管各自包括形成在以上面参考图1A描述的方式环绕相应的一条鳍线的多晶硅区域(例如，多晶硅区域Poly1-Poly7)中的相应栅极电极。在一些实施例中，P型FinFET(PMOSFET)鳍线由硅锗(SiGe)材料组成(用于增强应变效应)，但N型FinFET(NMOSFET)鳍线由包含非锗的半导体材料组成，例如，硅(Si)。因此，在一些实施例中，PMOSFET具有SiGe沟道，并且NMOSFET具有Si沟道。在一些实施例中，NMOSFET的沟道鳍宽度比PMOSFET的沟道鳍宽度更窄。在一些实施例中，NMOSFET的源极/漏极区域包括从由以下各项组成的组中选择的外延材料：SiP、SiC、SiPC、SiAs、Si、或其组合。应理解，上述材料或配置仅仅是示例而不意图是限制性的。其他可能的材料或配置也在本公开的范围内。在一些实施例中，PMOSFET的源极/漏极区域具有比沟道区域更宽的宽度。如上所述，在一些实施例中，单元阵列100c的鳍线可以是连续的并延伸跨越在X方向邻接的两个或更多个单元。
图1D是根据一些实施例的存储电路100的一部分的电路图。图1D的存储电路100可以通过在基于图1C的标准单元阵列100c的布局设计中放置和连接图1A和/或图1B所示的FinFET晶体管来实现。存储电路100包括排列成列和一对或多对相邻行的多个存储单元。一对相邻行是指在其之间没有任何中间存储单元行的两行存储单元。例如，图1D描绘了存储电路100包括属于列COL的存储单元110A和110B。此外，存储单元110A属于第一行ROW[0]，并且存储单元110B属于第二行ROW[1]。在一些实施例中，存储电路100包括两列或更多列存储单元。在一些实施例中，存储电路100包括两行或更多行存储单元。图1D未示出行ROW[0]和ROW[1]中的与列COL以外的列相对应的其他存储单元。
存储单元110A和110B是二端口八晶体管(2P-8T)SRAM单元。二端口存储单元包括写入端口(例如，写入端口WPA或WPB)和读取端口(例如，读取端口114A或114B)。读取端口包括读取数据线，该读取数据线被配置为运载从存储单元读取的数据通过读取传输门。读取传输门由读取字线上的读取字线信号控制。写入端口包括写入数据线，该写入数据线被配置为运载将写入存储单元的数据通过一个或多个写入传输门。一个或多个写入传输门由写入字线上的写入字线信号控制。
例如，被示为代表性存储单元的存储单元110A包括6T部分112A和读取端口114A。6T部分112A包括形成存储单位的两个P型晶体管P0和P1以及两个N型晶体管N0和N1，以及作为写入端口WPA的一部分的另外两个N型晶体管N2和N3。读取端口114A包括另外两个N型晶体管N4和N5。写入端口WPA进一步与写入字线WWL[0]以及写入位线WBL和WBLB相关联。读取端口114A进一步与读取字线RWL[0]和读取位线RBL相关联。存储单元110A还包括两个电源节点VDD和VSS。电源节点VDD被配置为具有对应于逻辑高值的第一电源电压电平。电源节点VSS被配置为具有对应于逻辑低值的第二电源电压电平。
晶体管P0、P1、N0和N1在电源节点VDD和VSS之间形成一对交叉耦合的反相器。晶体管P0和N0形成第一反相器，而晶体管P1和N1形成第二反相器。晶体管P0和N0的漏极耦合在一起并形成数据节点MT。晶体管P1和N1的漏极耦合在一起并形成数据节点MB。晶体管P0和N0的栅极耦合在一起并耦合到晶体管P1和N1的漏极。晶体管P1和N1的栅极耦合在一起并耦合到晶体管P0和N0的漏极。
晶体管N2在存取节点AN1处与位线WBL耦合并且与数据节点MT耦合。晶体管N3在存取节点AN2处与位线WBLB耦合并且与数据节点MB耦合。写入字线WWL[0]与晶体管N2和N3的栅极耦合。在一些实施例中，位线WBL、WBLB和RBL还被列COL中的其他存储单元(例如，存储单元110B)共享。晶体管N2和N3用作由写入字线WWL[0]控制的传输门。在一些实施例中，写入字线WWL[0]还耦合至与行ROW[0]中的其他存储单元中的晶体管N2和N3相对应的晶体管的栅极。
在一些实施例中，存储电路100包括各自耦合到与存储单元列中的对应列的存取节点AN1相对应的存取节点的多条写入数据线，以及各自耦合到与存储单元列中的对应列的存取节点AN2相对应的存取节点的多条写入数据线。
写入字线WWL[0]也称为写入控制线，因为写入字线WWL[0]上的信号控制晶体管N2和N3以便将写入位线WBL和WBLB上的数据写入相应的节点MT和MB。
当存储单元110A被存取以进行写入操作时，将写入存储单元110A的数据被施加到写入位线WBL和WBLB。写入字线WWL[0]然后被激活，例如被设置为具有逻辑高值，以导通晶体管N2和N3。结果，写入位线WBL和WBLB上的数据被传送到并存储在相应数据节点MT和MB中。
晶体管N4具有耦合到电源节点VSS的源极、耦合到数据节点MB的栅极、以及耦合到晶体管N5的漏极。晶体管N4被配置为在晶体管N4的栅极具有对应于逻辑低值的电压电平时被关断，并且在晶体管N4的栅极具有对应于逻辑高值的电压电平时被导通。晶体管N4用作牵引器件，其被配置为响应于数据节点MB处的电压电平而选择性地将中间节点IN1耦合到电源节点VSS。
晶体管N5在存取节点AN3处与读取位线RBL耦合并且与晶体管N4的漏极耦合。读取字线RWL[0]与晶体管N5的栅极耦合。晶体管N5用作由读取字线RWL[0]控制的读取传输门。在一些实施例中，读取字线RWL[0]还耦合至与行ROW[0]中的其他存储单元中的晶体管N5相对应的晶体管的栅极。
当存储单元110A被存取以进行读取操作时，读取位线被预充电到对应于逻辑高值的电压电平。然后，读取字线RWL[0]被激活，例如被设置为具有逻辑高值，以导通晶体管N5，并且晶体管N4的漏极和读取位线RBL在中间节点IN1处电耦合在一起。如果数据节点MB具有对应于逻辑低值的电压电平，则晶体管N4关断并且读取位线RBL保持在逻辑高电平。如果数据节点MB具有对应于逻辑高值的电压电平，则晶体管N4导通并将读取位线RBL拉向电源节点VSS处的电压电平。因此，晶体管N5(与晶体管N4一起工作)被配置为如果晶体管N5导通，则根据数据节点MB处的电压电平来选择性地改变存取节点AN3处的电压电平。
例如，被示为代表性存储单元的存器单元110B还包括6T部分112B和读取端口114B。6T部分112B包括形成存储单位的两个P型晶体管P10和P11以及两个N型晶体管N10和N11，以及作为写入端口WPB的一部分的另外两个N型晶体管N12和N13。读取端口114B包括另外两个N型晶体管N14和N15。写入端口WPB进一步与写入字线WWL[1]和写入位线WBL和WBLB相关联。读取端口114B进一步与读取字线RWL[1]和读取位线RBL相关联。存储单元110B还包括两个电源节点VDD和VSS。电源节点VDD被配置为具有对应于逻辑高值的第一电源电压电平。电源节点VSS被配置为具有对应于逻辑低值的第二电源电压电平。存储单元110B中的晶体管具有与存储单元110A中的晶体管类似的配置，因此省略了其详细描述。
图2是根据一些实施例的存储电路的一部分的布局图200，其图示了该布局的下层(例如，氧化物定义区域、栅极层和互连层)。图2中的存储单元基于图1D中的存储单元110A和110B，并且可用于说明图1D的存储电路100中的其他存储单元的布局设计。
布局图200包括与N阱区域202相关联的p加(PP)区域PP1，以及分别与两个P衬底或P阱区域(以下称为“P阱区域”)204和206相关联的NP(NP)区域NP1、NP2。布局图200还包括指示埋置在P阱区域204中的N型注入区域的氧化物定义(OD)区域211，指示埋置在N阱区域202中的P型注入区域的OD区域213和215，以及指示埋置在P阱区域206中的N型注入区域的氧化物定义(OD)区域217和219。在一些实施例中，OD区域211-219指有源区域。
布局图200还包括多晶硅区域221、223、225、227、231、233、235、237、241、243和245，以及互连区域251、253、255、257、259、261、263、265、267、269和271、273、275、277和279。在一些实施例中，互连区域251-279对应于公共层的导电结构。本领域普通技术人员将理解，本文所述的布局图案中的一个或多个可用于制备一组掩模，该组掩模进而可用于制造集成电路中的存储单元。布局图200是进行修改以形成诸如本文所述的其他布局结构的基础。
与图1D中的存储单元110A的NMOS晶体管N0、N1、N2和N3相对应的晶体管在包括OD区域211的第一N型注入区域(例如，区域NP1)中限定。
在该实施例中，互连结构253、多晶硅区域223、OD区域211和互连结构255限定NMOS晶体管N0(如图1D所示)。多晶硅区域223对应于NMOS晶体管N0的栅极，互连结构255对应于与电源节点VSS连接的节点，以及互连结构253对应于对应单元110A中的数据节点MT。NMOS晶体管N0和PMOS晶体管P0的栅极通过多晶硅区域223直接连接。互连结构255、多晶硅区域225、OD区域211和互连结构257限定NMOS晶体管N1(如图1D所示)。多晶硅区域225对应于NMOS晶体管N1的栅极，并且互连结构257对应于对应单元110A中的数据节点MB。NMOS晶体管N1和PMOS晶体管P1的栅极通过多晶硅区域225直接连接。
互连结构251、多晶硅区域221、OD区域211和互连结构253限定NMOS晶体管N2(如图1D所示)。多晶硅区域221对应于NMOS晶体管N2的栅极，互连结构251对应于与写入位线WBL连接的节点。互连结构257、多晶硅区域227、OD区域211和互连结构259限定NMOS晶体管N3(如图1D所示)。多晶硅区域227对应于NMOS晶体管N3的栅极，互连结构259对应于与写入位线WBLB连接的节点。
与图1D中的存储单元110A和110B两者的PMOS晶体管P0、P1、P10和P11相对应的晶体管在包括OD区域213和215的P型注入区域(例如，区域PP1)中限定。
在该实施例中，互连结构253、多晶硅区域223、OD区域213和互连结构265限定PMOS晶体管P0(如图1D所示)。多晶硅区域223对应于PMOS晶体管P0的栅极，互连结构265对应于与电源节点VDD连接的节点。互连结构257、多晶硅区域225、OD区域213和互连结构265限定PMOS晶体管P1(如图1D所示)。多晶硅区域225对应于PMOS晶体管P1的栅极。
互连结构263、多晶硅区域233、OD区域215和互连结构265限定PMOS晶体管P10(如图1D所示)。多晶硅区域233对应于PMOS晶体管P10的栅极，并且互连结构263对应于对应单元110B中的数据节点MT2。互连结构267、多晶硅区域235、OD区域215和互连结构265限定PMOS晶体管P11(如图1D所示)。多晶硅区域235对应于PMOS晶体管P11的栅极，并且互连结构267对应于对应单元110B中的数据节点MB2。
与图1D中的存储单元110B的NMOS晶体管N10、N11、N12和N13相对应的晶体管在包括OD区域217和219的第二N型注入区域(例如，区域NP2)中限定。
在该实施例中，互连结构263、多晶硅区域233、OD区域217和互连结构275限定NMOS晶体管N10(如图1D所示)。多晶硅区域233对应于NMOS晶体管N10的栅极。如图2所示，NMOS晶体管N10、N14和PMOS晶体管P10的栅极通过多晶硅区域233直接连接。互连结构275对应于与电源节点VSS连接的节点。
互连结构275、多晶硅区域235、OD区域217和互连结构267限定NMOS晶体管N11(如图1D所示)。多晶硅区域235对应于NMOS晶体管N11的栅极。如图2所示，NMOS晶体管N11和PMOS晶体管P11的栅极通过多晶硅区域235直接连接。
互连结构261、多晶硅区域231、OD区域217和互连结构263限定NMOS晶体管N12(如图1D所示)。多晶硅区域231对应于NMOS晶体管N12的栅极，互连结构261对应于与写入位线WBL连接的节点。
互连结构267、多晶硅区域237、OD区域217和互连结构269限定NMOS晶体管N13(如图1D所示)。多晶硅区域237对应于NMOS晶体管N13的栅极，互连结构269对应于与写入位线WBLB连接的节点。
此外，与图1D中的存储单元110A和110B两者的读取端口中的NMOS晶体管N4、N5、N14和N15相对应的晶体管也在包括OD区域217和219的第二N型注入区域(例如，区域NP2)中限定。
互连结构275、多晶硅区域243、OD区域219和互连结构277限定NMOS晶体管N4(如图1D所示)。多晶硅区域243对应于NMOS晶体管N4的栅极。互连结构277、多晶硅区域245、OD区域219和互连结构279限定NMOS晶体管N5(如图1D所示)。多晶硅区域245对应于NMOS晶体管N5的栅极，互连结构279对应于与读取位线RBL连接的节点。NMOS晶体管N4和N5通过互连结构277连接。
互连结构273、多晶硅区域233、OD区域219和互连结构275限定NMOS晶体管N14(如图1D所示)。多晶硅区域233对应于NMOS晶体管N14的栅极。互连结构271、多晶硅区域241、OD区域219和互连结构273限定NMOS晶体管N15(如图1D所示)。多晶硅区域241对应于NMOS晶体管N15的栅极。互连结构271对应于与读取位线RBL连接的节点。NMOS晶体管N14和N15通过互连结构273连接。
图3是根据一些实施例的存储电路的一部分的布局图300，其图示了该布局的下层和中间层(例如，接触件和第一金属层M0)。图3中的存储单元基于图1D中的存储单元110A和110B，并基于图2的布局图200所示的下层。
如图3所示，第一金属层M0可以包括电源轨(power rail)312、314和316，以及金属线特征322-354。
第一电源轨312位于第一N型晶体管区域NP1内并被配置为将SRAM单元耦合到第一DC电源，例如，电源节点VSS。第二电源轨314位于P型晶体管区域PP1内并与第一电源轨312平行。此外，根据图3所示的俯视图，第二电源轨314夹在P型晶体管区域PP1中的OD区域213和215之间。例如，第二电源轨314被配置为将SRAM单元耦合到第二DC电源，例如，电源节点VDD。第三电源轨316位于第二N型晶体管区域NP2内并与第一电源轨312和第二电源轨314平行。第三电源轨316还被配置为将SRAM单元耦合到第一DC电源，例如，电源节点VSS。此外，根据图3所示的俯视图，第三电源轨316夹在第二N型晶体管区域NP2中的OD区域217和219之间。
如图3所示，接触件从电源轨312向下延伸到局部互连层中的互连结构255，以将晶体管N0和N1的相应源极/漏极区域耦合到电源节点VSS。接触件从电源轨314向下延伸到局部互连层中的互连结构265，以将晶体管P0、P1、P10和P11的相应源极/漏极区域耦合到电源节点VDD。接触件从电源轨316向下延伸到局部互连层中的互连结构275，以将晶体管N4、N14、N10和N11的相应源极/漏极区域耦合到电源节点VSS。
金属线特征322对应于与存储单元110A的写入字线WWL[0]连接的节点。接触件分别从金属线特征322向下延伸，以将晶体管N2和N3的栅极区域耦合在一起。
金属线特征324、326分别对应于分别与写入位线WBL和WBLB连接的节点。接触件从金属线特征324、326向下延伸，以分别将晶体管N2和N3的相应源极/漏极区域耦合到金属线特征324、326。
金属线特征328对应于数据节点MB。接触件分别从金属线特征328向下延伸，以将晶体管P0的栅极区域和互连结构257(晶体管P1的相应源极/漏极区域)耦合在一起。
金属线特征332对应于数据节点MT。接触件分别从金属线特征332向下延伸，以将晶体管P1的栅极区域和互连结构253(晶体管P0的相应源极/漏极区域)耦合在一起。
金属线特征334对应于数据节点MT2。接触件分别从金属线特征334向下延伸，以将晶体管P11的栅极区域和互连结构263(晶体管P10的相应源极/漏极区域)耦合在一起。
金属线特征336对应于数据节点MB2。接触件分别从金属线特征336向下延伸，以将晶体管P10的栅极区域和互连结构267(晶体管P11的相应源极/漏极区域)耦合在一起。
金属线特征338、342分别对应于分别与写入位线WBL和WBLB连接的节点。接触件从金属线特征338、342向下延伸，以分别将晶体管N12和N13的相应源极/漏极区域耦合到金属线特征338、342。
金属线特征344对应于与存储单元110B的写入字线WWL[1]连接的节点。接触件分别从金属线特征344向下延伸，以将晶体管N12和N13的栅极区域耦合在一起。
金属线特征346对应于与数据节点MB连接的节点。接触件从金属线特征346向下延伸，以将晶体管N4的栅极区域耦合到金属线特征346。
金属线特征348对应于读取位线RBL。接触件分别从金属线特征348向下延伸，以将晶体管N5和N15的相应源极/漏极区域耦合在一起。
金属线特征352、354分别对应于分别与存储单元110B和110A的读取字线RWL[1]和RWL[0]连接的节点。接触件从金属线特征352、354向下延伸，以分别将晶体管N15和N5的栅极区域耦合到金属线特征352、354。
图4是根据一些实施例的存储电路的一部分的布局图400，其图示了该布局的中间层和上层(例如，第二金属层M1，以及金属层M0和M1之间的过孔层VIA0)。图4中的存储单元基于图1D中的存储单元110A和110B，并且基于图2和图3的布局图200、300所示的层。
如图4所示，第二金属层M1可以包括与第一金属层M0中的金属线特征垂直的金属线特征412-426。
金属线特征412对应于写入位线WBL，并通过相应过孔结构连接到第一金属层M0中的金属线特征324和338。
金属线特征414对应于写入字线WWL[1]，并通过相应过孔结构连接到第一金属层M0中的金属线特征344。
对应于读取字线RWL[1]的金属线特征416通过相应过孔结构连接到第一金属层M0中的金属线特征352。
对应于数据节点MB的金属线特征418通过相应过孔结构连接到第一金属层M0中的金属线特征328和346。
对应于读取字线RWL[0]的金属线特征422通过相应过孔结构连接到第一金属层M0中的金属线特征354。
对应于写入字线WWL[0]的金属线特征424通过相应过孔结构连接到第一金属层M0中的金属线特征322。
对应于写入位线WBLB的金属线特征426通过相应过孔结构连接到第一金属层M0中的金属线特征326和342。
图5A是根据一些实施例的存储电路的一部分的布局图500a，其图示了根据图2-图4所示的布局的图1D的存储单元110A的6T部分112A内的晶体管N0-N3、P0和P1以及读取端口114A内的晶体管N4和N5的布置。如图5A所示，6T部分112A中的写入端口内的晶体管N2、N3形成在第一掺杂区域(例如，NP区域NP1)中。读取端口114A内的晶体管N4、N5形成在第二掺杂区域(例如，NP区域NP2)中。第一掺杂区域和第二掺杂区域被第三掺杂区域(例如，p加区域PP1)分开。
此外，6T部分112A与掺杂区域NP1和PP1重叠。在6T部分112A中，存储单元110A的存储单位510A内的n型晶体管N0、N1形成在NP区域NP1中，并且存储单位510A的p型晶体管P0、P1形成在p加区域PP1中。
图5B是根据一些实施例的存储电路的一部分的布局图500b，其图示了根据图2-图4所示的布局的图1D的存储单元110A和110B内的晶体管的布置。如图5B所示，读取端口114A通过存储单元110B的6T部分112B(包括写入端口)与写入端口和6T部分112A分开，存储单元110B是位于与存储单元110A相邻的行且同一列中的存储单元。换句话说，与存储单元110A相关联的第一读取端口(例如，读取端口114A)通过存储单元110B的6T部分112B中的第二写入端口(例如，晶体管N12和N13)与6T部分112A中的第一写入端口(例如，晶体管N2和N3)分开。
6T部分112B与掺杂区域NP2和PP1重叠。在6T部分112B中，存储单位510B的n型晶体管N10、N11形成在NP区域NP2中，并且存储单位510B的p型晶体管P10、P11形成在p加区域PP1中。如5B图所示，晶体管N12、N13形成在6T部分112B中的写入端口中以及第二掺杂区域(例如，NP区域NP2)中。形成读取端口114B的晶体管N14、N15也形成在第二掺杂区域(例如，NP区域NP2)中。
如上所述，不同存储单元中的读取存取晶体管N5和N15通过形成在晶体管N5和N15之上的导电金属层M0中的一个或多个导电特征(例如，金属线特征348)连接。
不同存储单元中的写入存取晶体管N2和N12通过形成在写入存取晶体管N2和N12之上的一个或多个导电金属层M0和M1中的一个或多个导电特征(例如，金属线特征324、338、412)连接。不同存储单元中的写入存取晶体管N3和N13也通过形成在写入存取晶体管N3和N13之上的一个或多个导电金属层M0和M1中的一个或多个导电特征(例如，金属线特征326、342、426)连接。
图5C是根据一些实施例的存储电路的一部分的布局图500c，其图示了根据图2-图4所示的布局的与两行ROW[0]、ROW[1]和两列COL[0]、COL[1]相对应的存储单元的6T部分和读取端口的布置。如图5C所示，在一些实施例中，相邻列中的存储单元的读取端口在该布局中可被布置在同一掺杂区域中。
例如，除了与列COL[0]中的行ROW[0]、ROW[1]相对应的存储单元110A和110B的6T部分112A、112B和读取端口114A、114B之外，布局图500c还包括6T部分112C、112D和读取端口114C、114D。6T部分112C和读取端口114C是与行ROW[0]和列COL[1]相对应的存储单元的一部分。6T部分112D和读取端口114D是与行ROW[1]和列COL[1]相对应的存储单元的一部分。6T部分112C与PP区域PP2和NP区域NP3重叠，并且6T部分112D与NP区域NP2和PP区域PP2重叠。四个存储单元的读取端口114A、114B、114C和114D在该布局中被形成在同一NP区域NP2中。
如图5A-图5C所示，通过正确地放置8T2P SRAM单元的晶体管并将存储单元的读取端口和写入端口分开，可以满足布线轨道分配的标准单元规则。因此，可使用基于标准单元的设计来实现SRAM单元。在一些实施例中，当阵列尺寸较小时，可以通过使用基于标准单元的设计来实现用于SRAM单元的较小电路面积。
图5D示出了根据一些实施例的SRAM单元中的示例性晶体管(例如，晶体管N2)的透视图。晶体管N2包括在OD区域211中的一对半导体鳍511a、511b，该对半导体鳍511a、511b在半导体衬底520之上彼此平行延伸。鳍511a、511b通过隔离区域522(例如，二氧化硅或低k电介质层(例如，埋置氧化物(BOX)层))中的开口从半导体衬底520向上延伸。导电栅极电极(例如，221)跨过半导体鳍511a、511b两者，并且栅极电介质524(例如，SiO2或高k电介质)将栅极电极与半导体鳍511a、511b分开。接触件526将栅极电极(例如，221)耦合到第一金属层M0中的金属线特征322。局部互连线(例如，互连区域251)将位于栅极电极一侧的鳍511a、511b中的第一组源极/漏极区域彼此短路；并且第二互连线(图5D中未示出)将位于栅极电极另一侧的鳍511a、511b中的第二组源极/漏极区域彼此短路，使得鳍511a、511b用作单个finFET，而不是两个finFET。接触件528将第一金属层M0中的金属线特征324连接到局部互连层(例如，互连区域251)。在一些实施例中，一个或多个过孔(参见图4；但图5D中未示出)将第一金属层M0中的金属线特征322、324连接到第二金属层M1中的相应金属线特征424、412。
图6是根据一些其他实施例的存储电路600的一部分的电路图。与图1D中的存储电路100相比，存储电路600中的写入端口的存取晶体管是PMOS晶体管(例如，晶体管P2、P3、P12和P13)，而不是之前在图1D中的存储电路100中示出的NMOS晶体管(例如，晶体管N2、N3、N12和N13)。具体地，类似于图1D，存储电路600还包括排列成列和一对或多对相邻行的存储单元。在图6所示的实施例中，被示为代表性存储单元的存储单元610A包括6T部分612A和读取端口614A。6T部分612A包括形成存储单位的两个P型晶体管P0和P1以及两个N型晶体管N0和N1，以及作为写入端口的一部分的另外两个P型晶体管P2和P3。读取端口614A包括另外两个N型晶体管N4和N5。类似地，被示为另一代表性存储单元的存储单元610B包括6T部分612B和读取端口614B。6T部分612B包括形成存储单位的两个P型晶体管P10和P11以及两个N型晶体管N10和N11，以及作为写入端口的一部分的另外两个P型晶体管P12和P13。存储单元610B的读取端口614B包括另外两个N型晶体管N14和N15。
与图1D中的存储电路100相比，N型晶体管N2和N3被P型晶体管P2和P3替代。此外，N型晶体管N12和N13进一步被P型晶体管P12和P13替代。换句话说，写入端口的存取晶体管是PMOS晶体管，而不是之前在图1D中示出的NMOS晶体管(例如，晶体管N2、N3、N12和N13)。
图7是根据一些实施例的存储电路的一部分的布局图700，其图示了该布局的下层(例如，氧化物定义区域、栅极层和互连层)。图7中的存储单元基于图6中的存储单元610A和610B，并且可用于图示图6的存储电路600中的其他存储单元的布局设计。图7中的与图2-图5所示组件相同或相似的组件被赋予相同的附图标记，并且省略了其详细描述。
与图6中的存储单元610A的NMOS晶体管N0和N1相对应的晶体管在包括OD区域211的第一N型注入区域(例如，区域NP1)中限定。与图6中的存储单元610B的NMOS晶体管N10和N11相对应的晶体管在包括OD区域217和219的第二N型注入区域(例如，区域NP2)中限定。另外，与图6中的存储单元610A和610A两者的读取端口中的NMOS晶体管N4、N5、N14和N15相对应的晶体管也在包括OD区域217和219的第二N型注入区域(例如，区域NP2)中限定。存储单元610A和610B的NMOS晶体管N0、N1、N10、N11、N4、N5、N14和N15的配置与图1D中的存储单元110A和110B的配置类似，因此省略了其详细描述。
与图6中的存储单元610A和610B两者的PMOS晶体管P0、P1、P2、P3、P10、P11、P12和P13相对应的晶体管在包括OD区域213和215的P型注入区域(例如，区域PP1)中限定。存储单元610A和610B的PMOS晶体管P0、P1、P10和P11的配置与图1D中的存储单元110A和110B的配置类似，因此省略了其详细描述。
布局图700还包括多晶硅区域721-727和互连结构731、733。互连结构731、多晶硅区域721、OD区域213和互连结构253限定PMOS晶体管P2(如图6所示)。多晶硅区域721对应于PMOS晶体管P2的栅极，互连结构731对应于与写入位线WBL连接的节点并连接PMOS晶体管P2和PMOS晶体管P12。互连结构253连接PMOS晶体管P0和PMOS晶体管P2。
互连结构257、多晶硅区域723、OD区域213和互连结构733限定PMOS晶体管P3(如图6所示)。多晶硅区域723对应于PMOS晶体管P3的栅极，互连结构733对应于与写入位线WBLB连接的节点并连接PMOS晶体管P3和PMOS晶体管P13。互连结构257连接PMOS晶体管P1和PMOS晶体管P3。
互连结构731、多晶硅区域725、OD区域215和互连结构263限定PMOS晶体管P12(如图6所示)。多晶硅区域725对应于PMOS晶体管P12的栅极。互连结构263连接PMOS晶体管P10和PMOS晶体管P12。
互连结构267、多晶硅区域727、OD区域215和互连结构733限定PMOS晶体管P13(如图6所示)。多晶硅区域727对应于PMOS晶体管P13的栅极。互连结构267连接PMOS晶体管P11和PMOS晶体管P13。
图8是根据一些实施例的存储电路的一部分的布局图800，其图示了该布局的下层和中间层(例如，接触件和第一金属层M0)。图8中的存储单元基于图6中的存储单元610A和610B，并且基于图7的布局图700所示的下层。图8中的与图2-图5所示组件相同或相似的组件被赋予相同的附图标记，并且省略了其详细描述。
如图8所示，第一金属层M0可以包括电源轨312、314和316，以及金属线特征322-354。电源轨312、314和316及其与存储单元610A和610B的电源节点VSS和VDD相对应的接触件的配置类似于图3的布局图300所示的配置，因此省略了其详细描述。金属线特征346-354及其与存储单元610A和610B的读取端口相对应的接触件的配置类似于图3的布局图300所示的配置，因此省略了其详细描述。
与图3的布局图300相比，在图8的实施例中，第一金属层M0中的金属线特征812-828的布置被修改以使用PMOS晶体管作为读取端口的存取晶体管(例如，晶体管P2、P3、P12和P13)来实现存储单元610A和610B。
金属线特征812对应于数据节点MT。接触件分别从金属线特征812向下延伸，以将晶体管P1的栅极区域和互连结构253(晶体管P0的相应源极/漏极区域)耦合在一起。
金属线特征814对应于数据节点MB。接触件分别从金属线特征814向下延伸，以将晶体管P0的栅极区域和互连结构257(晶体管P1的相应源极/漏极区域)耦合在一起。
金属线特征816对应于与写入位线WBLB连接的节点。接触件从金属线特征816向下延伸，以将互连区域733(晶体管P3和P13的相应源极/漏极区域)耦合到金属线特征816。
金属线特征818对应于与存储单元110A的写入字线WWL[0]连接的节点。接触件分别从金属线特征818向下延伸，以将晶体管P2和P3的栅极区域耦合在一起。
金属线特征822对应于与存储单元110B的写入字线WWL[1]连接的节点。接触件分别从金属线特征822向下延伸，以将晶体管P12和P13的栅极区域耦合在一起。
金属线特征824对应于与写入位线WBL连接的节点。接触件从金属线特征824向下延伸，以将互连区域731(晶体管P2和P12的相应源极/漏极区域)耦合到金属线特征824。
金属线特征826对应于数据节点MB2。接触件分别从金属线特征826向下延伸，以将晶体管P10的栅极区域和互连结构267(晶体管P11的相应源极/漏极区域)耦合在一起。
金属线特征828对应于数据节点MT2。接触件分别从金属线特征828向下延伸，以将晶体管P11的栅极区域和互连结构263(晶体管P10的相应源极/漏极区域)耦合在一起。
图9是根据一些实施例的存储电路的一部分的布局图900，其图示了该布局的中间层和上层(例如，第二金属层M1，以及金属层M0和M1之间的过孔层VIA0)。图9中的存储单元基于图6中的存储单元610A和610B，并且基于图7和图8的布局图700、800中所示的层。图9中的与图2-图5所示组件相同或相似的组件被赋予相同的附图标记，并且省略了其详细描述。
如图9所示，第二金属层M1可以包括与第一金属层M0中的金属线特征垂直的金属线特征912-926。
金属线特征912对应于写入位线WBL。通过相应过孔结构，第一金属层M0中的金属线特征824连接到金属线特征912。
金属线特征914对应于写入字线WWL[1]。通过相应过孔结构，第一金属层M0中的金属线特征822连接到金属线特征914。
金属线特征916对应于读取字线RWL[1]。金属线特征916的配置类似于图4中的金属线特征416，因此省略了其详细描述。
金属线特征918对应于数据节点MB。通过相应过孔结构，第一金属层M0中的金属线特征814和346连接到金属线特征918。
金属线特征922对应于读取字线RWL[0]。金属线特征922的配置类似于图4中的金属线特征422，因此省略了其详细描述。
金属线特征924对应于写入字线WWL[0]。通过相应过孔结构，第一金属层M0中的金属线特征818连接到金属线特征924。
金属线特征926对应于写入位线WBLB。通过相应过孔结构，第一金属层M0中的金属线特征816连接到金属线特征926。
图10A是根据一些实施例的存储电路的一部分的布局图1000a，其图示了根据图7-图9所示的布局的图6的存储单元610A的6T部分612A内的晶体管N0、N1和P0-P3以及读取端口614A内的晶体管N4和N5的布置。如图10A所示，形成6T部分612A中的写入端口的晶体管P2、P3被形成在PP区域PP1中。读取端口614A布置在NP区域NP2中。读取端口614A内的晶体管P2、P3以及晶体管N4和N5被间隔开。此外，6T部分612A与掺杂区域NP1和PP1重叠。类似于图5A中的6T部分112A，在6T部分612A中，n型晶体管N0、N1形成在NP区域NP1中，并且p型晶体管P0、P1形成在PP区域PP1中。
图10B是根据一些实施例的存储电路的一部分的布局图1000b，其图示了根据图7-图9所示的布局的图6的存储单元610A和610B内的晶体管的布置。如图10B所示，读取端口614A通过存储单元610B的6T部分612B(包括写入端口)与写入端口和6T部分612A分开，存储单元610B是位于与存储单元610A相邻的行且同一列中的存储单元。
6T部分612B与掺杂区域NP2和PP1重叠。在6T部分612B中，n型晶体管N10、N11形成在NP区域NP2中，并且p型晶体管P10、P11形成在PP区域PP1中。如图10B所示，形成6T部分612B中的写入端口的晶体管P12、P13被形成在PP区域PP1中。读取端口614B内的晶体管N14、N15被形成在NP区域NP2中。类似于图5B的实施例，在布局图1000b中，与存储单元610A相关联的第一读取端口(例如，读取端口614A)通过存储单元610B的6T部分612B中的第二写入端口(例如，晶体管P12和P13)与6T部分612A中的第一写入端口(例如，晶体管P2和P3)分开。
图11是根据一些其他实施例的存储电路1100的一部分的电路图。类似于图1D，存储电路1100也包括排列成列和一对或多对相邻行的存储单元。例如，存储电路1100包括属于列COL的存储单元1110A和1110B。此外，存储单元1110A属于第一行ROW[0]，并且存储单元1110B属于第二行ROW[1]。
与图1D所示的2P-8T SRAM单元(例如，存储单元110A和110B)相比，存储单元1110A和1110B是三端口十晶体管(3P-10T)SRAM单元。三端口存储单元包括具有写入端口和两个读取端口(例如，1114A和1116A、1114B和1116B)的6T部分(例如，1112A和1112B)，并且可用于三端口操作或二端口操作。在三端口操作中，存储单元1110A的两个读取端口1114A和1116A是独立的。例如，如图11所示，存储单元1110A的第一读取端口1114A耦合到第一读取字线RWL[0]，并且存储单元1110A的第二读取端口1116A耦合到第二读取字线RWL2[0]。读取端口1114A和1116A的读取端口操作可以包括单端读取，同时保持单元的值。在二端口操作中，读取端口1114A和1116A例如通过单个读取字线(未示出)连接。二端口读取端口操作可以包括电压差分感测放大器方案。
在图11所示的实施例中，被示为代表性存储单元的存储单元1110A包括形成存储单位的两个P型晶体管P0和P1以及两个N型晶体管N0和N1，作为存储单元1110A的写入端口的一部分的另外两个N型晶体管N2和N3，作为存储单元1110A的第一读取端口的一部分的另外两个N型晶体管N4和N5，作为存储单元1110A的第二读取端口的一部分的另外两个N型晶体管N6和N7。类似地，被示为另一代表性存储单元的存储单元1110B包括形成存储单位的两个P型晶体管P10和P11以及两个N型晶体管N10和N11，作为存储单元1110B的写入端口的一部分的另外两个N型晶体管N12和N13，作为存储单元1110B的第一读取端口的一部分的另外两个N型晶体管N14和N15，以及作为存储单元1110B的第二读取端口的一部分的另外两个N型晶体管N16和N17。
与图1D中的存储电路100相比，存储单元1110A、1110B各种还包括具有两个N型晶体管(例如，形成存储单元1110A的读取端口116A的晶体管N6和N7，以及形成存储单元1110B的读取端口116B的晶体管N16和N17)的第二读取端口。
例如，晶体管N6具有耦合到电源节点VSS的源极、耦合到数据节点MT的栅极、以及耦合到晶体管N7的漏极。晶体管N6被配置为在晶体管N6的栅极具有对应于逻辑低值的电压电平时被关断，并且在晶体管N6的栅极具有对应于逻辑高值的电压电平时被导通。晶体管N6还用作牵引器件，其被配置为响应于数据节点MT处的电压电平而选择性地将中间节点IN2耦合到电源节点VSS。
晶体管N7在存取节点AN4处与读取位线RBL2耦合并且与晶体管N6的漏极耦合。读取字线RWL2[0]与晶体管N7的栅极耦合。晶体管N7用作由读取字线RWL2[0]控制的读取传输门。
存储单元1110B具有与存储单元1110A类似的配置。例如，晶体管N16具有耦合到电源节点VSS的源极、耦合到数据节点MT2的栅极、以及耦合到晶体管N17的漏极。晶体管N16被配置为在晶体管N16的栅极具有对应于逻辑低值的电压电平时被关断，并且在晶体管N16的栅极具有对应于逻辑高值的电压电平时被导通。晶体管N16还用作牵引器件，其被配置为响应于数据节点MT2处的电压电平而选择性地将中间节点耦合到电源节点VSS。
晶体管N17在相应存取节点处与读取位线RBL2耦合并且与晶体管N16的漏极耦合。读取字线RWL2[0]与晶体管N17的栅极耦合。晶体管N17用作由读取字线RWL2[1]控制的读取传输门。
对于图11中的存储单元1110A和1110B，每个读取端口114A、114B和116A、116B具有单独的控制线(RWL[0]、RWL[1]、RWL2[0]、RWL2[1])。读取操作可被独立地或同时执行。使用两个读取端口提供了额外的灵活性，并允许同时从单元读取两个输出。
图12是根据一些实施例的存储电路的一部分的布局图1200，其图示了该布局的下层(例如，氧化物定义区域、栅极层和互连层)。图12中的存储单元基于图11中的存储单元1110A和1110B，并且可用于说明图11的存储电路1100中的其他存储单元的布局设计。图12中的与图2-图5所示组件相同或相似的组件被赋予相同的附图标记，并且省略了其详细描述。
与图2中的布局图200相比，布局图1200还包括氧化物定义(OD)区域1211(其指示埋置在P阱区204中的N型注入区域)，多晶硅区域1221、1223和1227，互连区域1231、1233、1237和1239。在一些实施例中，互连区域251-279和1231-1239对应于公共层的导电结构。本领域普通技术人员将理解，本文所述的一个或多个布局图案可用于制备一组掩模，该组掩模进而可用于制造集成电路中的存储单元。
如图12所示，在第一N型注入区域(例如，区域NP1)中限定的NMOS晶体管N0、N1、N2和N3与图2中的那些类似，因此省略了其详细描述。
此外，与图11中的存储单元1110A和1110B两者的第二读端口RP2a、RP2b中的NMOS晶体管N6、N7、N16和N17相对应的晶体管也在第一N型注入区域(例如，区域NP1)中限定。
互连结构255、多晶硅区域225、OD区域1211和互连结构1237限定NMOS晶体管N6(如图11所示)。多晶硅区域225还对应于NMOS晶体管N6的栅极并连接晶体管N1、N6和P1的栅极。
互连结构1237、多晶硅区域1227、OD区域1211和互连结构1239限定NMOS晶体管N7(如图11所示)。多晶硅区域1227对应于NMOS晶体管N7的栅极，互连结构1239对应于与读取位线RBL2连接的节点。NMOS晶体管N6和N7通过互连结构1237连接。
互连结构1233、多晶硅区域1223、OD区域1211和互连结构255限定NMOS晶体管N16(如图11所示)。多晶硅区域1223对应于NMOS晶体管N16的栅极。
互连结构1231、多晶硅区域1221、OD区域1211和互连结构1233限定NMOS晶体管N17(如图11所示)。多晶硅区域1221对应于NMOS晶体管N17的栅极。互连结构1231对应于与读取位线RBL2连接的节点。NMOS晶体管N16和N17通过互连结构1233连接。
在P型注入区域(例如，区域PP1)中限定的PMOS晶体管P0、P1、P10和P11与图2中的那些类似，因此省略了其详细描述。在第二N型注入区域(例如，区域NP2)中限定的NMOS晶体管N10、N11、N12、N13和NMOS晶体管N4、N5、N14和N15(在存储单元1110A、1110B的第一读取端口中)与图2中的那些类似，因此省略了其详细描述。
图13是根据一些实施例的存储电路的一部分的布局图1300，其图示了该布局的下层和中间层(例如，接触件和第一金属层M0)。图13中的存储单元基于图11中的存储单元1110A和1110B，并且基于图12的布局图1200中所示的下层。
如图13所示，电源轨312、314和316以及金属线特征322-354类似于图3中的那些，因此省略了其详细描述。
此外，第一金属层M0还包括金属线特征1312、1314、1316和1318。金属线特征1312、1314分别对应与分别与存储单元110B和110A的读取字线RWL2[1]和RWL2[0]连接的节点。接触件从金属线特征1312、1314向下延伸，以分别将晶体管N17和N7的栅极区域耦合到金属线特征1312、1314。
金属线特征1316对应于读取位线RBL2。接触件分别从金属线特征1316向下延伸，以将晶体管N7和N17的相应源极/漏极区域耦合在一起。
金属线特征1318对应于与数据节点MT2连接的节点。接触件从金属线特征1318向下延伸，以将晶体管N16的栅极区域耦合到金属线特征1318。
图14是根据一些实施例的存储电路的一部分的布局图1400，其图示了该布局的中间层和上层(例如，第二金属层M1，以及金属层M0和M1之间的过孔层VIA0)。图14中的存储单元基于图11中的存储单元1110A和1110B，并且基于图12和图13的布局图1200、1300中所示的层。
如图14所示，第二金属层M1中的金属线特征412、414、418、424和426类似于图4中的那些，因此省略了其详细描述。第二金属层M1还包括与第一金属层M0中的金属线特征垂直的金属线特征1412、1414、1416、1418和1422。
对应于读取字线RWL2[1]的金属线特征1412通过相应过孔结构连接到第一金属层M0中的金属线特征1312。
对应于数据节点MT2的金属线特征1414通过相应过孔结构连接到第一金属层M0中的金属线特征1318和334。
对应于读取字线RWL[1]的金属线特征1416通过相应过孔结构连接到第一金属层M0中的金属线特征352。
对应于读取字线RWL2[0]的金属线特征1418通过相应过孔结构连接到第一金属层M0中的金属线特征1314。
对应于读取字线RWL[0]的金属线特征1422通过相应过孔结构连接到第一金属层M0中的金属线特征354。
图15是根据一些实施例的存储电路的一部分的布局图1500，其图示了根据图12-图14所示的布局的图11的存储单元1110A和1110B内的晶体管的布置。
如图15所示，存储单元1110A和1110B的6T部分1112A、1112B和读取端口1114A、1114B与图5B中的6T部分112A、112B和读取端口114A、114B类似，因此省略了其详细描述。与图5B的的布局图500b相比，布局图1500还包括存储单元1110A和1110B的第二读取端口1116A、1116B。
如图15所示，读取端口1116A内的晶体管N6、N7以及读取端口1116B内的晶体管N16和N17被形成在NP区域NP1中。换句话说，形成读取端口1116A的n型晶体管N6、N7以及6T部分1112A内的n型晶体管N0、N1、N2和N3被形成在同一掺杂区域NP1中。形成读取端口1116B的N型晶体管N16、N17通过存储单元1110A的6T部分1112A(包括写入端口)与6T部分1112B分开，存储单元1110A是位于与存储单元1110B相邻的行且同一列中的存储单元。
图16是根据一些实施例的存储电路1600的一部分的电路图。如图16所示，晶体管N0-N5、N10-N15、P0、P1、P10和P11还可用于实现16T三元内容可寻址存储器(TCAM)存储单元。在存储电路1600中，晶体管N4和N14用作数据门晶体管，并且晶体管N5和N15用作搜索门晶体管。如图16所示，晶体管N4和N14的栅极分别连接到数据节点MB和MB2。在一些实施例中，晶体管N5和N15一起连接到匹配线ML。晶体管N5的栅极连接到搜索线SL，并且晶体管N15的栅极连接到互补搜索线SLB。
如上所示，通过修改金属层和过孔内的连接，以上在图1D-图5中讨论的用于8T2P存储单元的布局设计也可应用于TCAM单元。换句话说，TCAM存储单元的第一SRAM单元中的晶体管N0、N1、N2、N3被布置在第一NP区域中，而形成TCAM存储单元的比较电路的晶体管N4、N5、N14和N15被布置在与第一NP区域分开的第二NP区域中。在一些实施例中，TCAM存储单元的第二SRAM单元中的晶体管N10、N11、N12、N13也被布置在第二NP区域中。晶体管P0、P1、P10和P11被布置在第一和第二NP区域之间的第一PP区域中。
图17是根据本公开的一些实施例的用于设计半导体器件的集成电路设计系统1700的框图。在一些实施例中，系统1700是根据一个或多个实施例实现图18的方法1800的通用计算设备。控制系统1700包括硬件处理器1702和非暂态计算机可读存储介质1704，其编码有(即存储)计算机程序代码1706，即一组可执行指令。计算机可读存储介质1704还编码有用于与制造半导体器件的制造机器相接口的指令1707。处理器1702通过总线1708电耦合到计算机可读存储介质1704。处理器1702还通过总线1708电耦合到I/O接口1710。网络接口1712也通过总线1708电连接到处理器1702。网络接口1712连接到网络1714，使得处理器1702和计算机可读存储介质1704能够通过网络1714连接到外部元件。处理器1702被配置为执行编码在计算机可读存储介质1704中的计算机程序代码1706，以便使系统1700可用于执行如方法1800所述的操作的一部分或全部。
在一个或多个实施例中，处理器1702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1704是电、磁、光、电磁、红外线和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1704包括半导体存储器或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1704包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1704存储被配置为使系统1700执行方法1800的计算机程序代码1706。在一个或多个实施例中，存储介质1704还存储执行方法1800所需的信息，以及在执行方法1800期间产生的信息，例如，OD区域布局1716、多晶硅结构布局1718、第一互连(IC)区域布局1720、第二IC区域布局1722、布局编辑器1724、第一金属结构布局1726、第二金属结构布局1728、第一导线布局1730、第二导线布局1732、和/或以执行方法1800的操作的一组可执行指令。
在一个或多个实施例中，存储介质1704存储用于与外部机器接口的指令1707。指令1707使处理器1702能够生成可由外部机器读取以在设计过程期间有效地实施方法1800的指令。在一些实施例中，该设计过程是包括一个或多个电路元件的半导体器件。
控制系统1700包括I/O接口1710。I/O接口1710耦合到外部电路。在一个或多个实施例中，I/O接口1710包括用于向处理器1702传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。
控制系统1700还包括耦合到处理器1702的网络接口1712。网络接口1712允许系统1700与网络1714通信，一个或多个其他计算机系统连接到网络1714。网络接口1712包括：无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS、WCDMA等；或有线网络接口，例如ETHERNET、USB或IEEE-1394。在一个或多个实施例中，方法1800在两个或更多个系统1700中实施，并且诸如下列项的信息经由网络1714在不同系统1700之间交换：OD区域布局1716、多晶硅结构布局1718、第一互连(IC)区域布局1720、第二IC区域布局1722、布局编辑器1724、第一金属结构布局1726、第二金属结构布局1728、第一导线布局1730、第二导线布局1732。
控制系统1700被配置为通过I/O接口1710接收与UI相关的信息。该信息经由总线1708被传送到处理器1702以生成OD区域布局。然后该信息作为OD区域布局1716被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与多晶硅结构布局相关的信息。该信息作为多晶硅结构布局1718被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与第一IC区域布局相关的信息。
该信息作为第一IC区域布局1720被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与第二IC区域布局相关的信息。该信息作为第二IC区域布局1722被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与布局编辑器相关的信息。该信息作为布局编辑器1724被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与第一金属结构布局相关的信息。信息作为第一金属结构布局1726被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与第二金属结构布局相关的信息。该信息作为第二金属结构布局1728被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与第一导线布局相关的信息。该信息作为第一导线布局1730被存储在计算机可读介质1704中。控制系统1700被配置为通过I/O接口1710接收与第二导线布局相关的信息。该信息作为第二导线布局1732被存储在计算机可读介质1704中。
图18是根据本公开的一些实施例的生成布局设计的方法1800的流程图。应当理解，可以在图18所示的方法1800之前、期间和/或之后执行附加操作，以及一些其他过程在本文可能只进行了简要描述。在一些实施例中，方法1800是通过操作硬件计算机(例如，图17中的计算机系统1700)来执行的。
在操作1810中，生成存储单元的布局图案，例如图2-图4、图7-图9和图12-图14中描绘的布局图案。所生成的布局图案包括用于形成SRAM存储单元结构的一个或多个布局图案。在一些实施例中，用于形成SRAM存储单元结构的一个或多个布局图案与相应有源布局图案和存储单元的相应隔离区域中的至少一者重叠，而不一定与这两者重叠。
例如，在操作1812中，生成与形成存储单元的有源区域相关联的有源区域布局图案。隔离区域至少位于有源区域布局图案之外。在操作1814中，生成与形成存储单元的多晶硅结构相关联的多晶硅布局图案。多晶硅布局图案配置为与有源区域布局图案重叠。在操作1816中，生成与形成存储单元的第一互连结构相关联的第一互连布局图案。在一些实施例中，第一互连布局图案被配置为与有源区域布局图案重叠。在一些实施例中，在操作1818中，生成与形成存储单元的第二互连结构相关联的第二互连布局图案。第二互连布局图案被配置为与隔离区域重叠。在操作1820中，生成与形成存储单元的第一金属结构相关联的第一金属布局图案。第一金属布局图案被配置为至少与第一多晶硅结构和第一互连结构重叠。在操作1822中，生成与形成存储单元的第二金属结构相关联的第二金属布局图案。第二金属布局图案被配置为至少与第一金属结构重叠。
通过上述操作，可以根据标准单元规则相应地执行用于形成SRAM存储单元结构的方法，以提供包括按行和列布置的存储单元(例如，图1D、图6、图11或图16所示的存储单元)的SRAM或TCAM存储器。
与图1D-图5D的实施例一致，在一些实施例中，该方法可以包括在OD区域211内形成用于第一存储单元100A的第一写入存取晶体管N2、N3，在OD区域219内形成用于第一存储单元100A的第一读取存取晶体管N4、N5，在OD区域211和219之间的OD区域217内形成用于第二存储单元100B的第二写入晶体管N12、N13。在一些实施例中，该方法还包括在OD区域219内形成用于第二存储单元100B的第二读取存取晶体管N14、N15。在一些实施例中，晶体管N4、N5、N10-N15被形成在与OD区域217、219重叠的同一n加(NP)区域NP2中，而晶体管N0-N3被形成在另一n加(NP)区域NP1中。
与图6-图10B的实施例一致，在一些实施例中，用于存储单元600A的第一写入存取晶体管P2、P3被形成在OD区域213内。用于存储单元600B的第二写入存取晶体管P12、P13被形成在OD区域215内。PP区域PP1与OD区域213、215重叠。
与图11-图15的实施例一致，在一些实施例中，存储单元1110A、1110B中的每一个包括两个读取端口，并且该方法还包括在OD区域1211内形成用于第一存储单元1110A的第三读取存取晶体管N6、N7，以及在OD区域1211内形成用于第二存储单元1110B的第四读取存取晶体管N16、N17。在一些实施例中，晶体管N6、N7、N16和N17被形成在与OD区域211、1211重叠的NP区域NP1中。
以上说明包括示例性操作，但这些操作不一定按所示顺序执行。在不脱离本公开的精神和范围的情况下，可以适当地添加、替换、重新排列和/或消除操作。
通过适当地布置读取存取晶体管和写入存取晶体管，以及针对一些存储单元将读取存取晶体管和写入存取晶体管分开在不同区域中，在为各种SRAM或TCAM存储器设计布局时可以满足标准单元规则。相应地，可以根据基于标准单元的设计和适当的布线轨道分配来实现电路面积的减少。
在一些实施例中，公开了一种包括存储单元的装置。存储单元中的第一存储单元包括布置在第一掺杂区域中的第一写入端口和布置在第二掺杂区域中的第一读取端口。第一读取端口通过存储单元中的第二存储单元的第二写入端口与第一写入端口分开。
在一些实施例中，还公开了一种包括第一存储单元的半导体器件。第一存储单元包括第一存储单位，该第一存储单位包括形成在第一n加(NP)区域中的n型晶体管和形成在第一NP区域和第二NP区域之间的第一p加(PP)区域中的p型晶体管，形成在第一NP区域中或第一PP区域中的第一写入存取晶体管，以及形成在第二NP区域中的第一读取存取晶体管。
在一些实施例中，还公开了一种形成SRAM存储单元结构的方法。该方法包括在第一区域内形成用于第一存储单元的第一写入存取晶体管；在第二区域内形成用于第一存储单元的第一读取存取晶体管；以及在第一区域和第二区域之间的第三区域内形成用于第二存储单元的第二写入晶体管，第一存储单元和第二存储单元位于同一列的相邻行中的存储单元。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于存储的装置，包括：多个存储单元，至少包括第一存储单元和第二存储单元；第一写入端口，布置在所述第一存储单元的第一掺杂区域中；以及第一读取端口，布置在所述第一存储单元的第二掺杂区域中，所述第一读取端口通过所述第二存储单元的第二写入端口与所述第一写入端口分开。
示例2是示例1所述的装置，其中，所述第一存储单元和所述第二存储单元是位于同一列的相邻行中的存储单元。
示例3是示例1所述的装置，其中，所述第二存储单元包括：布置在所述第二掺杂区域中的所述第二写入端口和第二读取端口。
示例4是示例1所述的装置，其中，所述第二存储单元包括：布置在所述第一掺杂区域中的所述第二写入端口；以及布置在所述第二掺杂区域中的第二读取端口。
示例5是示例1所述的装置，其中，所述第一写入端口包括n型晶体管，并且所述第一掺杂区域和所述第二掺杂区域是n加(NP)区域。
示例6是示例1所述的装置，其中，所述第一写入端口包括p型晶体管，所述第一掺杂区域是p加(PP)区域，并且所述第二掺杂区域是NP区域。
示例7是示例1所述的装置，其中，所述第一存储单元还包括布置在所述第一掺杂区域中的另一第一读取端口，并且所述第二存储单元还包括布置在所述第一掺杂区域中的另一第二读取端口。
示例8是一种半导体器件，包括：第一存储单元，包括：第一存储单位，包括形成在第一n加(NP)区域中的n型晶体管和形成在所述第一NP区域和第二NP区域之间的第一p加(PP)区域中的p型晶体管；多个第一写入存取晶体管，形成在所述第一NP区域中或所述第一PP区域中；以及多个第一读取存取晶体管，形成在所述第二NP区域中。
示例9是示例8所述的半导体器件，还包括：第二存储单元，包括：第二存储单位，包括形成在所述第二NP区域中的n型晶体管和形成在所述第一PP区域中的p型晶体管；多个第二写入存取晶体管，形成在所述第二NP区域中或所述第一PP区域中；以及多个第二读取存取晶体管，形成在所述第二NP区域中。
示例10是示例9所述的半导体器件，其中，所述第一读取存取晶体管中的一个第一读取存取晶体管通过形成在所述第一读取存取晶体管和所述第二读取存取晶体管之上的一个或多个导电层中的一个或多个导电特征而连接到所述第二读取存取晶体管中的相应一个第二读取存取晶体管。
示例11是示例9所述的半导体器件，其中，所述第一写入存取晶体管中的一个第一写入存取晶体管通过形成在所述第一写入存取晶体管和所述第二写入存取晶体管之上的一个或多个导电层中的一个或多个导电特征而连接到所述第二写入存取晶体管中的相应一个第二写入存取晶体管。
示例12是示例9所述的半导体器件，其中，所述第二存储单元还包括形成在所述第一NP区域中的多个第三读取存取晶体管。
示例13是示例8所述的半导体器件，其中，所述第一存储单元还包括形成在所述第一NP区域中的多个第四读取存取晶体管。
示例14是一种形成SRAM存储单元结构的方法，包括：在第一区域内形成用于第一存储单元的第一写入存取晶体管；在第二区域内形成用于所述第一存储单元的第一读取存取晶体管；以及在所述第一区域和所述第二区域之间的第三区域内形成用于第二存储单元的第二写入晶体管，所述第一存储单元和所述第二存储单元是位于同一列的相邻行中的存储单元。
示例15是示例14所述的方法，还包括：在所述第二区域内形成用于所述第二存储单元的第二读取存取晶体管。
示例16是示例15所述的方法，还包括：在与所述第二区域和所述第三区域重叠的同一n加(NP)区域中形成所述第二读取存取晶体管和所述第二写入晶体管。
示例17是示例15所述的方法，还包括：在所述第二区域内的NP区域中形成所述第二读取存取晶体管；以及在与所述NP区域相邻的p加(PP)区域中形成所述第二写入晶体管，所述PP区域与所述第一区域和所述第三区域重叠。
示例18是示例14所述的方法，还包括：在NP区域中形成所述第一写入存取晶体管；以及在另一NP区域中形成所述第一读取存取晶体管。
示例19是示例14所述的方法，还包括：在第四区域内形成用于所述第一存储单元的第三读取存取晶体管，所述第一区域位于所述第三区域和所述第四区域之间；以及在所述第四区域内形成用于所述第二存储单元的第四读取存取晶体管。
示例20是示例19所述的方法，还包括：在与所述第一区域和所述第四区域重叠的NP区域中形成所述第三读取存取晶体管和所述第四读取存取晶体管。

Claims (10)

1.一种用于存储的装置，包括：
多个存储单元，至少包括第一存储单元和第二存储单元；
第一写入端口，布置在所述第一存储单元的第一掺杂区域中；以及
第一读取端口，布置在所述第一存储单元的第二掺杂区域中，所述第一读取端口通过所述第二存储单元的第二写入端口与所述第一写入端口分开。
2.根据权利要求1所述的装置，其中，所述第一存储单元和所述第二存储单元是位于同一列的相邻行中的存储单元。
3.根据权利要求1所述的装置，其中，所述第二存储单元包括：
布置在所述第二掺杂区域中的所述第二写入端口和第二读取端口。
4.根据权利要求1所述的装置，其中，所述第二存储单元包括：
布置在所述第一掺杂区域中的所述第二写入端口；以及
布置在所述第二掺杂区域中的第二读取端口。
5.根据权利要求1所述的装置，其中，所述第一写入端口包括n型晶体管，并且所述第一掺杂区域和所述第二掺杂区域是n加NP区域。
6.根据权利要求1所述的装置，其中，所述第一写入端口包括p型晶体管，所述第一掺杂区域是p加PP区域，并且所述第二掺杂区域是NP区域。
7.根据权利要求1所述的装置，其中，所述第一存储单元还包括布置在所述第一掺杂区域中的另一第一读取端口，并且所述第二存储单元还包括布置在所述第一掺杂区域中的另一第二读取端口。
8.一种半导体器件，包括：
第一存储单元，包括：
第一存储单位，包括形成在第一n加NP区域中的n型晶体管和形成在所述第一NP区域和第二NP区域之间的第一p加PP区域中的p型晶体管；
多个第一写入存取晶体管，形成在所述第一NP区域中或所述第一PP区域中；以及
多个第一读取存取晶体管，形成在所述第二NP区域中。
9.根据权利要求8所述的半导体器件，还包括：
第二存储单元，包括：
第二存储单位，包括形成在所述第二NP区域中的n型晶体管和形成在所述第一PP区域中的p型晶体管；
多个第二写入存取晶体管，形成在所述第二NP区域中或所述第一PP区域中；以及
多个第二读取存取晶体管，形成在所述第二NP区域中。
10.一种形成SRAM存储单元结构的方法，包括：
在第一区域内形成用于第一存储单元的第一写入存取晶体管；
在第二区域内形成用于所述第一存储单元的第一读取存取晶体管；以及
在所述第一区域和所述第二区域之间的第三区域内形成用于第二存储单元的第二写入晶体管，所述第一存储单元和所述第二存储单元是位于同一列的相邻行中的存储单元。
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