KR20220122538A - 반도체 소자 및 sram 메모리 셀 구조물을 형성하기 위한 방법 - Google Patents

반도체 소자 및 sram 메모리 셀 구조물을 형성하기 위한 방법 Download PDF

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KR20220122538A
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히데히로 후지와라
이신 니엔
훙전 리아오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

장치는 메모리 셀들을 포함한다. 메모리 셀들 중 제1 메모리 셀은 제1 도핑 영역에 레이아웃된 제1 기입 포트 및 제2 도핑 영역에 레이아웃된 제1 판독 포트를 포함한다. 제1 판독 포트는 메모리 셀들 중 제2 메모리 셀의 제2 기입 포트에 의해 제1 기입 포트로부터 분리된다.

Description

반도체 소자 및 SRAM 메모리 셀 구조물을 형성하기 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING A SRAM MEMORY CELL STRUCTURE}
본 출원은 2021년 2월 26일에 출원된 미국 가특허 출원 제63/154513호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
반도체 메모리는 반도체 기반 집적 회로 상에 구현되는 전자적 데이터 저장 소자이며, 다른 유형의 데이터 저장 기술들보다 훨씬 빠른 액세스 시간을 갖는다. 예를 들어, 집적 회로에서는 통상적으로 정적 랜덤 액세스 메모리(static random-access memory; SRAM)가 사용된다. 임베디드 SRAM은 고속 통신, 이미지 처리 및 시스템 온 칩(system-on-chip; SOC) 응용들에서 인기가 있다. 수 나노초 이내에 SRAM 셀로부터 비트를 판독(read)하거나 SRAM 셀 내로 비트를 기입(write)할 수 있지만, 하드 디스크와 같은 저장장치를 회전시키기 위한 액세스 시간은 밀리초 범위 내에 있다.
일부 실시예들에서, 메모리 셀들을 포함하는 장치가 개시된다. 메모리 셀들 중 제1 메모리 셀은 제1 도핑 영역에 레이아웃된 제1 기입 포트 및 제2 도핑 영역에 레이아웃된 제1 판독 포트를 포함한다. 제1 판독 포트는 메모리 셀들 중 제2 메모리 셀의 제2 기입 포트에 의해 제1 기입 포트로부터 분리된다.
일부 실시예들에서, 제1 메모리 셀을 포함하는 반도체 소자가 또한 개시된다. 제1 메모리 셀은 제1 n+(n-plus; NP) 영역에 형성된 n형 트랜지스터들 및 제1 NP 영역과 제2 NP 사이의 제1 p+(p-plus; PP) 영역에 형성된 p형 트랜지스터들, 제1 NP 영역에 또는 제1 PP 영역에 형성된 제1 기입 액세스 트랜지스터들, 및 제2 NP 영역에 형성된 제1 판독 액세스 트랜지스터들을 포함하는 제1 저장 유닛을 포함한다.
일부 실시예들에서, SRAM 메모리 셀 구조물을 형성하기 위한 방법이 또한 개시된다. 방법은, 제1 구역 내에 제1 메모리 셀을 위한 제1 기입 액세스 트랜지스터들을 형성하는 단계; 제2 구역 내에 제1 메모리 셀을 위한 제1 판독 액세스 트랜지스터들을 형성하는 단계; 및 제1 구역과 제2 구역 사이의 제3 구역 내에 제2 메모리 셀을 위한 제2 기입 트랜지스터들을 형성하는 단계를 포함하며, 제1 메모리 셀과 제2 메모리 셀은 동일한 열의 인접한 행들에 있는 메모리 셀들이다.
판독 액세스 트랜지스터들과 기입 액세스 트랜지스터들을 적절하게 배열하고 판독 액세스 트랜지스터들과 기입 액세스 트랜지스터들을 일부 메모리 셀들에 대해 상이한 영역들로 분리시킴으로써, 다양한 SRAM 또는 TCAM 메모리를 위한 레이아웃들을 설계할 때 표준 셀 규칙들이 충족될 수 있다. 따라서, 적절한 라우팅 트랙 할당들을 갖는 표준 셀 기반 설계에 기초하여 회로 면적 감소가 달성될 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 일부 실시예들에 따른, 예시적인 FinFET 소자의 사시도를 나타낸다.
도 1b는 본 개시의 일부 실시예들에 따른, CMOS 구성의 FinFET 트랜지스터들의 측단면도를 나타낸다.
도 1c는 본 개시의 일부 실시예들에 따른, 표준(standard; STD) 셀 어레이의 평면도를 나타낸다.
도 1d는 본 개시의 일부 실시예들에 따른, 메모리 회로의 일부분의 회로도이다.
도 2 내지 도 4, 및 도 5a 내지 도 5c는 본 개시의 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도들이다.
도 5d는 본 개시의 일부 실시예들에 따른 SRAM 셀 내의 예시적인 트랜지스터의 사시도를 도시한다.
도 6은 본 개시의 일부 실시예들에 따른 메모리 회로의 일부분의 회로도이다.
도 7 내지 도 9, 그리고 도 10a와 도 10b는 본 개시의 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도들이다.
도 11은 본 개시의 일부 실시예들에 따른 메모리 회로의 일부분의 회로도이다.
도 12 내지 도 15는 본 개시의 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도들이다.
도 16은 본 개시의 일부 실시예들에 따른 메모리 회로의 일부분의 회로도이다.
도 17은 본 개시의 일부 실시예들에 따른, 반도체 소자를 설계하기 위한 집적 회로 설계 시스템의 블록도이다.
도 18은 본 개시의 일부 실시예들에 따른, 레이아웃 설계를 생성하는 방법의 흐름도이다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
일반적으로, 본 명세서에서 이용되는 용어들은 본 업계에서와 이들 각각의 용어가 이용되는 특수한 환경에서 각자의 통상적인 의미들을 갖는다. 본 명세서에서 논의된 임의의 용어들의 예시들을 비롯하여, 본 명세서에서의 예시들의 이용은 단지 일례에 불과하며, 본 개시 또는 임의의 예시화된 용어의 범위와 의미를 어떠한 방식으로든지 제한시키지는 않는다. 마찬가지로, 본 개시는 본 명세서에서 주어진 다양한 실시예들로 제한되지 않는다.
본 명세서에서는 다양한 엘리먼트들을 기술하기 위해 "제1", "제2" 등의 용어들이 이용될 수 있지만, 이러한 엘리먼트들은 이러한 용어들에 의해 제한되어서는 안된다. 이러한 용어들은 하나의 엘리먼트를 다른 엘리먼트와 구별시키기 위해 이용된다. 예를 들어, 본 실시예들의 범위로부터 벗어나지 않고서, 제1 엘리먼트는 제2 엘리먼트로 칭해질 수 있으며, 마찬가지로, 제2 엘리먼트는 제1 엘리먼트로 칭해질 수 있다. 본 명세서에서 이용되는, "및/또는"의 용어는 나열된 연관 항목들 중의 하나 이상의 항목들의 모든 조합들과 임의의 조합들을 포함한다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 명세서에서, "커플링되다"라는 용어는 또한 "전기적으로 커플링되다"라고 지칭될 수 있고, "연결되다"라는 용어는 "전기적으로 연결되다"라고 지칭될 수 있다. “커플링되다”와 “연결되다”는 또한 두 개 이상의 엘리먼트들이 서로 협동하거나 상호작용하는 것을 나타내기 위해 이용될 수 있다.
본 개시는 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 소자에 관한 것이지만, 이와 달리 이에 국한되는 것만은 아니다. FinFET 소자는, 예컨대 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 소자와 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 소자를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 소자일 수 있다. 본 개시의 다양한 실시예들을 설명하기 위해 하나 이상의 FinFET 예시와 함께 아래의 개시내용을 이어갈 것이다. 하지만, 본 출원은 구체적으로 청구된 것을 제외하고, 특정 유형의 소자로 국한되어서는 안된다는 것을 이해한다.
FinFET 소자들의 사용은 반도체 산업에서 인기를 끌어 왔다. 도 1a를 참조하면, 본 개시의 일부 실시예들에 따른, 예시적인 FinFET 소자(50)의 사시도가 예시된다. FinFET 소자(50)는 (벌크 기판과 같은) 기판 위에 구축된 비평면형 다중 게이트 트랜지스터이다. 얇은 실리콘 함유 "핀형" 구조물(이하, "핀"이라고 칭함)은 FinFET 소자(50)의 몸체를 형성한다. 핀은 도 1a에서 도시된 바와 같이 X 방향을 따라 연장된다. 핀은 X 방향에 직교하는 Y 방향을 따라 측정된 핀 폭(Wfin)을 갖는다. FinFET 소자(50)의 게이트(60)는 이 핀을 감싸는데, 예를 들어, 핀의 양 측벽면들과 최상면을 감싼다. 따라서, 게이트(60)의 일부분은 X 방향 및 Y 방향 둘 다에 대해 직교하는 Z 방향으로 핀 위에 위치된다.
LG는 X 방향으로 측정된 게이트(60)의 길이(또는 보는 관점에 따라, 폭)를 나타낸다. 게이트(60)는 게이트 전극 컴포넌트(60A)와 게이트 유전체 컴포넌트(60B)를 포함할 수 있다. 게이트 유전체 컴포넌트(60B)는 Y 방향으로 측정된 두께(tox)를 갖는다. 게이트(60)의 일부분은 쉘로우 트렌치 격리부(shallow trench isolation; STI)와 같은 유전체 격리 구조물 위에 위치한다. FinFET 소자(50)의 소스(70) 및 드레인(80)은 게이트(60)의 양측 상에서 핀의 연장부 내에 형성된다. 게이트(60)에 의해 감싸진 핀의 일부분은 FinFET 소자(50)의 채널로서 작용한다. FinFET 소자(50)의 유효 채널 길이는 핀의 치수에 의해 결정된다.
도 1b는 본 개시의 일부 실시예들에 따른, CMOS 구성의 FinFET 트랜지스터들의 측단면도를 나타낸다. CMOS FinFET은, 기판, 예를 들어 실리콘 기판을 포함한다. N형 웰 및 P형 웰이 기판 내에 형성된다. 쉘로우 트렌치 격리(shallow trench isolation; STI)과 같은 유전체 격리 구조물이 N형 웰 및 P형 웰 위에 형성된다. P형 FinFET(90)은 N형 웰 위에 형성되고, N형 FinFET(91)은 P형 웰 위에 형성된다. P형 FinFET(90)은 STI 위로 돌출해 있는 핀(95)을 포함하고, N형 FinFET(91)은 STI 위로 돌출해 있는 핀(96)을 포함한다. 핀(95)은 P형 FinFET(90)의 채널 영역을 포함하고, 핀(96)은 N형 FinFET(91)의 채널 영역을 포함한다. 일부 실시예들에서, 핀(95)은 실리콘 게르마늄으로 구성되고, 핀(96)은 실리콘으로 구성된다. 게이트 유전체는 핀들(95~96) 위에 그리고 STI 위에 형성되고, 게이트 전극은 게이트 유전체 위에 형성된다. 일부 실시예들에서, 게이트 유전체는 하이 k 유전체 물질을 포함하고, 게이트 전극은 알루미늄 및/또는 다른 내화성 금속과 같은 금속 게이트 전극을 포함한다. 일부 다른 실시예들에서, 게이트 유전체는 SiON을 포함할 수 있고, 게이트 전극은 폴리실리콘을 포함할 수 있다. 게이트 콘택트는 게이트에 대한 전기적 연결을 제공하기 위해 게이트 전극 상에 형성된다.
FinFET 소자는 종래의 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET) 소자(평면형 트랜지스터 소자라고도 지칭됨)에 비해 몇가지 장점을 제공한다. 이러한 장점은 보다 우수한 칩 면적 효율성, 개선된 캐리어 이동도, 및 평면형 소자의 제조 공정과 호환가능한 제조 공정을 포함할 수 있다. 따라서, 전체 집적 회로(IC) 칩 또는 그 일부분에 대해 FinFET 소자를 사용하여 IC 칩을 설계하는 것이 바람직할 수 있다.
도 1c는 본 개시의 일부 실시예들에 따른, 도 1b에서 예시된 다중 FinFET 소자들(예를 들어, P형 FinFET(90) 및 N형 FinFET(91))을 갖는 표준(STD) 셀 어레이(100c)의 평면도를 예시한다. 표준 셀 어레이(100c)는 논리 회로 또는 논리 소자를 포함할 수 있으며, 이에 따라 이를 논리 셀 어레이 또는 논리 회로 어레이라고도 칭한다. 다양한 실시예들에서, 논리 회로 또는 소자는 인버터, NAND 게이트, NOR 게이트, 플립플롭, 또는 이들의 조합과 같은 컴포넌트들을 포함할 수 있다.
적어도 하나의 예시에서, 용어 "산화물 정의(oxide-definition; OD) 영역"은 트랜지스터를 위한 활성 영역, 즉 트랜지스터의 게이트 아래에 소스, 드레인, 및 채널이 형성되는 구역이다. 일부 예시들에서, 산화물 정의 영역은 절연 영역들 사이에 있다. 일부 실시예들에서, 절연 영역들은 쉘로우 트렌치 격리(STI), 필드 산화물(field oxide; FOX) 구역, 또는 다른 적절한 전기 절연 구조물들이다. 일부 실시예들에서, 절연 영역들은 비활성 영역 또는 격리 영역이라고 지칭된다. 도 1c에서 예시된 바와 같이, 표준 셀 어레이(100c)는 대응하는 P형 웰과 연관된 n+(NP) 영역들(NP1, NP2, NP3) 내의 N형 FinFET 트랜지스터뿐만이 아니라 대응하는 N형 웰과 연관된 p+(PP) 영역들(PP1, PP2) 내의 P형 FinFET 트랜지스터를 포함한다. 표준 셀 어레이(100c)는 또한 세장형 핀 라인들, 예를 들어 P형 FinFET 트랜지스터의 일부로서 산화물 정의(OD) 영역들(OD2, OD3, OD8, OD9) 내의 핀 라인들뿐만이 아니라, N형 FinFET 트랜지스터의 일부로서 OD 영역들(OD1, OD4~OD7, OD10) 내의 핀 라인들을 포함한다. P형 FinFET 핀 라인들은 PP 영역들(PP1, PP2) 내의 N형 웰 위에 위치하는 반면, N형 FinFET 핀 라인들은 NP 영역들(NP1, NP2, NP3) 내의 P형 웰 위에 위치한다. 도 1c에서 도시된 바와 같이, 기본적인 표준 셀 규칙을 만족시키기 위해, 각각의 PP 또는 NP 영역은 적어도 두 개의 OD 영역들을 포함한다. 또한, 두 개의 OD 영역들은 인접한 전력/접지 포트들(VDD 또는 VSS)(VDD1, VDD2, VSS1~VSS4) 사이에 끼워져 있다.
예시로서, 여기서 도시된 어레이(100c)는 행들과 열들로 배열된 셀들을 포함한다. 도 1c는 어레이(100c)의 예시를 도시한 것일 뿐이고, 다른 실시예들은 상이한 개수의 셀들을 가질 수 있고/있거나 다르게 배열될 수 있다.
도 1c에서 도시된 바와 같이, OD 영역들(OD1~OD10) 내의 핀 라인들은 각각 X방향(도 1a의 X방향)으로 셀들의 각 열을 통해 연장된다. 따라서, 핀 라인들은 각각 "연속적인" 것으로 간주될 수 있다. 도 1a를 참조하여 위에서 논의된 바와 같이, 핀 라인들 각각은 채널 영역뿐만 아니라 채널 영역 옆에(예를 들어, 채널 영역 양측에) 위치된 소스/드레인 영역들을 포함한다. STD 셀 어레이(100c)의 FinFET 트랜지스터는 각각 도 1a를 참조하여 위에서 설명된 방식으로 핀 라인들의 각각의 핀 라인을 감싸는 폴리실리콘 영역(예를 들어, 폴리실리콘 영역들(Poly1~Poly7)) 내에 형성된 각각의 게이트 전극을 포함한다. 일부 실시예들에서, P형 FinFET(PMOSFET) 핀 라인들은 (응력 효과를 증대시키기 위해) 실리콘 게르마늄(SiGe) 물질로 구성되지만, N형 FinFET(NMOSFET) 핀 라인들은 비(non)-게르마늄 함유 반도체 물질, 예를 들어 실리콘(Si)으로 구성된다. 따라서, 일부 실시예들에서, PMOSFET는 SiGe 채널을 갖고, NMOSFET는 Si 채널을 갖는다. 일부 실시예들에서, NMOSFET의 채널 핀 폭은 PMOSFET의 채널 핀 폭보다 더 좁다. 일부 실시예들에서, NMOSFET의 소스/드레인 영역들은 SiP, SiC, SiPC, SiAs, Si, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 에피(epi) 물질을 포함한다. 위에서 논의된 물질들 또는 구성들은 단지 예시들일 뿐이며 한정시키려고 의도한 것이 아님을 이해해야 한다. 다른 가능한 물질들 또는 구성들이 또한 본 개시의 범위 내에 있다. 일부 실시예들에서, PMOSFET의 소스/드레인 영역은 채널 영역보다 더 넓은 폭을 갖는다. 위에서 논의된 바와 같이, 일부 실시예들에서, 셀 어레이(100c)의 핀 라인들은 연속적일 수 있고 X방향으로 인접해 있는 두 개 이상의 셀들을 가로질러 연장될 수 있다.
도 1d는 일부 실시예들에 따른 메모리 회로(100)의 일부분의 회로도이다. 도 1d의 메모리 회로(100)는 도 1c의 표준 셀 어레이(100c)에 기초한 레이아웃 설계에서 도 1a 및/또는 도 1b에서 예시된 FinFET 트랜지스터들을 배치하고 연결함으로써 구현될 수 있다. 메모리 회로(100)는 열들로 배열된 복수의 메모리 셀들 및 인접한 행들의 하나 이상의 쌍을 포함한다. 인접한 행들의 쌍은 그 사이에 어떠한 중간 행의 메모리 셀들이 없는 두 개의 행들의 메모리 셀들을 가리킨다. 예를 들어, 도 1d는 메모리 회로(100)가 열(COL)에 속하는 메모리 셀들(110A, 110B)을 포함하는 것을 도시한다. 또한, 메모리 셀(110A)은 제1 행(ROW[0])에 속하고, 메모리 셀(110B)은 제2 행(ROW[1])에 속한다. 일부 실시예들에서, 메모리 회로(100)는 메모리 셀들의 두 개 이상의 열들을 포함한다. 일부 실시예들에서, 메모리 회로(100)는 메모리 셀들의 두 개 이상의 행들을 포함한다. 열(COL) 이외의 다른 열들에 대응하는 행들(ROW[0], ROW[1]) 내의 다른 메모리 셀들은 도 1d에서 도시되어 있지 않다.
메모리 셀들(110A, 110B)은 2포트 8트랜지스터(2P-8T) SRAM 셀이다. 2포트 메모리 셀은 기입 포트(예컨대, 기입 포트(WPA 또는 WPB)) 및 판독 포트(예컨대, 판독 포트(114A 또는 114B))를 포함한다. 판독 포트는 판독 패스 게이트를 통해 메모리 셀로부터 판독된 데이터를 운송하도록 구성된 판독 데이터 라인을 포함한다. 판독 패스 게이트는 판독 워드 라인 상의 판독 워드 라인 신호에 의해 제어된다. 기입 포트는 하나 이상의 기입 패스 게이트를 통해 메모리 셀에 기입될 데이터를 운반하도록 구성된 기입 데이터 라인을 포함한다. 하나 이상의 기입 패스 게이트는 기입 워드 라인 상의 기입 워드 라인 신호에 의해 제어된다.
예를 들어, 대표적인 메모리 셀로서 예시된 메모리 셀(110A)은 6T 파트(112A) 및 판독 포트(114A)를 포함한다. 6T 파트(112A)는 저장 유닛을 형성하는 두 개의 P형 트랜지스터들(P0, P1)과 두 개의 N형 트랜지스터들(N0, N1), 그리고 기입 포트(WPA)의 파트로서 두 개의 다른 N형 트랜지스터들(N2, N3)을 포함한다. 판독 포트(114A)는 두 개의 다른 N형 트랜지스터들(N4, N5)을 포함한다. 기입 포트(WPA)는 추가로 기입 워드 라인(WWL[0]) 및 기입 비트 라인들(WBL, WBLB)과 연관된다. 판독 포트(114A)는 추가로 판독 워드 라인(RWL[0]) 및 판독 비트 라인(RBL)과 연관된다. 메모리 셀(110A)은 두 개의 전력 공급 노드들(VDD, VSS)을 더 포함한다. 전력 공급 노드(VDD)는 논리적 하이 값에 대응하는 제1 전력 공급 전압 레벨을 갖도록 구성된다. 전력 공급 노드(VSS)는 논리적 로우 값에 대응하는 제2 전력 공급 전압 레벨을 갖도록 구성된다.
트랜지스터들(P0, P1, N0, N1)은 전력 공급 노드들(VDD, VSS) 사이에서 교차 결합형 인버터들의 쌍을 형성한다. 트랜지스터들(P0, N0)은 제1 인버터를 형성하는 반면에 트랜지스터들(P1, N1)은 제2 인버터를 형성한다. 트랜지스터들(P0, N0)의 드레인들은 함께 커플링되고 데이터 노드(MT)를 형성한다. 트랜지스터들(P1, N1)의 드레인들은 함께 커플링되고 데이터 노드(MT)를 형성한다. 트랜지스터들(P0, N0)의 게이트들은 함께 커플링되고 트랜지스터들(P1, N1)의 드레인들에 커플링된다. 트랜지스터들(P1, N1)의 게이트들은 함께 커플링되고 트랜지스터들(P0, N0)의 드레인들에 커플링된다.
트랜지스터(N2)는 액세스 노드(AN1)에서 비트 라인(WBL)과 커플링되고 데이터 노드(MT)와 커플링된다. 트랜지스터(N3)는 액세스 노드(AN2)에서 비트 라인(WBLB)과 커플링되고 데이터 노드(MB)와 커플링된다. 기입 워드 라인(WWL[0])은 트랜지스터들(N2, N3)의 게이트들과 커플링된다. 일부 실시예들에서, 비트 라인들(WBL, WBLB, RBL)은 또한 열(COL) 내의 다른 메모리 셀들(예를 들어, 메모리 셀(110B))에 의해 공유된다. 트랜지스터들(N2, N3)은 기입 워드 라인(WWL[0])에 의해 제어되는 패스 게이트들로서 기능한다. 일부 실시예들에서, 기입 워드 라인(WWL[0])은 또한 행(ROW[0]) 내의 다른 메모리 셀들 내의 트랜지스터들(N2, N3)에 대응하는 트랜지스터들의 게이트들과 커플링된다.
일부 실시예들에서, 메모리 회로(100)는, 메모리 셀들의 열들 중 대응하는 열의 액세스 노드(AN1)에 대응하는 액세스 노드들에 각각 커플링되는 복수의 기입 데이터 라인들, 및 메모리 셀들의 열들 중 대응하는 열의 액세스 노드(AN2)에 대응하는 액세스 노드들에 각각 커플링되는 복수의 기입 데이터 라인들을 포함한다.
기입 워드 라인(WWL[0])은 또한 기입 제어 라인이라고 칭해지는데, 그 이유는 기입 비트 라인들(WBL, WBLB) 상의 데이터가 대응하는 노드들(MT, MB)에 기입되도록 기입 워드 라인(WWL[0]) 상의 신호가 트랜지스터들(N2, N3)을 제어하기 때문이다.
메모리 셀(110A)이 기입 동작을 위해 액세스될 때, 메모리 셀(110A)에 기입될 데이터는 기입 비트 라인들(WBL, WBLB)에 인가된다. 그런 후, 기입 워드 라인(WWL[0])이 논리적 하이 값을 갖도록 설정되는 것과 같이, 활성화되어, 트랜지스터들(N2, N3)을 턴 온시킨다. 그 결과, 기입 비트 라인들(WBL, WBLB) 상의 데이터는 대응하는 데이터 노드들(MT, MB)로 전송되어 데이터 노드들(MT, MB)에 저장된다.
트랜지스터(N4)는 전력 공급 노드(VSS)에 커플링된 소스, 데이터 노드(MB)에 커플링된 게이트, 및 트랜지스터(N5)에 커플링된 드레인을 갖는다. 트랜지스터(N4)는, 트랜지스터(N4)의 게이트가 논리적 로우 값에 대응하는 전압 레벨을 가질 때 턴 오프되고, 트랜지스터(N4)의 게이트가 논리적 하이 값에 대응하는 전압 레벨을 가질 때 턴 온되도록 구성된다. 트랜지스터(N4)는 데이터 노드(MB)에서의 전압 레벨에 응답하여 중간 노드(IN1)를 전력 공급 노드(VSS)에 선택적으로 커플링시키도록 구성된 풀링(pulling) 소자로서 기능한다.
트랜지스터(N5)는 액세스 노드(AN3)에서 판독 비트 라인(RBL)과 커플링되고 트랜지스터(N4)의 드레인과 커플링된다. 판독 워드 라인(RWL[0])은 트랜지스터(N5)의 게이트와 커플링된다. 트랜지스터(N5)는 판독 워드 라인(RWL[0])에 의해 제어되는 판독 패스 게이트로서 기능한다. 일부 실시예들에서, 판독 워드 라인(RWL[0])은 또한 행(ROW[0]) 내의 다른 메모리 셀들 내의 트랜지스터(N5)에 대응하는 트랜지스터들의 게이트들과 커플링된다.
메모리 셀(110A)이 판독 동작을 위해 액세스될 때, 판독 비트 라인은 논리적 하이 값에 대응하는 전압 레벨로 사전충전된다. 그런 후, 판독 워드 라인(RWL[0])이 논리적 하이 값을 갖도록 설정되는 것과 같이, 활성화되어, 트랜지스터(N5)를 턴 온시키고, 트랜지스터(N4)의 드레인과 판독 비트 라인(RBL)이 중간 노드(IN1)에서 전기적으로 함께 커플링된다. 데이터 노드(MB)가 논리적 로우 값에 대응하는 전압 레벨을 갖는 경우, 트랜지스터(N4)는 턴 오프되고 판독 비트 라인(RBL)은 논리적 하이 레벨을 유지한다. 데이터 노드(MB)가 논리적 하이 값에 대응하는 전압 레벨을 갖는 경우, 트랜지스터(N4)가 턴 온되고, 판독 비트 라인(RBL)을 전력 공급 노드(VSS)에서의 전압 레벨쪽으로 풀링한다. 따라서, 트랜지스터(N4)와 함께 작동하는 트랜지스터(N5)는, 트랜지스터(N5)가 턴 온되는 경우, 데이터 노드(MB)에서의 전압 레벨에 따라 액세스 노드(AN3)에서의 전압 레벨을 선택적으로 변경하도록 구성된다.
예를 들어, 대표적인 메모리 셀로서 예시된 메모리 셀(110B)은 또한 6T 파트(112B) 및 판독 포트(114B)를 포함한다. 6T 파트(112B)는 저장 유닛을 형성하는 두 개의 P형 트랜지스터들(P10, P11)과 두 개의 N형 트랜지스터들(N10, N11), 그리고 기입 포트(WPB)의 파트로서 두 개의 다른 N형 트랜지스터들(N12, N13)을 포함한다. 판독 포트(114B)는 두 개의 다른 N형 트랜지스터들(N14, N15)을 포함한다. 기입 포트(WPB)는 추가로 기입 워드 라인(WWL[1]) 및 기입 비트 라인들(WBL, WBLB)과 연관된다. 판독 포트(114B)는 추가로 판독 워드 라인(RWL[1]) 및 판독 비트 라인(RBL)과 연관된다. 메모리 셀(110B)은 또한 두 개의 전력 공급 노드들(VDD, VSS)을 포함한다. 전력 공급 노드(VDD)는 논리적 하이 값에 대응하는 제1 전력 공급 전압 레벨을 갖도록 구성된다. 전력 공급 노드(VSS)는 논리적 로우 값에 대응하는 제2 전력 공급 전압 레벨을 갖도록 구성된다. 메모리 셀(110B) 내의 트랜지스터들은 메모리 셀(110A)의 것들과 유사한 구성들을 가지며, 이에 따라 이에 대한 상세한 설명은 생략한다.
도 2는 레이아웃의 하부층들(예를 들어, 산화물 정의 영역, 게이트층, 및 상호연결층)을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(200)이다. 도 2에서의 메모리 셀들은 도 1d에서의 메모리 셀들(110A, 110B)에 기초한 것이며, 도 1d의 메모리 회로(100) 내의 다른 메모리 셀들의 레이아웃 설계를 예시하는 데 사용가능하다.
레이아웃도(200)는 두 개의 P 기판 또는 P웰 영역들(204, 206)(이후부터는 "P웰 영역")과 각각 연관된 N웰 영역(202) 및 N+(NP) 영역들(NP1, NP2)과 연관된 p+(PP) 영역(PP1)을 포함한다. 레이아웃도(200)는 P웰 영역(204)에 매립된 N형 주입 영역들을 표시하는 산화물 정의(OD) 영역(211), N웰 영역(202)에 매립된 P형 주입 영역들을 표시하는 OD 영역들(213, 215), 및 P웰 영역(206)에 매립된 N형 주입 영역들을 표시하는 산화물 정의(OD) 영역들(217, 219)을 더 포함한다. 일부 실시예들에서, OD 영역들(211~219)은 활성 구역을 가리킨다.
레이아웃도(200)는 또한 폴리실리콘 영역들(221, 223, 225, 227, 231, 233, 235, 237, 241, 243, 245), 및 상호연결 영역들(251, 253, 255, 257, 259, 261, 263, 265, 267, 269, 271, 273, 275, 277, 279)을 포함한다. 일부 실시예들에서, 상호연결 영역들(251~279)은 공통 층의 도전성 구조물들에 대응한다. 당업자는 여기서 설명된 레이아웃 패턴들 중 하나 이상이 마스크들의 세트를 준비하는 데 사용될 수 있고, 이는 결국 집적 회로에서 메모리 셀을 제조하는 데 사용될 수 있음을 이해할 것이다. 레이아웃도(200)는 여기서 설명된 것과 같은, 다른 레이아웃 구조물들을 형성하도록 수정되기 위한 기초가 된다.
도 1d에서의 메모리 셀(110A)을 위한 NMOS 트랜지스터들(N0, N1, N2, N3)에 대응하는 트랜지스터들은 OD 영역(211)을 포함하는 제1 N형 주입 영역(예를 들어, 구역(NP1))에서 정의된다.
이 실시예에서, 상호연결 구조물(253), 폴리실리콘 영역(223), OD 영역(211), 및 상호연결 구조물(255)은 NMOS 트랜지스터(N0)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(223)은 NMOS 트랜지스터(N0)의 게이트에 대응하고, 상호연결 구조물(255)은 전력 공급 공급 노드(VSS)와 연결될 노드에 대응하고, 상호연결 구조물(253)은 대응하는 셀(110A) 내의 데이터 노드(MT)에 대응한다. NMOS 트랜지스터(N0)와 PMOS 트랜지스터(P0)의 게이트는 폴리실리콘 영역(223)에 의해 직접 연결된다. 상호연결 구조물(255), 폴리실리콘 영역(225), OD 영역(211), 및 상호연결 구조물(257)은 NMOS 트랜지스터(N1)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(225)은 NMOS 트랜지스터(N1)의 게이트에 대응하고, 상호연결 구조물(257)은 대응하는 셀(110A) 내의 데이터 노드(MB)에 대응한다. NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1)의 게이트는 폴리실리콘 영역(225)에 의해 직접 연결된다.
상호연결 구조물(251), 폴리실리콘 영역(221), OD 영역(211), 및 상호연결 구조물(253)은 NMOS 트랜지스터(N2)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(221)은 NMOS 트랜지스터(N2)의 게이트에 대응하고, 상호연결 구조물(251)은 기입 비트 라인(WBL)과 연결될 노드에 대응한다. 상호연결 구조물(257), 폴리실리콘 영역(227), OD 영역(211), 및 상호연결 구조물(259)은 NMOS 트랜지스터(N3)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(227)은 NMOS 트랜지스터(N3)의 게이트에 대응하고, 상호연결 구조물(259)은 기입 비트 라인(WBLB)과 연결될 노드에 대응한다.
도 1d에서의 양자의 메모리 셀들(110A, 110B)을 위한 PMOS 트랜지스터들(P0, P1, P10, P11)에 대응하는 트랜지스터들은 OD 영역(213, 215)을 포함하는 P형 주입 영역(예를 들어, 구역(PP1))에서 정의된다.
이 실시예에서, 상호연결 구조물(253), 폴리실리콘 영역(223), OD 영역(213), 및 상호연결 구조물(265)은 PMOS 트랜지스터(P0)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(223)은 PMOS 트랜지스터(P0)의 게이트에 대응하고, 상호연결 구조물(265)은 전력 공급 노드(VDD)와 연결될 노드에 대응한다. 상호연결 구조물(257), 폴리실리콘 영역(225), OD 영역(213), 및 상호연결 구조물(265)은 PMOS 트랜지스터(P1)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(225)은 PMOS 트랜지스터(P1)의 게이트에 대응한다.
상호연결 구조물(263), 폴리실리콘 영역(233), OD 영역(215), 및 상호연결 구조물(265)은 PMOS 트랜지스터(P10)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(233)은 PMOS 트랜지스터(P10)의 게이트에 대응하고, 상호연결 구조물(263)은 대응하는 셀(110B) 내의 데이터 노드(MT2)에 대응한다. 상호연결 구조물(267), 폴리실리콘 영역(235), OD 영역(215), 및 상호연결 구조물(265)은 PMOS 트랜지스터(P11)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(235)은 PMOS 트랜지스터(P11)의 게이트에 대응하고, 상호연결 구조물(267)은 대응하는 셀(110B) 내의 데이터 노드(MB2)에 대응한다.
도 1d에서의 메모리 셀(110B)을 위한 NMOS 트랜지스터들(N10, N11, N12, N13)에 대응하는 트랜지스터들은 OD 영역들(217, 219)을 포함하는 제2 N형 주입 영역(예를 들어, 구역(NP2))에서 정의된다.
이 실시예에서, 상호연결 구조물(263), 폴리실리콘 영역(233), OD 영역(217), 및 상호연결 구조물(275)은 NMOS 트랜지스터(N10)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(233)은 NMOS 트랜지스터(N10)의 게이트에 대응한다. 도 2에서 도시된 바와 같이, NMOS 트랜지스터들(N10, N14) 및 PMOS 트랜지스터(P10)의 게이트들은 폴리실리콘 영역(233)에 의해 직접 연결된다. 상호연결 구조물(275)은 전력 공급 노드(VSS)와 연결될 노드에 대응한다.
상호연결 구조물(275), 폴리실리콘 영역(235), OD 영역(217), 및 상호연결 구조물(267)은 NMOS 트랜지스터(N11)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(235)은 NMOS 트랜지스터(N11)의 게이트에 대응한다. 도 2에서 도시된 바와 같이, NMOS 트랜지스터(N11) 및 PMOS 트랜지스터(P11)의 게이트들은 폴리실리콘 영역(235)에 의해 직접 연결된다.
상호연결 구조물(261), 폴리실리콘 영역(231), OD 영역(217), 및 상호연결 구조물(263)은 NMOS 트랜지스터(N12)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(231)은 NMOS 트랜지스터(N12)의 게이트에 대응하고, 상호연결 구조물(261)은 기입 비트 라인(WBL)과 연결될 노드에 대응한다.
상호연결 구조물(267), 폴리실리콘 영역(237), OD 영역(217), 및 상호연결 구조물(269)은 NMOS 트랜지스터(N13)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(237)은 NMOS 트랜지스터(N13)의 게이트에 대응하고, 상호연결 구조물(269)은 기입 비트 라인(WBLB)과 연결될 노드에 대응한다.
또한, 도 1d에서의 양자의 메모리 셀들(110A, 110B)을 위한 판독 포트들 내의 NMOS 트랜지스터들(N4, N5, N14, N15)에 대응하는 트랜지스터들은 또한 OD 영역들(217, 219)을 포함하는 제2 N형 주입 영역(예를 들어, 구역(NP2))에서 정의된다.
상호연결 구조물(275), 폴리실리콘 영역(243), OD 영역(219), 및 상호연결 구조물(277)은 NMOS 트랜지스터(N4)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(243)은 NMOS 트랜지스터(N4)의 게이트에 대응한다. 상호연결 구조물(277), 폴리실리콘 영역(245), OD 영역(219), 및 상호연결 구조물(279)은 NMOS 트랜지스터(N5)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(245)은 NMOS 트랜지스터(N5)의 게이트에 대응하고, 상호연결 구조물(279)은 기입 비트 라인(RBL)과 연결될 노드에 대응한다. NMOS 트랜지스터들(N4, N5)은 상호연결 구조물(277)에 의해 연결된다.
상호연결 구조물(273), 폴리실리콘 영역(233), OD 영역(219), 및 상호연결 구조물(275)은 NMOS 트랜지스터(N14)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(233)은 NMOS 트랜지스터(N14)의 게이트에 대응한다. 상호연결 구조물(271), 폴리실리콘 영역(241), OD 영역(219), 및 상호연결 구조물(273)은 NMOS 트랜지스터(N15)(도 1d에서 도시됨)를 정의한다. 폴리실리콘 영역(241)은 NMOS 트랜지스터(N15)의 게이트에 대응한다. 상호연결 구조물(271)은 판독 비트 라인(RBL)과 연결될 노드에 대응한다. NMOS 트랜지스터들(N14, N15)은 상호연결 구조물(273)에 의해 연결된다.
도 3은 레이아웃의 하부층들과 중간층들(예를 들어, 콘택트들과 제1 금속층(M0))을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(300)이다. 도 3에서의 메모리 셀들은 도 1d에서의 메모리 셀들(110A, 110B)에 기초한 것이고, 도 2의 레이아웃도(200)에서 예시된 하부층들에 기초한 것이다.
도 3에서 도시된 바와 같이, 제1 금속층(M0)은 전력 레일들(312, 314, 316), 및 금속 라인 피처들(322~354)을 포함할 수 있다.
제1 전력 레일(312)은 제1 N형 트랜지스터 구역(NP1) 내에 놓여 있고, SRAM 셀을, 예를 들어 전력 공급 노드(VSS)와 같은 제1 DC 전력 공급에 커플링시키도록 구성된다. 제2 전력 레일(314)은 P형 트랜지스터 구역(PP1) 내에 놓여 있고, 제1 전력 레일(312)과 평행하게 있다. 또한, 도 3에서 예시된 평면도에서, 제2 전력 레일(314)은 P형 트랜지스터 구역(PP1)에서 OD 영역들(213, 215) 사이에 끼워진다. 제2 전력 레일(314)은 SRAM 셀을, 예를 들어, 전력 공급 노드(VDD)와 같은 제2 DC 전력 공급에 커플링시키도록 구성된다. 제3 전력 레일(316)은 제2 N형 트랜지스터 구역(NP2) 내에 놓여 있고, 제1 전력 레일(312) 및 제2 전력 레일(314)과 평행하게 있다. 제3 전력 공급 레일(316)은 또한 SRAM 셀을, 예를 들어, 전력 공급 노드(VSS)와 같은 제1 DC 전력 공급에 커플링시키도록 구성된다. 또한, 도 3에서 예시된 평면도에서, 제3 전력 레일(316)은 제2 N형 트랜지스터 구역(NP2)에서 OD 영역들(217, 219) 사이에 끼워진다.
도 3에서 도시된 바와 같이, 콘택트가 트랜지스터들(N0, N1)의 대응하는 소스/드레인 영역들을 전력 공급 노드(VSS)에 커플링시키기 위해 전력 레일(312)에서부터 로컬 상호연결층 내의 상호연결 구조물(255)까지 하방 연장된다. 콘택트가 트랜지스터들(P0, P1, P10, P11)의 대응하는 소스/드레인 영역들을 전력 공급 노드(VDD)에 커플링시키기 위해 전력 레일(314)에서부터 로컬 상호연결층 내의 상호연결 구조물(265)까지 하방 연장된다. 콘택트가 트랜지스터들(N4, N14, N10, N11)의 대응하는 소스/드레인 영역들을 전력 공급 노드(VSS)에 커플링시키기 위해 전력 레일(316)에서부터 로컬 상호연결층 내의 상호연결 구조물(275)까지 하방 연장된다.
금속 라인 피처(322)는 메모리 셀(110A)을 위한 기입 워드 라인(WWL[0])과 연결될 노드에 대응한다. 콘택트들은 트랜지스터들(N2, N3)의 게이트 영역들을 함께 커플링시키기 위해 금속 라인 피처(322)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처들(324, 326)은 기입 비트 라인들(WBL, WBLB)과 각각 연결될 노드들에 개별적으로 대응한다. 콘택트들은 트랜지스터들(N2, N3)의 대응하는 소스/드레인 영역들을 금속 라인 피처들(324, 326)에 각각 커플링시키기 위해 금속 라인 피처들(324, 326)로부터 하방으로 연장된다.
금속 라인 피처(328)는 데이터 노드(MB)에 대응한다. 콘택트들은 트랜지스터(P0)의 게이트 영역과 상호연결 구조물(257)(트랜지스터(P1)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(328)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(332)는 데이터 노드(MT)에 대응한다. 콘택트들은 트랜지스터(P1)의 게이트 영역과 상호연결 구조물(253)(트랜지스터(P0)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(332)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(334)는 데이터 노드(MT2)에 대응한다. 콘택트들은 트랜지스터(P11)의 게이트 영역과 상호연결 구조물(263)(트랜지스터(P10)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(334)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(336)는 데이터 노드(MB2)에 대응한다. 콘택트들은 트랜지스터(P10)의 게이트 영역과 상호연결 구조물(267)(트랜지스터(P11)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(336)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처들(338, 342)은 기입 비트 라인들(WBL, WBLB)과 각각 연결될 노드들에 개별적으로 대응한다. 콘택트들은 트랜지스터들(N12, N13)의 대응하는 소스/드레인 영역들을 금속 라인 피처들(338, 342)에 각각 커플링시키기 위해 금속 라인 피처들(338, 342)로부터 하방으로 연장된다.
금속 라인 피처(344)는 메모리 셀(110B)을 위한 기입 워드 라인(WWL[1])과 연결될 노드에 대응한다. 콘택트들은 트랜지스터들(N12, N13)의 게이트 영역들을 함께 커플링시키기 위해 금속 라인 피처(344)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(346)는 데이터 노드(MB)와 연결될 노드에 대응한다. 콘택트는 트랜지스터(N4)의 게이트 영역을 금속 라인 피처(346)에 커플링시키기 위해 금속 라인 피처(346)로부터 하방으로 연장된다.
금속 라인 피처(348)는 판독 비트 라인(RBL)에 대응한다. 콘택트들은 트랜지스터들(N5, N15)의 대응하는 소스/드레인 영역들을 함께 커플링시키기 위해 금속 라인 피처(348)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처들(352, 354)은 메모리 셀들(110B, 110A)을 위한 판독 워드 라인들(RWL[1], RWL[0])과 각각 연결될 노드들에 개별적으로 대응한다. 콘택트들은 트랜지스터들(N15, N5)의 게이트 영역들을 금속 라인 피처들(352, 354)에 각각 커플링시키기 위해 금속 라인 피처들(352, 354)로부터 하방으로 연장된다.
도 4는 레이아웃의 중간층들과 상부층들(예를 들어, 제2 금속층(M1), 및 금속층들(M0, M1) 사이의 비아층(VIA0))을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(400)이다. 도 4에서의 메모리 셀들은 도 1d에서의 메모리 셀들(110A, 110B)에 기초한 것이고, 도 2와 도 3의 레이아웃도들(200, 300)에서 예시된 층들에 기초한 것이다.
도 4에서 도시된 바와 같이, 제2 금속층(M1)은 제1 금속층(M0) 내의 금속 라인 피처들에 수직인 금속 라인 피처들(412~426)을 포함할 수 있다.
금속 라인 피처(412)는 기입 비트 라인(WBL)에 대응하고, 대응하는 비아 구조물들을 통해 제1 금속층(M0) 내의 금속 라인 피처들(324, 338)에 연결된다.
금속 라인 피처(414)는 기입 워드 라인(WWL[1])에 대응하고, 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(344)에 연결된다.
판독 워드 라인(RWL[1])에 대응하는 금속 라인 피처(416)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(352)에 연결된다.
데이터 노드(MB)에 대응하는 금속 라인 피처(418)는 대응하는 비아 구조물들을 통해 제1 금속층(M0) 내의 금속 라인 피처들(328, 346)에 연결된다.
판독 워드 라인(RWL[0])에 대응하는 금속 라인 피처(422)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(354)에 연결된다.
기입 워드 라인(WWL[0])에 대응하는 금속 라인 피처(424)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(322)에 연결된다.
기입 비트 라인(WBLB)에 대응하는 금속 라인 피처(426)는 대응하는 비아 구조물들을 통해 제1 금속층(M0) 내의 금속 라인 피처들(326, 342)에 연결된다.
도 5a는 도 2 내지 도 4에서 예시된 레이아웃에 따른 도 1d의 메모리 셀(110A)의 판독 포트(114A) 내의 트랜지스터들(N4, N5) 및 6T 파트(112A) 내의 트랜지스터들(N0~N3, P0, P1)의 배열들을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(500a)이다. 도 5a에서 도시된 바와 같이, 6T 파트(112A) 내의 기입 포트 내의 트랜지스터들(N2, N3)은 제1 도핑 영역(예를 들어, NP 영역(NP1))에서 형성된다. 판독 포트(114A) 내의 트랜지스터들(N4, N5)은 제2 도핑 영역(예를 들어, NP 영역(NP2))에서 형성된다. 제1 도핑 영역과 제2 도핑 영역은 제3 도핑 영역(예를 들어, p+ 영역(PP1))에 의해 분리된다.
또한, 6T 파트(112A)는 도핑 영역들(NP1, PP1)과 오버랩된다. 6T 파트(112A)에서, 메모리 셀(110A)의 저장 유닛(510A) 내의 n형 트랜지스터들(N0, N1)은 NP 영역(NP1)에서 형성되고, 저장 유닛(510A)의 p형 트랜지스터들(P0, P1)은 p+ 영역(PP1)에서 형성된다.
도 5b는 도 2 내지 도 4에서 예시된 레이아웃에 따른 도 1d의 메모리 셀들(110A, 110B) 내의 트랜지스터들의 배열들을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(500a)이다. 도 5b에서 도시된 바와 같이, 판독 포트(114A)는 메모리 셀(110A)의 인접한 행 및 동일한 열 내에 있는 메모리 셀인, 메모리 셀(110B)의 6T 파트(112B)(기입 포트를 포함함)에 의해 기입 포트와 6T 파트(112A)로부터 분리된다. 달리 말하면, 메모리 셀(110A)과 연관된 제1 판독 포트(예를 들어, 판독 포트(114A))는 제1 기입 포트(예컨대, 트랜지스터들(N2, N3))(이는 6T 파트(112A) 내에 있음)로부터, 메모리 셀(110B)의 제2 기입 포트(예컨대, 트랜지스터들(N12, N13))(이는 6T 파트(112B) 내에 있음)에 의해 분리된다.
6T 파트(112B)는 도핑 영역들(NP2, PP1)과 오버랩된다. 6T 파트(112B)에서, 저장 유닛(510B) 내의 n형 트랜지스터들(N10, N11)은 NP 영역(NP2)에서 형성되고, 저장 유닛(510B)의 p형 트랜지스터들(P10, P11)은 p+ 영역(PP1)에서 형성된다. 도 5b에서 도시된 바와 같이, 트랜지스터들(N12, N13)은 6T 파트(112B) 내의 기입 포트에서 그리고 제2 도핑 영역(예를 들어, NP 영역(NP2))에서 형성된다. 제2 도핑 영역(예를 들어, NP 영역(NP2))에서 또한 판독 포트(114B)를 형성하는 트랜지스터들(N14, N15)이 형성된다.
위에서 논의된 바와 같이, 상이한 메모리 셀들 내의 판독 액세스 트랜지스터들(N5, N15)은 트랜지스터들(N5, N15) 위에 형성된 도전성 금속층(M0) 내의 하나 이상의 도전성 피처(예를 들어, 금속 라인 피처(348))에 의해 연결된다.
상이한 메모리 셀들 내의 기입 액세스 트랜지스터들(N2, N12)은 기입 액세스 트랜지스터들(N2, N12) 위에 형성된 하나 이상의 도전성 금속층(M0, M1) 내의 하나 이상의 도전성 피처(예를 들어, 금속 라인 피처들(324, 338, 412))에 의해 연결된다. 상이한 메모리 셀들 내의 기입 액세스 트랜지스터들(N3, N13)은 또한 기입 액세스 트랜지스터들(N3, N13) 위에 형성된 하나 이상의 도전성 금속층(M0, M1) 내의 하나 이상의 도전성 피처(예를 들어, 금속 라인 피처들(326, 342, 426))에 의해 연결된다.
도 5c는 도 2 내지 도 4에서 예시된 레이아웃에 따른, 두 개의 행들(ROW[0], ROW[1])과 두 개의 열들(COL[0], COL[1])에 대응하는 메모리 셀들의 6T 파트들과 판독 포트들의 배열들을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(500c)이다. 도 5c에서 도시된 바와 같이, 일부 실시예들에서, 인접한 열들에 있는 메모리 셀들의 판독 포트들은 레이아웃에서 동일한 도핑 영역에 배열될 수 있다.
예를 들어, 열(COL[0]) 내의 행들(ROW[0], ROW[1])에 대응하는 메모리 셀들(110A, 110B)의 6T 파트들(112A, 112B) 및 판독 포트들(114A, 114B)에 더하여, 레이아웃도(500c)는 6T 파트들(112C, 112D) 및 판독 포트들(114C, 114D)을 더 포함한다. 6T 파트(112C) 및 판독 포트(114C)는 행(ROW[0]) 및 열(COL[1])에 대응하는 메모리 셀의 일부분이다. 6T 파트(112D) 및 판독 포트(114D)는 행(ROW[1]) 및 열(COL[1])에 대응하는 메모리 셀의 일부분이다. 6T 파트(112C)는 PP 영역(PP2) 및 NP 영역(NP3)과 오버랩되고, 6T 파트(112D)는 NP 영역(NP2) 및 PP 영역(PP2)과 오버랩된다. 네 개의 메모리 셀들의 판독 포트들(114A, 114B, 114C, 114D)이 레이아웃에서 동일한 NP 영역(NP2)에 형성된다.
도 5a 내지 도 5c에서 도시된 바와 같이, 8T2P SRAM 셀들의 트랜지스터들을 적절하게 배치하고 메모리 셀의 판독 포트와 기입 포트를 분리시킴으로써, 라우팅 트랙 할당을 위한 표준 셀 규칙들이 충족될 수 있다. 따라서, 표준 셀 기반 설계를 사용하여 SRAM 셀들을 구현할 수 있다. 일부 실시예들에서, 어레이 크기가 작을 때 표준 셀 기반 설계를 사용함으로써 SRAM 셀들을 위한 더 작은 회로 구역이 달성될 수 있다.
도 5d는 일부 실시예들에 따른 SRAM 셀 내의 예시적인 트랜지스터(예를 들어, 트랜지스터(N2))의 사시도를 도시한다. 트랜지스터(N2)는 반도체 기판(520) 위에서 서로 평행하게 내뻗어 있는 OD 영역(211) 내에서의 반도체 핀들(511a, 511b)의 쌍을 포함한다. 핀들(511a, 511b)은 실리콘 이산화물 또는 로우 k 유전체층(예를 들어, 매립 산화물(buried oxide; BOX)층)과 같은, 격리 영역(522) 내의 개구들을 통해 반도체 기판(520)으로부터 상방으로 연장된다. 도전성 게이트 전극(예를 들어, 221)은 반도체 핀들(511a, 511b) 모두에 걸쳐 있고, SiO2 또는 하이 k 유전체와 같은 게이트 유전체(524)는 반도체 핀들(511a, 511b)으로부터 게이트 전극을 분리시킨다. 콘택트(526)는 게이트 전극(예를 들어, 221)을 제1 금속층(M0) 내의 금속 라인 피처(322)에 커플링시킨다. 로컬 상호연결 라인(예를 들어, 상호연결 영역들(251))은 게이트 전극의 일 측 상의 핀들(511a, 511b) 내의 소스/드레인 영역들의 제1 세트를 서로 단락시키며; 제2 상호연결 라인(도 5d에서 도시되지 않음)은 게이트 전극의 타 측 상의 핀들(511a, 511b) 내의 소스/드레인 영역들의 제2 세트를 서로 단락시켜서, 핀들(511a, 511b)이 두 개의 finFET들이 아닌 단일 finFET로서 기능하도록 한다. 콘택트(528)는 제1 금속층(M0) 내의 금속 라인 피처(324)를 로컬 상호연결층(예를 들어, 상호연결 영역들(251))에 연결한다. 일부 실시예들에서, 하나 이상의 비아(도 4 참조; 도 5d에서는 도시되지 않음)는 제1 금속층(M0) 내의 금속 라인 피처들(322, 324)을 제2 금속층(M1) 내의 대응하는 금속 라인 피처들(424, 412)에 연결한다.
도 6은 일부 다른 실시예들에 따른 메모리 회로(600)의 일부분의 회로도이다. 도 1d에서의 메모리 회로(100)와 비교하여, 메모리 회로(600) 내의 기입 포트들의 액세스 트랜지스터들은 도 1d에서의 메모리 회로(100)에서 이전에 예시되었던 NMOS 트랜지스터들(예를 들어, 트랜지스터들(N2, N3, N12, N13))보다는 PMOS 트랜지스터들(예를 들어, 트랜지스터들(P2, P3, P12, P13))이다. 특히, 도 1d와 마찬가지로, 메모리 회로(600)는 또한 열들 및 하나 이상의 쌍의 인접한 행들로 배열된 메모리 셀들을 포함한다. 도 6에서 도시된 실시예들에서, 대표적인 메모리 셀로서 예시된 메모리 셀(610A)은 6T 파트(612A) 및 판독 포트(614A)를 포함한다. 6T 파트(612A)는 저장 유닛을 형성하는 두 개의 P형 트랜지스터들(P0, P1)과 두 개의 N형 트랜지스터들(N0, N1), 그리고 기입 포트의 파트로서 두 개의 다른 N형 트랜지스터들(P2, P3)을 포함한다. 판독 포트(614A)는 두 개의 다른 N형 트랜지스터들(N4, N5)을 포함한다. 마찬가지로, 다른 대표적인 메모리 셀로서 예시된 메모리 셀(610B)은 6T 파트(612B) 및 판독 포트(614B)를 포함한다. 6T 파트(612B)는 저장 유닛을 형성하는 두 개의 P형 트랜지스터들(P10, P11)과 두 개의 N형 트랜지스터들(N10, N11), 그리고 기입 포트의 파트로서 두 개의 다른 N형 트랜지스터들(P12, P13)을 포함한다. 메모리 셀(610B)의 판독 포트(614B)는 두 개의 다른 N형 트랜지스터들(N14, N15)을 포함한다.
도 1d에서의 메모리 회로(100)와 비교할 때, N형 트랜지스터들(N2, N3)은 P형 트랜지스터들(P2, P3)로 대체된다. 또한, N형 트랜지스터들(N12, N13)이 또한 P형 트랜지스터들(P12, P13)로 대체된다. 달리 말하면, 기입 포트들의 액세스 트랜지스터들은 도 1d에서 이전에 예시되었던 NMOS 트랜지스터들(예를 들어, 트랜지스터들(N2, N3, N12, N13))이 아니라 PMOS 트랜지스터들이다.
도 7은 레이아웃의 하부층들(예를 들어, 산화물 정의 영역, 게이트층, 및 상호연결층)을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(700)이다. 도 7에서의 메모리 셀들은 도 6에서의 메모리 셀들(610A, 610B)에 기초한 것이며, 도 6의 메모리 회로(600) 내의 다른 메모리 셀들의 레이아웃 설계를 예시하는 데 사용가능하다. 도 2 내지 도 5d에서 도시된 것들과 동일하거나 또는 유사한, 도 7에서의 컴포넌트들에는 동일한 참조 라벨들이 주어지며, 이에 대한 상세한 설명은 생략한다.
도 6에서의 메모리 셀(610A)을 위한 NMOS 트랜지스터들(N0, N1)에 대응하는 트랜지스터들은 OD 영역(211)을 포함하는 제1 N형 주입 영역(예를 들어, 구역(NP1))에서 정의된다. 도 6에서의 메모리 셀(610B)을 위한 NMOS 트랜지스터들(N10, N11)에 대응하는 트랜지스터들은 OD 영역들(217, 219)을 포함하는 제2 N형 주입 영역(예를 들어, 구역(NP2))에서 정의된다. 또한, 도 6에서의 양자의 메모리 셀들(610A, 610B)을 위한 판독 포트들 내의 NMOS 트랜지스터들(N4, N5, N14, N15)에 대응하는 트랜지스터들은 또한 OD 영역들(217, 219)을 포함하는 제2 N형 주입 영역(예를 들어, 구역(NP2))에서 정의된다. 메모리 셀들(610A, 610B)을 위한 NMOS 트랜지스터들(N0, N1, N10, N11, N4, N5, N14, N15)의 구성들은 도 1d에서의 메모리 셀들(110A, 110B)에 대한 것과 유사하며, 이에 따라 이에 대한 상세한 설명은 생략한다.
도 6에서의 양자의 메모리 셀들(610A, 610B)을 위한 PMOS 트랜지스터들(P0, P1, P2, P3, P10, P11, P12, P13)에 대응하는 트랜지스터들은 OD 영역들(213, 215)을 포함하는 P형 주입 영역(예를 들어, 구역(PP1))에서 정의된다. 메모리 셀들(610A, 610B)을 위한 PMOS 트랜지스터들(P0, P1, P10, P11)의 구성들은 도 1d에서의 메모리 셀들(110A, 110B)에 대한 것과 유사하며, 이에 따라 이에 대한 상세한 설명은 생략한다.
레이아웃도(700)는 폴리실리콘 영역들(721~727), 및 상호연결 구조물들(731, 733)을 더 포함한다. 상호연결 구조물(731), 폴리실리콘 영역(721), OD 영역(213), 및 상호연결 구조물(253)은 PMOS 트랜지스터(P2)(도 6에서 도시됨)를 정의한다. 폴리실리콘 영역(721)은 PMOS 트랜지스터(P2)의 게이트에 대응하고, 상호연결 구조물(731)은 기입 비트 라인(WBL)과 연결될 노드에 대응하며 PMOS 트랜지스터(P2)와 PMOS 트랜지스터(P12)를 연결한다. 상호연결 구조물(253)은 PMOS 트랜지스터(P0)와 PMOS 트랜지스터(P2)를 연결한다.
상호연결 구조물(257), 폴리실리콘 영역(723), OD 영역(213), 및 상호연결 구조물(733)은 PMOS 트랜지스터(P3)(도 6에서 도시됨)를 정의한다. 폴리실리콘 영역(723)은 PMOS 트랜지스터(P3)의 게이트에 대응하고, 상호연결 구조물(733)은 기입 비트 라인(WBLB)과 연결될 노드에 대응하며 PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P13)를 연결한다. 상호연결 구조물(257)은 PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P3)를 연결한다.
상호연결 구조물(731), 폴리실리콘 영역(725), OD 영역(215), 및 상호연결 구조물(263)은 PMOS 트랜지스터(P12)(도 6에서 도시됨)를 정의한다. 폴리실리콘 영역(725)은 PMOS 트랜지스터(P12)의 게이트에 대응한다. 상호연결 구조물(263)은 PMOS 트랜지스터(P10)와 PMOS 트랜지스터(P12)를 연결한다.
상호연결 구조물(267), 폴리실리콘 영역(727), OD 영역(215), 및 상호연결 구조물(733)은 PMOS 트랜지스터(P13)(도 6에서 도시됨)를 정의한다. 폴리실리콘 영역(727)은 PMOS 트랜지스터(P13)의 게이트에 대응한다. 상호연결 구조물(267)은 PMOS 트랜지스터(P11)와 PMOS 트랜지스터(P13)를 연결한다.
도 8은 레이아웃의 하부층들과 중간층들(예를 들어, 콘택트들과 제1 금속층(M0))을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(800)이다. 도 8에서의 메모리 셀들은 도 6에서의 메모리 셀들(610A, 610B)에 기초한 것이고, 도 7의 레이아웃도(700)에서 예시된 하부층들에 기초한 것이다. 도 2 내지 도 5d에서 도시된 것들과 동일하거나 또는 유사한, 도 8에서의 컴포넌트들에는 동일한 참조 라벨들이 주어지며, 이에 대한 상세한 설명은 생략한다.
도 8에서 도시된 바와 같이, 제1 금속층(M0)은 전력 레일들(312, 314, 316), 및 금속 라인 피처들(322~354)을 포함할 수 있다. 메모리 셀들(610A, 610B)을 위한 전력 공급 노드들(VSS, VDD)에 대응하는 전력 레일들(312, 314, 316) 및 그 콘택트들의 구성들은 도 3의 레이아웃도(300)에서 예시된 것들과 유사하며, 이에 따라 이에 대한 상세한 설명은 생략한다. 메모리 셀들(610A, 610B)을 위한 판독 포트들에 대응하는 금속 라인 피처들(346~354) 및 그 콘택트들의 구성들은 도 3의 레이아웃도(300)에서 예시된 것들과 유사하며, 이에 따라 이에 대한 상세한 설명은 생략한다.
도 3의 레이아웃도(300)와 비교하여, 도 8의 실시예들에서, 판독 포트의 액세스 트랜지스터들(예를 들어, 트랜지스터들(P2, P3, P12, P13))로서 PMOS 트랜지스터들을 사용하는 메모리 셀들(610A, 610B)을 달성하도록 제1 금속층(M0) 내의 금속 라인 피처들(812~828)의 배열들이 수정된다.
금속 라인 피처(812)는 데이터 노드(MT)에 대응한다. 콘택트들은 트랜지스터(P1)의 게이트 영역과 상호연결 구조물(253)(트랜지스터(P0)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(812)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(814)는 데이터 노드(MB)에 대응한다. 콘택트들은 트랜지스터(P0)의 게이트 영역과 상호연결 구조물(257)(트랜지스터(P1)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(814)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(816)는 기입 비트 라인(WBLB)과 연결될 노드에 대응한다. 콘택트는 상호연결 구조물들(733)(트랜지스터들(P3, P13)의 소스/드레인 영역들에 대응함)을 금속 라인 피처(816)에 커플링시키기 위해 금속 라인 피처(816)로부터 하방으로 연장된다.
금속 라인 피처(818)는 메모리 셀(110A)을 위한 기입 워드 라인(WWL[0])과 연결될 노드에 대응한다. 콘택트들은 트랜지스터들(P2, P3)의 게이트 영역들을 함께 커플링시키기 위해 금속 라인 피처(818)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(822)는 메모리 셀(110B)을 위한 기입 워드 라인(WWL[1])과 연결될 노드에 대응한다. 콘택트들은 트랜지스터들(P12, P13)의 게이트 영역들을 함께 커플링시키기 위해 금속 라인 피처(822)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(824)는 기입 비트 라인(WBL)과 연결될 노드에 대응한다. 콘택트는 상호연결 구조물들(731)(트랜지스터들(P2, P12)의 소스/드레인 영역들에 대응함)을 금속 라인 피처(824)에 커플링시키기 위해 금속 라인 피처(824)로부터 하방으로 연장된다.
금속 라인 피처(826)는 데이터 노드(MB2)에 대응한다. 콘택트들은 트랜지스터(P10)의 게이트 영역과 상호연결 구조물(267)(트랜지스터(P11)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(826)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(828)는 데이터 노드(MT2)에 대응한다. 콘택트들은 트랜지스터(P11)의 게이트 영역과 상호연결 구조물(263)(트랜지스터(P10)의 대응하는 소스/드레인 영역에 대응함)을 함께 커플링시키기 위해 금속 라인 피처(828)로부터 하방으로 개별적으로 연장된다.
도 9는 레이아웃의 중간층들과 상부층들(예를 들어, 제2 금속층(M1), 및 금속층들(M0, M1) 사이의 비아층(VIA0))을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(900)이다. 도 9에서의 메모리 셀들은 도 6에서의 메모리 셀들(610A, 610B)에 기초한 것이고, 도 7과 도 8의 레이아웃도들(700, 800)에서 예시된 층들에 기초한 것이다. 도 2 내지 도 5d에서 도시된 것들과 동일하거나 또는 유사한, 도 9에서의 컴포넌트들에는 동일한 참조 라벨들이 주어지며, 이에 대한 상세한 설명은 생략한다.
도 9에서 도시된 바와 같이, 제2 금속층(M1)은 제1 금속층(M0) 내의 금속 라인 피처들에 수직인 금속 라인 피처들(912~926)을 포함할 수 있다.
금속 라인 피처(912)는 판독 비트 라인(WBL)에 대응한다. 대응하는 비아 구조물을 통해, 제1 금속층(M0) 내의 금속 라인 피처(824)는 금속 라인 피처(912)에 연결된다.
금속 라인 피처(914)는 기입 워드 라인(WWL[1])에 대응한다. 대응하는 비아 구조물을 통해, 제1 금속층(M0) 내의 금속 라인 피처(822)는 금속 라인 피처(914)에 연결된다.
금속 라인 피처(916)는 판독 워드 라인(RWL[1])에 대응한다. 금속 라인 피처(916)의 구성은 도 4에서의 금속 라인 피처(416)와 유사하며, 이에 따라 이에 대한 상세한 설명은 생략한다.
금속 라인 피처(918)는 데이터 노드(MB)에 대응한다. 대응하는 비아 구조물들을 통해, 제1 금속층(M0) 내의 금속 라인 피처들(814, 346)은 금속 라인 피처(918)에 연결된다.
금속 라인 피처(922)는 판독 워드 라인(RWL[0])에 대응한다. 금속 라인 피처(922)의 구성은 도 4에서의 금속 라인 피처(422)와 유사하며, 이에 따라 이에 대한 상세한 설명은 생략한다.
금속 라인 피처(924)는 기입 워드 라인(WWL[0])에 대응한다. 대응하는 비아 구조물을 통해, 제1 금속층(M0) 내의 금속 라인 피처(818)는 금속 라인 피처(924)에 연결된다.
금속 라인 피처(926)는 기입 비트 라인(WBLB)에 대응한다. 대응하는 비아 구조물들을 통해, 제1 금속층(M0) 내의 금속 라인 피처(816)는 금속 라인 피처(926)에 연결된다.
도 10a는 도 7 내지 도 9에서 예시된 레이아웃에 따른 도 6의 메모리 셀(610A)의 판독 포트(614A) 내의 트랜지스터들(N4, N5) 및 6T 파트(612A) 내의 트랜지스터들(N0, N1, P0~P3)의 배열들을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(1000a)이다. 도 10a에서 도시된 바와 같이, 6T 파트(612A)에서 기입 포트를 형성하는 트랜지스터들(P2, P3)이 PP 영역(PP1))에서 형성된다. 판독 포트(614A)는 NP 영역(NP2)에 배열된다. 판독 포트(614A) 내의 트랜지스터들(P2, P3) 및 트랜지스터들(N4, N5)은 이격되어 있다. 또한, 6T 파트(612A)는 도핑 영역들(NP1, PP1)과 오버랩된다. 도 5a에서의 6T 파트(112A)와 마찬가지로, 6T 파트(612A)에서는, n형 트랜지스터들(N0, N1)이 NP 영역(NP1)에서 형성되고, p형 트랜지스터들(P0, P1)이 PP 영역(PP1)에서 형성된다.
도 10b는 도 7 내지 도 9에서 예시된 레이아웃에 따른 도 6의 메모리 셀들(610A, 610B) 내의 트랜지스터들의 배열들을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(1000b)이다. 도 10b에서 도시된 바와 같이, 판독 포트(614A)는 메모리 셀(610A)의 인접한 행 및 동일한 열 내에 있는 메모리 셀인, 메모리 셀(610B)의 6T 파트(612B)(기입 포트를 포함함)에 의해 기입 포트와 6T 파트(612A)로부터 분리된다.
6T 파트(612B)는 도핑 영역들(NP2, PP1)과 오버랩된다. 6T 파트(612B)에서는, n형 트랜지스터들(N10, N11)이 NP 영역(NP2)에서 형성되고, p형 트랜지스터들(P10, P11)이 PP 영역(PP1)에서 형성된다. 도 10b에서 도시된 바와 같이, 6T 파트(612B)에서 기입 포트를 형성하는 트랜지스터들(P12, P13)이 PP 영역(PP1)에서 형성된다. 판독 포트(614B) 내의 트랜지스터들(N14, N15)은 NP 영역(NP2)에서 형성된다. 도 5b의 실시예들과 마찬가지로, 레이아웃도(1000b)에서, 메모리 셀(610A)과 연관된 제1 판독 포트(예를 들어, 판독 포트(614A))는 제1 기입 포트(예컨대, 트랜지스터들(P2, P3))(이는 6T 파트(612A) 내에 있음)로부터, 메모리 셀(610B)의 제2 기입 포트(예컨대, 트랜지스터들(P12, P13))(이는 6T 파트(612B) 내에 있음)에 의해 분리된다.
도 11은 일부 다른 실시예들에 따른 메모리 회로(1100)의 일부분의 회로도이다. 도 1d와 마찬가지로, 메모리 회로(1100)는 또한 열들 및 하나 이상의 쌍의 인접한 행들로 배열된 메모리 셀들을 포함한다. 예를 들어, 메모리 회로(1100)는 열(COL)에 속하는 메모리 셀들(1110A, 1110B)을 포함한다. 또한, 메모리 셀(1110A)은 제1 행(ROW[0])에 속하고, 메모리 셀(1110B)은 제2 행(ROW[1])에 속한다.
도 1d에서 예시된 2P-8T SRAM 셀들(예를 들어, 메모리 셀들(110A, 110B))과 비교하여, 메모리 셀들(1110A, 1110B)은 3 포트 10 트랜지스터(3P-10T) SRAM 셀들이다. 3 포트 메모리 셀은 기입 포트, 및 두 개의 판독 포트들(예컨대, 1114A와 1116A, 1114B와 1116B)을 갖는 6T 파트(예컨대, 1112A, 1112B)를 포함하며, 3 포트 동작 또는 2 포트 동작에서 사용될 수 있다. 3 포트 동작에서, 메모리 셀(1110A)을 위한 두 개의 판독 포트들(1114A, 1116A)은 독립적이다. 예를 들어, 도 11에서 도시된 바와 같이, 메모리 셀(1110A)의 제1 판독 포트(1114A)는 제1 판독 워드 라인(RWL[0])에 커플링되고, 메모리 셀(1110A)의 제2 판독 포트(1116A)는 제2 판독 워드 라인(RWL2[0])에 커플링된다. 판독 포트들(1114A, 1116A)의 판독 포트 동작들은 셀의 값을 유지하면서 단일 종단 판독들을 포함할 수 있다. 2 포트 동작에서, 판독 포트들(1114A, 1116A)은 예를 들어, 단일 판독 워드 라인(미도시됨)에 의해 연결된다. 2 포트 판독 포트 동작은 전압 차동 감지 증폭기 방식을 포함할 수 있다.
도 11에서 도시된 실시예들에서, 대표적인 메모리 셀로서 예시된 메모리 셀(1110A)은, 저장 유닛을 형성하는 두 개의 P형 트랜지스터들(P0, P1)과 두 개의 N형 트랜지스터들(N0, N1), 메모리 셀(1110A)의 기입 포트의 일부로서의 두 개의 다른 N형 트랜지스터들(N2, N3), 메모리 셀(1110A)의 제1 판독 포트의 일부로서의 두 개의 다른 N형 트랜지스터들(N4, N5), 메모리 셀(1110A)의 제2 판독 포트의 일부로서의 두 개의 다른 N형 트랜지스터들(N6, N7)을 포함한다. 마찬가지로, 다른 대표적인 메모리 셀로서 예시된 메모리 셀(1110B)은, 저장 유닛을 형성하는 두 개의 P형 트랜지스터들(P10, P11)과 두 개의 N형 트랜지스터들(N10, N11), 메모리 셀(1110B)의 기입 포트의 일부로서의 두 개의 다른 N형 트랜지스터들(N12, N13), 메모리 셀(1110B)의 제1 판독 포트의 일부로서의 두 개의 다른 N형 트랜지스터들(N14, N15), 메모리 셀(1110B)의 제2 판독 포트의 일부로서의 두 개의 다른 N형 트랜지스터들(N16, N17)을 포함한다.
도 1d에서의 메모리 회로(100)와 비교하여, 메모리 셀들(1110A, 1110B) 각각은 두 개의 N형 트랜지스터들(예를 들어, 메모리 셀(1110A)을 위한 판독 포트(116A)를 형성하는 트랜지스터들(N6, N7), 메모리 셀(1110B)을 위한 판독 포트(116B)를 형성하는 트랜지스터들(N16, N17))을 포함하는 제2 판독 포트를 더 포함한다.
예를 들어, 트랜지스터(N6)는 전력 공급 노드(VSS)에 커플링된 소스, 데이터 노드(MT)에 커플링된 게이트, 및 트랜지스터(N7)에 커플링된 드레인을 갖는다. 트랜지스터(N6)는, 트랜지스터(N6)의 게이트가 논리적 로우 값에 대응하는 전압 레벨을 가질 때 턴 오프되고, 트랜지스터(N6)의 게이트가 논리적 하이 값에 대응하는 전압 레벨을 가질 때 턴 온되도록 구성된다. 트랜지스터(N6)는 또한 데이터 노드(MT)에서의 전압 레벨에 응답하여 중간 노드(IN2)를 전력 공급 노드(VSS)에 선택적으로 커플링시키도록 구성된 풀링 소자로서 기능한다.
트랜지스터(N7)는 액세스 노드(AN4)에서 판독 비트 라인(RBL2)과 커플링되고 트랜지스터(N6)의 드레인과 커플링된다. 판독 워드 라인(RWL2[0])은 트랜지스터(N7)의 게이트와 커플링된다. 트랜지스터(N7)는 판독 워드 라인(RWL2[0])에 의해 제어되는 판독 패스 게이트로서 기능한다.
메모리 셀(1110B)은 메모리 셀(1110A)의 구성과 유사한 구성을 갖는다. 예를 들어, 트랜지스터(N16)는 전력 공급 노드(VSS)에 커플링된 소스, 데이터 노드(MT2)에 커플링된 게이트, 및 트랜지스터(N17)에 커플링된 드레인을 갖는다. 트랜지스터(N16)는, 트랜지스터(N16)의 게이트가 논리적 로우 값에 대응하는 전압 레벨을 가질 때 턴 오프되고, 트랜지스터(N16)의 게이트가 논리적 하이 값에 대응하는 전압 레벨을 가질 때 턴 온되도록 구성된다. 트랜지스터(N16)는 또한 데이터 노드(MT2)에서의 전압 레벨에 응답하여 중간 노드를 전력 공급 노드(VSS)에 선택적으로 커플링시키도록 구성된 풀링 소자로서 기능한다.
트랜지스터(N17)는 대응하는 액세스 노드에서 판독 비트 라인(RBL2)과 커플링되고 트랜지스터(N16)의 드레인과 커플링된다. 판독 워드 라인(RWL2[0])은 트랜지스터(N17)의 게이트와 커플링된다. 트랜지스터(N17)는 판독 워드 라인(RWL2[1])에 의해 제어되는 판독 패스 게이트로서 기능한다.
도 11에서의 메모리 셀들(1110A, 1110B)의 경우, 각각의 판독 포트(114A, 114B, 및 116A, 116B)는 개별 제어 라인(RWL[0], RWL[1], RWL2[0], RWL2[1])을 갖는다. 판독 동작들은 독립적으로 또는 동시에 수행될 수 있다. 두 개의 판독 포트들의 사용은 추가적인 유연성을 제공하고 두 개의 출력들이 셀로부터 동시에 판독되게 해준다.
도 12는 레이아웃의 하부층들(예를 들어, 산화물 정의 영역, 게이트층, 및 상호연결층)을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(1200)이다. 도 12에서의 메모리 셀들은 도 11에서의 메모리 셀들(1110A, 1110B)에 기초한 것이며, 도 11의 메모리 회로(1100) 내의 다른 메모리 셀들의 레이아웃 설계를 예시하는 데 사용가능하다. 도 2 내지 도 5d에서 도시된 것들과 동일하거나 또는 유사한, 도 12에서의 컴포넌트들에는 동일한 참조 라벨들이 주어지며, 이에 대한 상세한 설명은 생략한다.
도 2에서의 레이아웃도(200)와 비교하여, 레이아웃도(1200)는 P웰 영역(204)에 매립된 N형 주입 영역들을 나타내는 산화물 정의(OD) 영역(1211), 폴리실리콘 영역들(1221, 1223, 1227), 상호연결 영역들(1231, 1233, 1237, 1239)을 더 포함한다. 일부 실시예들에서, 상호연결 영역들(251~279 및 1231~1239)은 공통 층의 도전성 구조물들에 대응한다. 당업자는 여기서 설명된 레이아웃 패턴들 중 하나 이상이 마스크들의 세트를 준비하는 데 사용가능하고, 이는 결국 집적 회로에서 메모리 셀을 제조하는 데 사용가능함을 이해할 것이다.
도 12에서 도시된 바와 같이, 제1 N형 주입 영역(예를 들어, 구역(NP1))에서 정의된 NMOS 트랜지스터들(N0, N1, N2, N3)은 도 2에서의 것과 유사하며, 따라서 이에 대한 상세한 설명은 생략한다.
또한, 도 11에서의 양자의 메모리 셀들(1110A, 1110B)을 위한 제2 판독 포트들(RP2a, RP2b) 내의 NMOS 트랜지스터들(N6, N7, N16, N17)에 대응하는 트랜지스터들은 또한 제1 N형 주입 영역(예를 들어, 구역(NP1))에서 정의된다.
상호연결 구조물(255), 폴리실리콘 영역(225), OD 영역(1211), 및 상호연결 구조물(1237)은 NMOS 트랜지스터(N6)(도 11에서 도시됨)를 정의한다. 폴리실리콘 영역(225)은 또한 NMOS 트랜지스터(N6)의 게이트에 대응하고 트랜지스터들(N1, N6, P1)의 게이트들을 연결한다.
상호연결 구조물(1237), 폴리실리콘 영역(1227), OD 영역(1211), 및 상호연결 구조물(1239)은 NMOS 트랜지스터(N7)(도 11에서 도시됨)를 정의한다. 폴리실리콘 영역(1227)은 NMOS 트랜지스터(N7)의 게이트에 대응하고, 상호연결 구조물(1239)은 기입 비트 라인(RBL2)과 연결될 노드에 대응한다. NMOS 트랜지스터들(N6, N7)은 상호연결 구조물(1237)에 의해 연결된다.
상호연결 구조물(1233), 폴리실리콘 영역(1223), OD 영역(1211), 및 상호연결 구조물(255)은 NMOS 트랜지스터(N16)(도 11에서 도시됨)를 정의한다. 폴리실리콘 영역(1223)은 NMOS 트랜지스터(N16)의 게이트에 대응한다.
상호연결 구조물(1231), 폴리실리콘 영역(1221), OD 영역(1211), 및 상호연결 구조물(1233)은 NMOS 트랜지스터(N17)(도 11에서 도시됨)를 정의한다. 폴리실리콘 영역(1221)은 NMOS 트랜지스터(N17)의 게이트에 대응한다. 상호연결 구조물(1231)은 판독 비트 라인(RBL2)과 연결될 노드에 대응한다. NMOS 트랜지스터들(N16, N17)은 상호연결 구조물(1233)에 의해 연결된다.
P형 주입 영역(예를 들어, 구역(PP1))에서 정의된 PMOS 트랜지스터들(P0, P1, P10, P11)은 도 2에서의 것과 유사하며, 따라서 이에 대한 상세한 설명은 생략한다. 제2 N형 주입 영역(예를 들어, 구역(NP2))에서 정의된 (메모리 셀들(1110A, 1110B)을 위한 제1 판독 포트들 내의) NMOS 트랜지스터들(N10, N11, N12, N13) 및 NMOS 트랜지스터들(N4, N5, N14, N15)은 도 2에서의 것과 유사하며, 따라서 이에 대한 상세한 설명은 생략한다.
도 13은 레이아웃의 하부층들과 중간층들(예를 들어, 콘택트들과 제1 금속층(M0))을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(1300)이다. 도 13에서의 메모리 셀들은 도 11에서의 메모리 셀들(1110A, 1110B)에 기초한 것이고, 도 12의 레이아웃도(1200)에서 예시된 하부층들에 기초한 것이다.
도 13에서 도시된 바와 같이, 전력 레일들(312, 314, 316), 및 금속 라인 피처들(322~354)은 도 3에서의 것과 유사하며, 따라서 이에 대한 상세한 설명은 생략한다.
또한, 제1 금속층(M0)은 금속 라인 피처들(1312, 1314, 1316, 1318)을 더 포함한다. 금속 라인 피처들(1312, 1314)은 메모리 셀들(110B, 110A)을 위한 판독 워드 라인들(RWL2[1], RWL2[0])과 각각 연결될 노드들에 개별적으로 대응한다. 콘택트들은 트랜지스터들(N17, N7)의 게이트 영역들을 금속 라인 피처들(1312, 1314)에 각각 커플링시키기 위해 금속 라인 피처들(1312, 1314)로부터 하방으로 연장된다.
금속 라인 피처(1316)는 판독 비트 라인(RBL2)에 대응한다. 콘택트들은 트랜지스터들(N7, N17)의 대응하는 소스/드레인 영역들을 함께 커플링시키기 위해 금속 라인 피처(1316)로부터 하방으로 개별적으로 연장된다.
금속 라인 피처(1318)는 데이터 노드(MT2)와 연결될 노드에 대응한다. 콘택트는 트랜지스터(N16)의 게이트 영역을 금속 라인 피처(1318)에 커플링시키기 위해 금속 라인 피처(1318)로부터 하방으로 연장된다.
도 14는 레이아웃의 중간층들과 상부층들(예를 들어, 제2 금속층(M1), 및 금속층들(M0, M1) 사이의 비아층(VIA0))을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(1400)이다. 도 14에서의 메모리 셀들은 도 11에서의 메모리 셀들(1110A, 1110B)에 기초한 것이고, 도 12과 도 13의 레이아웃도들(1200, 1300)에서 예시된 층들에 기초한 것이다.
도 14에서 도시된 바와 같이, 제2 금속층(M1) 내의 금속 라인 피처들( 412, 414, 418, 424, 426)은 도 4에서의 것과 유사하며, 따라서 이에 대한 상세한 설명은 생략한다. 제2 금속층(M1)은 제1 금속층(M0) 내의 금속 라인 피처들에 수직인 금속 라인 피처들(1412, 1414, 1416, 1418, 1422)을 더 포함한다.
판독 워드 라인(RWL2[1])에 대응하는 금속 라인 피처(1412)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(1312)에 연결된다.
데이터 노드(MT2)에 대응하는 금속 라인 피처(1414)는 대응하는 비아 구조물들을 통해 제1 금속층(M0) 내의 금속 라인 피처들(1318, 334)에 연결된다.
판독 워드 라인(RWL[1])에 대응하는 금속 라인 피처(1416)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(352)에 연결된다.
판독 워드 라인(RWL2[0])에 대응하는 금속 라인 피처(1418)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(1314)에 연결된다.
판독 워드 라인(RWL[0])에 대응하는 금속 라인 피처(1422)는 대응하는 비아 구조물을 통해 제1 금속층(M0) 내의 금속 라인 피처(354)에 연결된다.
도 15는 도 12 내지 도 14에서 예시된 레이아웃에 따른 도 11의 메모리 셀들(1110A, 1110B) 내의 트랜지스터들의 배열들을 예시하는, 일부 실시예들에 따른 메모리 회로의 일부분의 레이아웃도(1500)이다.
도 15에서 도시된 바와 같이, 메모리 셀들(1110A, 1110B)의 6T 파트들(1112A, 1112B) 및 판독 포트들(1114A, 1114B)은 도 5b에서의 6T 파트들(112A, 112B) 및 판독 포트들(114A, 114B)와 유사하며, 따라서 이에 대한 상세한 설명은 생략한다. 도 5b의 레이아웃도(500b)와 비교하여, 레이아웃도(1500)는 메모리 셀들(1110A, 1110B)의 제2 판독 포트들(1116A, 1116B)을 더 포함한다.
도 15에서 도시된 바와 같이, NP 영역(NP1)에서는 판독 포트(1116A) 내의 트랜지스터들(N6, N7) 및 판독 포트(1116B) 내의 트랜지스터들(N16, N17)이 형성된다. 달리 말하면, 판독 포트(1116A)를 형성하는 n형 트랜지스터들(N6, N7)과 6T 파트(1112A) 내의 n형 트랜지스터들(N0, N1, N2, N3)이 동일한 도핑 영역(NP1)에서 형성된다. 판독 포트(1116B)를 형성하는 N형 트랜지스터들(N16, N17)은 메모리 셀(1110B)의 인접한 행 및 동일한 열 내에 있는 메모리 셀인, 메모리 셀(1110A)의 6T 파트(1112A)(기입 포트를 포함함)에 의해 6T 파트(1112B)로부터 분리된다.
도 16은 일부 실시예들에 따른 메모리 회로(1600)의 일부분의 회로도이다. 도 16에서 도시된 바와 같이, 트랜지스터들(N0~N5, N10~N15, P0, P1, P10, P11)은 또한 16T 터너리 콘텐츠 어드레싱가능 메모리(Ternary Content Addressable Memory; TCAM) 메모리 셀을 달성하는데 사용될 수 있다. 메모리 회로(1600)에서, 트랜지스터들(N4, N14)은 데이터 게이트 트랜지스터로서 기능하고, 트랜지스터들(N5, N15)은 검색 게이트 트랜지스터로서 기능한다. 도 16에서 도시된 바와 같이, 트랜지스터들(N4, N14)의 게이트들은 각각 데이터 노드들(MB, MB2)에 연결된다. 일부 실시예들에서, 트랜지스터들(N5, N15)는 매치 라인(ML)에 함께 연결된다. 트랜지스터(N5)의 게이트는 검색 라인(SL)에 연결되고, 트랜지스터(N15)의 게이트는 상보적 검색 라인(SLB)에 연결된다.
위에서 도시된 바와 같이, 8T2P 메모리 셀들에 대한 도 1d 내지 도 5d에서 위에서 논의된 레이아웃 설계는 또한 금속층들 및 비아들 내에서의 연결들을 수정함으로써 TCAM 셀에 적용될 수 있다. 달리 말하면, TCAM 메모리 셀의 제1 SRAM 셀 내의 트랜지스터들(N0, N1, N2, N3)은 제1 NP 영역에서 배열되는 반면에, TCAM 메모리 셀의 비교 회로를 형성하는 트랜지스터들(N4, N5, N14, N15)은 제1 NP 영역으로부터 분리된 제2 NP 영역에서 배열된다. 일부 실시예들에서, TCAM 메모리 셀의 제2 SRAM 셀 내의 트랜지스터들(N10, N11, N12, N13)은 또한 제2 NP 영역에서 배열된다. 트랜지스터들(P0, P1, P10, P11)은 제1 및 제2 NP 영역들 사이의 제1 PP 영역에서 배열된다.
도 17은 본 개시의 일부 실시예들에 따른 반도체 소자를 설계하기 위한 집적 회로 설계 시스템(1700)의 블록도이다. 일부 실시예들에서, 시스템(1700)은 하나 이상의 실시예에 따라 도 18의 방법(1800)을 구현하는 범용 컴퓨팅 디바이스이다. 제어 시스템(1700)은 하드웨어 프로세서(1702), 및 컴퓨터 프로그램 코드(1706), 즉 실행가능한 명령어들의 세트로 인코딩된, 즉 이를 저장한 비일시적인 컴퓨터 판독가능 저장 매체(1704)를 포함한다. 컴퓨터 판독가능 저장 매체(1704)는 또한 반도체 소자를 생산하기 위한 제조 머신들과 인터페이스하기 위한 명령어들(1707)로 인코딩된다. 프로세서(1702)는 버스(1708)를 통해 컴퓨터 판독가능 저장 매체(1704)에 전기적으로 커플링된다. 프로세서(1702)는 또한 버스(1708)에 의해 I/O 인터페이스(1710)에 전기적으로 커플링된다. 네트워크 인터페이스(1712)는 또한 버스(1708)를 통해 프로세서(1702)에 전기적으로 연결된다. 네트워크 인터페이스(1712)는 네트워크(1714)에 연결되어, 프로세서(1702) 및 컴퓨터 판독가능 저장 매체(1704)는 네트워크(1714)를 통해 외부 엘리먼트들에 연결가능하다. 프로세서(1702)는 시스템(1700)이 방법(1800)에서 설명된 동작들의 전부 또는 일부를 수행하는데 사용될 수 있게 하도록 하기 위해 컴퓨터 판독가능 저장 매체(1704)에 인코딩된 컴퓨터 프로그램 코드(1706)를 실행하도록 구성된다.
하나 이상의 실시예에서, 프로세서(1702)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산형 처리 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 소자)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(1704)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예에서, 저장 매체(1704)는 시스템(1700)이 방법(1800)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(1706)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1704)는 또한, 방법(1800)을 수항하는 데 필요한 정보뿐만이 아니라, OD 영역 레이아웃(1716), 폴리실리콘 구조물 레이아웃(1718), 제1 상호연결(IC) 영역 레이아웃(1720), 제2 IC 영역 레이아웃(1722), 레이아웃 편집기(1724), 제1 금속 구조물 레이아웃(1726), 제2 금속 구조물 레이아웃(1728), 제1 도전성 라인 레이아웃(1730), 제2 도전성 라인 레이아웃(1732)과 같은, 방법(1800)을 수행하는 동안에 생성되는 정보, 및/또는 방법(1800)의 동작을 수행하기 위한 실행가능 명령어들의 세트를 저장한다.
하나 이상의 실시예에서, 저장 매체(1704)는 외부 머신들과 인터페이스하기 위한 명령어들(1707)을 저장한다. 명령어들(1707))은 프로세서(1702)가 설계 공정 동안에 방법(1800)을 효과적으로 구현하도록 외부 머신들에 의해 판독가능한 명령어들을 생성하게 한다. 일부 실시예들에서, 설계 공정은 하나 이상의 회로 엘리먼트를 포함하는 반도체 소자에 관한 것이다.
제어 시스템(1700)은 I/O 인터페이스(1710)를 포함한다. I/O 인터페이스(1710)는 외부 회로부에 커플링된다. 하나 이상의 실시예에서, I/O 인터페이스(1710)는 정보 및 커맨드를 프로세서(1702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
제어 시스템(1700)은 또한 프로세서(1702)에 커플링된 네트워크 인터페이스(1712)를 포함한다. 네트워크 인터페이스(1712)는 시스템(1700)으로 하여금 네트워크(1714)와 통신할 수 있게 해주며, 이 네트워크(1314)에는 하나 이상의 다른 컴퓨터 시스템이 연결되어 있다. 네트워크 인터페이스(1712)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1394와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 방법(1800)은 둘 이상의 시스템들(1700)에서 구현되며, OD 영역 레이아웃(1716), 폴리실리콘 구조물 레이아웃(1718), 제1 상호연결(IC) 영역 레이아웃(1720), 제2 IC 영역 레이아웃(1722), 레이아웃 편집기(1724), 제1 금속 구조물 레이아웃(1726), 제2 금속 구조물 레이아웃(1728), 제1 도전성 라인 레이아웃(1730), 제2 도전성 라인 레이아웃(1732)과 같은 정보가 네트워크(1714)를 통해 상이한 시스템들(1700) 사이에서 교환된다.
제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 OD 영역 레이아웃을 생성하기 위해 버스(1708)를 통해 프로세서(1702)에 전송된다. 그런 후, 정보는 OD 영역 레이아웃(1716)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 폴리실리콘 구조물 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 폴리실리콘 구조물 레이아웃(1718)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 제1 IC 영역 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 제1 IC 영역 레이아웃(1720)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 제2 IC 영역 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 제2 IC 영역 레이아웃(1722)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 레이아웃 편집기와 관련된 정보를 수신하도록 구성된다. 정보는 레이아웃 편집기(1724)로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 제1 금속 구조물 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 제1 금속 구조물 레이아웃(1726)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 제2 금속 구조물 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 제2 금속 구조물 레이아웃(1728)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 제1 도전성 라인 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 제1 도전성 라인 레이아웃(1730)으로서 컴퓨터 판독가능 매체(1704)에 저장된다. 제어 시스템(1700)은 I/O 인터페이스(1710)를 통해 제2 도전성 라인 레이아웃과 관련된 정보를 수신하도록 구성된다. 정보는 제2 도전성 라인 레이아웃(1732)으로서 컴퓨터 판독가능 매체(1704)에 저장된다.
도 18은 본 개시의 일부 실시예들에 따른 레이아웃 설계를 생성하는 방법(1800)의 흐름도이다. 추가적인 동작들이 도 18에서 도시된 방법(1800) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 방법(1800)은 (도 17에서의 컴퓨터 시스템(1700)과 같은) 하드웨어 컴퓨터를 동작시킴으로써 수행된다.
동작(1810)에서, 도 2 내지 도 4, 도 7 내지 도 9, 및 도 12 내지 도 14에서 도시된 레이아웃 패턴들과 같은, 메모리 셀의 레이아웃 패턴들이 생성된다. 생성된 레이아웃 패턴들은 SRAM 메모리 셀 구조물들을 형성하기 위한 하나 이상의 레이아웃 패턴을 포함한다. 일부 실시예들에서, SRAM 메모리 셀 구조물들을 형성하기 위한 하나 이상의 레이아웃 패턴은 메모리 셀의 대응하는 활성 레이아웃 패턴 및 대응하는 격리 영역 중 적어도 하나(반드시 둘 다일 필요는 없음)와 오버랩된다.
예를 들어, 동작(1812)에서, 메모리 셀의 활성 구역을 형성하는 것과 연관된 활성 구역 레이아웃 패턴이 생성된다. 격리 영역들은 적어도 활성 구역 레이아웃 패턴의 외부에 위치한다. 동작(1814)에서, 메모리 셀의 폴리실리콘 구조물을 형성하는 것과 연관된 폴리실리콘 레이아웃 패턴이 생성된다. 폴리실리콘 레이아웃 패턴은 활성 구역 레이아웃 패턴과 오버랩되도록 구성된다. 동작(1816)에서, 메모리 셀의 제1 상호연결 구조물을 형성하는 것과 연관된 제1 상호연결 레이아웃 패턴이 생성된다. 일부 실시예들에서, 제1 상호연결 레이아웃 패턴은 활성 구역 레이아웃 패턴과 오버랩되도록 구성된다. 일부 실시예들에서, 메모리 셀의 제2 상호연결 구조물을 형성하는 것과 연관된 제2 상호연결 레이아웃 패턴이 생성된다. 제2 상호연결 레이아웃 패턴은 격리 영역과 오버랩되도록 구성된다. 동작(1820)에서, 메모리 셀의 제1 금속 구조물을 형성하는 것과 연관된 제1 금속 레이아웃 패턴이 생성된다. 제1 금속 레이아웃 패턴은 적어도 제1 폴리실리콘 구조물 및 제1 상호연결 구조물과 오버랩되도록 구성된다. 동작(1822)에서, 메모리 셀의 제2 금속 구조물을 형성하는 것과 연관된 제2 금속 레이아웃 패턴이 생성된다. 제2 금속 레이아웃 패턴은 적어도 제1 금속 구조물과 오버랩되도록 구성된다.
위에서 설명된 동작들에 의해, SRAM 메모리 셀 구조물들을 형성하기 위한 방법은 도 1d, 도 6, 도 11, 또는 도 16에서 예시된 메모리 셀들과 같이, 행들과 열들로 배열된 메모리 셀들을 포함하는 SRAM 또는 TCAM 메모리를 제공하기 위해 표준 셀 규칙들에 기초하여 수행될 수 있다.
도 1d 내지 도 5d의 실시예들과 일치하듯이, 일부 실시예들에서, 방법은 OD 영역(211) 내에 제1 메모리 셀(100A)을 위한 제1 기입 액세스 트랜지스터들(N2, N3)을 형성하는 단계, OD 영역(219) 내에 제1 메모리 셀(100A)을 위한 제1 판독 액세스 트랜지스터들(N4, N5)을 형성하는 단계, OD 영역들(211, 219) 사이의 OD 영역(217) 내에 제2 메모리 셀(100B)을 위한 제2 기입 트랜지스터들(N12, N13)을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 방법은 OD 영역(219) 내에 제2 메모리 셀(100B)을 위한 제2 판독 액세스 트랜지스터들(N14, N15)을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 트랜지스터들(N4, N5, N10~N15)은 OD 영역들(217, 219)과 오버랩하는 동일한 n+(NP) 영역(NP2)에서 형성되는 반면, 트랜지스터들(N0~N3)은 다른 n+(NP) 영역(NP1)에서 형성된다.
도 6 내지 도 10b의 실시예들와 일치하듯이, 일부 실시예들에서, 메모리 셀(600A)을 위한 제1 기입 액세스 트랜지스터들(P2, P3)이 OD 영역(213) 내에 형성된다. 메모리 셀(600B)을 위한 제2 기입 액세스 트랜지스터들(P12, P13)은 OD 영역(215) 내에 형성된다. PP 영역(PP1)은 OD 영역들(213, 215)과 오버랩된다.
도 11 내지 도 15의 실시예들과 일치하듯이, 일부 실시예들에서, 메모리 셀들(1110A, 1110B) 각각은 두 개의 판독 포트들을 포함하고, 방법은 OD 영역(1211) 내에 제1 메모리 셀(1110A)을 위한 제3 판독 액세스 트랜지스터들(N6, N7)을 형성하는 단계, 및 OD 영역(1211) 내에 제2 메모리 셀(1110B)을 위한 제4 판독 액세스 트랜지스터들(N16, N17)을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 트랜지스터들(N6, N7, N16, N17)은 OD 영역들(211, 1211)과 오버랩하는 NP 영역(NP1)에서 형성된다.
위 설명들은 예시적인 동작들을 포함하지만, 이러한 동작들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 본 개시의 사상과 범위를 벗어나지 않으면서, 동작들은 적절하게 추가되고, 교체되고, 재배열되고, 및/또는 제거될 수 있다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 장치에 있어서,
적어도 제1 메모리 셀과 제2 메모리 셀을 포함하는 복수의 메모리 셀들;
제1 도핑 영역에 레이아웃된, 상기 제1 메모리 셀의 제1 기입(write) 포트; 및
제2 도핑 영역에 레이아웃된, 상기 제1 메모리 셀의 제1 판독(read) 포트를 포함하며, 상기 제1 판독 포트는 상기 제2 메모리 셀의 제2 기입 포트에 의해 상기 제1 기입 포트로부터 분리된 것인 장치.
실시예 2. 실시예 1에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 동일한 열의 인접한 행들에 있는 메모리 셀들인 것인 장치.
실시예 3. 실시예 1에 있어서, 상기 제2 메모리 셀은,
상기 제2 도핑 영역에 레이아웃된 상기 제2 기입 포트와 제2 판독 포트를 포함한 것인 장치.
실시예 4. 실시예 1에 있어서, 상기 제2 메모리 셀은,
상기 제1 도핑 영역에 레이아웃된 상기 제2 기입 포트; 및
상기 제2 도핑 영역에 레이아웃된 제2 판독 포트를 포함한 것인 장치.
실시예 5. 실시예 1에 있어서, 상기 제1 기입 포트는 n형 트랜지스터들을 포함하며, 상기 제1 도핑 영역과 상기 제2 도핑 영역은 n+(NP) 영역들인 것인 장치.
실시예 6. 실시예 1에 있어서, 상기 제1 기입 포트는 p형 트랜지스터들을 포함하고, 상기 제1 도핑 영역은 p+(PP) 영역이며, 상기 제2 도핑 영역은 NP 영역인 것인 장치.
실시예 7. 실시예 1에 있어서, 상기 제1 메모리 셀은 상기 제1 도핑 영역에 레이아웃된 다른 제1 판독 포트를 더 포함하며, 상기 제2 메모리 셀은 상기 제1 도핑 영역에 레이아웃된 다른 제2 판독 포트를 더 포함한 것인 장치.
실시예 8. 반도체 소자에 있어서,
제1 메모리 셀을 포함하고, 상기 제1 메모리 셀은,
제1 n+(NP) 영역에 형성된 n형 트랜지스터들, 및 상기 제1 NP 영역과 제2 NP 영역 사이의 제1 p+(PP) 영역에 형성된 p형 트랜지스터들을 포함하는 제1 저장 유닛;
상기 제1 NP 영역에 또는 상기 제1 PP 영역에 형성된 복수의 제1 기입 액세스 트랜지스터들; 및
상기 제2 NP 영역에 형성된 복수의 제1 판독 액세스 트랜지스터들을 포함한 것인 반도체 소자.
실시예 9. 실시예 8에 있어서,
제2 메모리 셀을 더 포함하고, 상기 제2 메모리 셀은,
상기 제2 NP 영역에 형성된 n형 트랜지스터들 및 상기 제1 PP 영역에 형성된 p형 트랜지스터들을 포함하는 제2 저장 유닛;
상기 제2 NP 영역에 또는 상기 제1 PP 영역에 형성된 복수의 제2 기입 액세스 트랜지스터들; 및
상기 제2 NP 영역에 형성된 복수의 제2 판독 액세스 트랜지스터들을 포함한 것인 반도체 소자.
실시예 10. 실시예 9에 있어서, 상기 제1 판독 액세스 트랜지스터들 중 하나는 상기 제1 판독 액세스 트랜지스터들과 상기 제2 판독 액세스 트랜지스터들 위에 형성된 하나 이상의 도전층 내의 하나 이상의 도전성 피처에 의해 상기 제2 판독 액세스 트랜지스터들 중 대응하는 제2 판독 액세스 트랜지스터에 연결된 것인 반도체 소자.
실시예 11. 실시예 9에 있어서, 상기 제1 기입 액세스 트랜지스터들 중 하나는 상기 제1 기입 액세스 트랜지스터들과 상기 제2 기입 액세스 트랜지스터들 위에 형성된 하나 이상의 도전층 내의 하나 이상의 도전성 피처에 의해 상기 제2 기입 액세스 트랜지스터들 중 대응하는 제2 기입 액세스 트랜지스터에 연결된 것인 반도체 소자.
실시예 12. 실시예 9에 있어서, 상기 제2 메모리 셀은 상기 제1 NP 영역에 형성된 복수의 제3 판독 액세스 트랜지스터들을 더 포함한 것인 반도체 소자.
실시예 13. 실시예 8에 있어서, 상기 제1 메모리 셀은 상기 제1 NP 영역에 형성된 복수의 제4 판독 액세스 트랜지스터들을 더 포함한 것인 반도체 소자.
실시예 14. SRAM 메모리 셀 구조물을 형성하기 위한 방법에 있어서,
제1 구역 내에 제1 메모리 셀을 위한 제1 기입 액세스 트랜지스터들을 형성하는 단계;
제2 구역 내에 상기 제1 메모리 셀을 위한 제1 판독 액세스 트랜지스터들을 형성하는 단계; 및
상기 제1 구역과 상기 제2 구역 사이의 제3 구역 내에 제2 메모리 셀을 위한 제2 기입 트랜지스터들을 형성하는 단계를 포함하며, 상기 제1 메모리 셀과 상기 제2 메모리 셀은 동일한 열의 인접한 행들에 있는 메모리 셀들인 것인 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
실시예 15. 실시예 14에 있어서,
상기 제2 구역 내에 상기 제2 메모리 셀을 위한 제2 판독 액세스 트랜지스터들을 형성하는 단계를 더 포함하는 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
실시예 16. 실시예 15에 있어서,
상기 제2 구역 및 상기 제3 구역과 오버랩되는 동일한 n+(NP) 영역에 상기 제2 판독 액세스 트랜지스터들과 상기 제2 기입 트랜지스터들을 형성하는 단계를 더 포함하는 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
실시예 17. 실시예 15에 있어서,
상기 제2 구역 내의 NP 영역에 상기 제2 판독 액세스 트랜지스터들을 형성하는 단계; 및
상기 NP 영역에 인접한 p+(PP) 영역에 상기 제2 기입 트랜지스터들을 형성하는 단계를 더 포함하며, 상기 PP 영역은 상기 제1 구역 및 상기 제3 구역과 오버랩되는 것인 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
실시예 18. 실시예 14에 있어서,
NP 영역에 상기 제1 기입 액세스 트랜지스터들을 형성하는 단계; 및
다른 NP 영역에 상기 제1 판독 액세스 트랜지스터들을 형성하는 단계를 더 포함하는 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
실시예 19. 실시예 14에 있어서,
제4 구역 내에 상기 제1 메모리 셀을 위한 제3 판독 액세스 트랜지스터들을 형성하는 단계 - 상기 제1 구역은 상기 제3 구역과 상기 제4 구역 사이에 있음 -; 및
상기 제4 구역 내에 상기 제2 메모리 셀을 위한 제4 판독 액세스 트랜지스터들을 형성하는 단계를 더 포함하는 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 구역 및 상기 제4 구역과 오버랩되는 NP 영역에 상기 제3 판독 액세스 트랜지스터들과 상기 제4 판독 액세스 트랜지스터들을 형성하는 단계를 더 포함하는 SRAM 메모리 셀 구조물을 형성하기 위한 방법.

Claims (10)

  1. 장치에 있어서,
    적어도 제1 메모리 셀과 제2 메모리 셀을 포함하는 복수의 메모리 셀들;
    제1 도핑 영역에 레이아웃된, 상기 제1 메모리 셀의 제1 기입(write) 포트; 및
    제2 도핑 영역에 레이아웃된, 상기 제1 메모리 셀의 제1 판독(read) 포트
    를 포함하며,
    상기 제1 판독 포트는 상기 제2 메모리 셀의 제2 기입 포트에 의해 상기 제1 기입 포트로부터 분리된 것인 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은 동일한 열의 인접한 행들에 있는 메모리 셀들인 것인 장치.
  3. 제1항에 있어서,
    상기 제2 메모리 셀은,
    상기 제2 도핑 영역에 레이아웃된 상기 제2 기입 포트와 제2 판독 포트
    를 포함한 것인 장치.
  4. 제1항에 있어서,
    상기 제2 메모리 셀은,
    상기 제1 도핑 영역에 레이아웃된 상기 제2 기입 포트; 및
    상기 제2 도핑 영역에 레이아웃된 제2 판독 포트
    를 포함한 것인 장치.
  5. 제1항에 있어서,
    상기 제1 기입 포트는 n형 트랜지스터들을 포함하며,
    상기 제1 도핑 영역과 상기 제2 도핑 영역은 n+(n-plus; NP) 영역들인 것인 장치.
  6. 제1항에 있어서,
    상기 제1 기입 포트는 p형 트랜지스터들을 포함하고,
    상기 제1 도핑 영역은 p+(p-plus; PP) 영역이며,
    상기 제2 도핑 영역은 NP 영역인 것인 장치.
  7. 제1항에 있어서,
    상기 제1 메모리 셀은 상기 제1 도핑 영역에 레이아웃된 다른 제1 판독 포트를 더 포함하며,
    상기 제2 메모리 셀은 상기 제1 도핑 영역에 레이아웃된 다른 제2 판독 포트를 더 포함한 것인 장치.
  8. 반도체 소자에 있어서,
    제1 메모리 셀
    을 포함하고,
    상기 제1 메모리 셀은,
    제1 n+(NP) 영역에 형성된 n형 트랜지스터들, 및 상기 제1 NP 영역과 제2 NP 영역 사이의 제1 p+(PP) 영역에 형성된 p형 트랜지스터들을 포함하는 제1 저장 유닛;
    상기 제1 NP 영역에 또는 상기 제1 PP 영역에 형성된 복수의 제1 기입 액세스 트랜지스터들; 및
    상기 제2 NP 영역에 형성된 복수의 제1 판독 액세스 트랜지스터들
    을 포함한 것인 반도체 소자.
  9. 제8항에 있어서,
    제2 메모리 셀
    을 더 포함하고,
    상기 제2 메모리 셀은,
    상기 제2 NP 영역에 형성된 n형 트랜지스터들 및 상기 제1 PP 영역에 형성된 p형 트랜지스터들을 포함하는 제2 저장 유닛;
    상기 제2 NP 영역에 또는 상기 제1 PP 영역에 형성된 복수의 제2 기입 액세스 트랜지스터들; 및
    상기 제2 NP 영역에 형성된 복수의 제2 판독 액세스 트랜지스터들
    을 포함한 것인 반도체 소자.
  10. SRAM 메모리 셀 구조물을 형성하기 위한 방법에 있어서,
    제1 구역 내에 제1 메모리 셀을 위한 제1 기입 액세스 트랜지스터들을 형성하는 단계;
    제2 구역 내에 상기 제1 메모리 셀을 위한 제1 판독 액세스 트랜지스터들을 형성하는 단계; 및
    상기 제1 구역과 상기 제2 구역 사이의 제3 구역 내에 제2 메모리 셀을 위한 제2 기입 트랜지스터들을 형성하는 단계
    를 포함하며,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은 동일한 열의 인접한 행들에 있는 메모리 셀들인 것인 SRAM 메모리 셀 구조물을 형성하기 위한 방법.
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