DE102022100031A1 - Halbleitervorrichtung und verfahren zum herstellen einer sram-speicherzellenstruktur - Google Patents

Halbleitervorrichtung und verfahren zum herstellen einer sram-speicherzellenstruktur Download PDF

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Yi-Hsin Nien
Hung-jen Liao
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Abstract

Eine Vorrichtung weist Speicherzellen auf. Eine erste Speicherzelle der Speicherzellen weist einen ersten Schreib-Anschluss, der in einem ersten Dotierungsbereich angeordnet ist, und einen ersten Lese-Anschluss auf, der in einem zweiten Dotierungsbereich angeordnet ist. Der erste Lese-Anschluss ist von dem ersten Schreib-Anschluss durch einen zweiten Schreib-Anschluss einer zweiten Speicherzelle der Speicherzellen getrennt.

Description

  • Verweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 26. Februar 2021 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/154513, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Ein Halbleiterspeicher ist eine elektronische Datenspeichervorrichtung, die auf einem Halbleiter-basierten integrierten Schaltkreis implementiert ist und viel kürzere Zugriffszeiten als andere Arten von Datenspeichertechnologien hat. Zum Beispiel werden meistens statische Direktzugriffsspeicher (SRAMs) in integrierten Schaltkreisen verwendet. Ein eingebetteter SRAM ist bei Hochgeschwindigkeitskommunikations-, -Bildverarbeitungs- und -SoC-Anwendungen (SoC: System-on-Chip) bekannt. Ein Bit kann in wenigen Nanosekunden aus einer SRAM-Zelle gelesen oder in diese geschrieben werden, während die Zugriffszeit beim Drehen von Speichern wie Magnetplatten im Millisekundenbereich liegt.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A zeigt eine perspektivische Darstellung einer beispielhaften FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 1B zeigt eine Seitenschnittansicht eines FinFET in einer CMOS-Konfiguration gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 1C zeigt eine Draufsicht einer Standardzellenmatrix (STD-Zellenmatrix) gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 1D ist ein Schaltplan eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 2 bis 4 und 5A bis 5C sind Layout-Diagramme eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 5D zeigt eine perspektivische Darstellung eines beispielhaften Transistors in einer SRAM-Zelle gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 6 ist ein Schaltplan eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 7 bis 9 und 10B sind Layout-Diagramme eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 11 ist ein Schaltplan eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 12 bis 15 sind Layout-Diagramme eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 16 ist ein Schaltplan eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 17 ist ein Blockdiagramm eines Integrierter-Schaltkreis-Entwurfssystems zum Entwerfen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 18 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Layout-Entwurfs gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Die Begriffe, die in dieser Patentbeschreibung verwendet werden, haben in der Regel ihre üblichen Bedeutungen auf dem Fachgebiet und in dem speziellen Kontext, in dem jeder Begriff verwendet wird. Die Verwendung von Beispielen in dieser Patentbeschreibung, unter anderem von Beispielen für hier erörterte Begriffe, ist nur erläuternd und beschränkt in keiner Weise den Schutzumfang und den Sinn der Beschreibung oder eines beispielhaft genannten Begriffs. Ebenso ist die vorliegende Erfindung nicht auf verschiedene Ausführungsformen beschränkt, die in dieser Patentbeschreibung dargelegt sind.
  • Die Begriffe „erste(r)/erstes“, „zweite(r)/ zweites“ usw. können hier zwar zum Beschreiben verschiedener Elemente verwendet werden, aber diese Elemente sollten nicht durch diese Begriffe beschränkt werden. Diese Begriffe dienen zum Unterscheiden eines Elements von einem anderen Element. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und ebenso könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne von dem Schutzumfang der Ausführungsformen abzuweichen. Der hier verwendete Begriff „und/oder“ umfasst sämtliche Kombinationen aus einem oder mehreren der aufgeführten assoziierten Elemente.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • In diesem Dokument kann der Begriff „gekoppelt“ auch als „elektrisch gekoppelt“ bezeichnet werden, und der Begriff „verbunden“ kann als „elektrisch verbunden“ bezeichnet werden. Die Begriffe „gekoppelt“ und „verbunden“ können auch verwendet werden, um anzugeben, dass zwei oder mehr Elemente miteinander zusammenarbeiten oder wechselwirken.
  • Die vorliegende Erfindung betrifft eine FinFET-Vorrichtung (FinFET: Finnen-Feldeffekttransistor), aber sie ist ansonsten nicht darauf beschränkt. Die FinFET-Vorrichtung kann zum Beispiel eine CMOS-Vorrichtung (CMOS: komplementärer Metalloxidhalbleiter) mit einer p-Metalloxidhalbleiter-FinFET-Vorrichtung (PMOS-FinFET-Vorrichtung) und einer n-Metalloxidhalbleiter-FinFET-Vorrichtung (NMOS-FinFET-Vorrichtung) sein. Nachstehend werden ein oder mehrere Beispiele für FinFETs zum Erläutern verschiedener Ausführungsformen der vorliegenden Erfindung gegeben. Es versteht sich jedoch, dass die Anmeldung nicht auf eine bestimmte Art von Vorrichtung beschränkt werden sollte, wenn es nicht speziell angegeben ist.
  • Die Nutzung von FinFET-Vorrichtungen hat in der Halbleiterindustrie großen Zuspruch gefunden. In 1A ist eine perspektivische Darstellung einer beispielhaften FinFET-Vorrichtung 50 gemäß einigen Ausführungsformen der vorliegenden Erfindung gezeigt. Die FinFET-Vorrichtung 50 ist ein nicht-planarer Multigate-Transistor, der über einem Substrat (wie etwa einem massiven Substrat) angeordnet ist. Eine dünne siliziumhaltige „finnenähnliche“ Struktur (die nachstehend als eine „Finne“ bezeichnet wird) bildet einen Body der FinFET-Vorrichtung 50. Die Finne erstreckt sich entlang einer x-Richtung, die in 1A gezeigt ist. Die Finne hat eine Finnenbreite Wfin, die entlang einer y-Richtung gemessen wird, die senkrecht zu der x-Richtung ist. Ein Gate 60 der FinFET-Vorrichtung 50 umschließt diese Finne, zum Beispiel eine Oberseite und gegenüberliegende Seitenwandflächen der Finne. Somit befindet sich ein Teil des Gates 60 über der Finne in einer z-Richtung, die senkrecht zu der x- und der y-Richtung ist.
  • LG steht für eine Länge (oder Breite, je nach Perspektive) des Gates 60 und wird in der x-Richtung gemessen. Das Gate 60 kann eine Gateelektroden-Komponente 60A und eine Gatedielektrikum-Komponente 60B aufweisen. Das Gatedielektrikum 60B hat eine Dicke tox, die in der y-Richtung gemessen wird. Ein Teil des Gates 60 befindet sich über einer dielektrischen Isolationsstruktur, wie etwa einer flachen Grabenisolation (STI). Eine Source 70 und ein Drain 80 der FinFET-Vorrichtung 50 werden in Verlängerungen der Finne auf gegenüberliegenden Seiten des Gates 60 hergestellt. Ein Teil der Finne, der von dem Gate 60 umschlossen ist, dient als ein Kanal der FinFET-Vorrichtung 50. Die effektive Kanallänge der FinFET-Vorrichtung 50 wird von den Abmessungen der Finne bestimmt.
  • 1B zeigt eine Seitenschnittansicht von FinFET-Transistoren in einer CMOS-Konfiguration gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der CMOS-FinFET weist ein Substrat, zum Beispiel ein Siliziumsubstrat, auf. In dem Substrat werden eine n- und eine p-Wanne erzeugt. Über der n-Wanne und der p-Wanne wird eine dielektrische Isolationsstruktur, wie etwa eine STI, hergestellt. Über der n-Wanne wird ein p-FinFET 90 hergestellt, und über der p-Wanne wird ein n-FinFET 91 hergestellt. Der p-FinFET 90 weist Finnen 95 auf, die über die STI überstehen, und der n-FinFET 91 weist Finnen 96 auf, die ebenfalls über die STI überstehen. Die Finnen 95 sind Kanalbereiche des p-FinFET 90, und die Finnen 96 sind Kanalbereiche des n-FinFET 91. Bei einigen Ausführungsformen bestehen die Finnen 95 aus Siliziumgermanium, und die Finnen 96 bestehen aus Silizium. Über den Finnen 95 und 96 und der STI wird ein Gatedielektrikum hergestellt, und über dem Gatedielektrikum wird eine Gateelektrode hergestellt. Bei einigen Ausführungsformen enthält das Gatedielektrikum ein dielektrisches High-k-Material, und die Gateelektrode ist eine Metallgateelektrode, wie etwa aus Aluminium und/oder einem anderen feuerfesten Metall. Bei einigen weiteren Ausführungsformen kann das Gatedielektrikum SiON sein, und die Gateelektrode kann Polysilizium sein. Auf der Gateelektrode wird ein Gatekontakt hergestellt, um eine elektrische Verbindung mit dem Gate herzustellen.
  • FinFET-Vorrichtungen bieten mehrere Vorzüge gegenüber herkömmlichen MOSFET-Vorrichtungen (MOSFET: Metalloxidhalbleiter-Feldeffekttransistor), die auch als planare Transistorvorrichtungen bezeichnet werden. Diese Vorzüge sind bessere Chipflächen-Effizienz, verbesserte Trägerbeweglichkeit und eine Fertigungsbearbeitung, die mit der Fertigungsbearbeitung von planaren Vorrichtungen kompatibel ist. Es kann daher wünschenswert sein, einen IC-Chip (IC: integrierter Schaltkreis) unter Verwendung von FinFET-Vorrichtungen für einen Teil eines IC-Chips oder den gesamten IC-Chip zu entwerfen.
  • 1C zeigt eine Draufsicht einer Standardzellenmatrix (STD-Zellenmatrix) 100c mit mehreren FinFET-Vorrichtungen (z. B. dem p-FinFET 90 und dem n-FinFET 91), die in 1B gezeigt sind, gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Standardzellenmatrix 100c kann Logikschaltungen oder Logikvorrichtungen enthalten und wird daher auch als eine Logikzellenmatrix oder eine Logikschaltungsmatrix bezeichnet. Bei verschiedenen Ausführungsformen können die Logikschaltungen oder -vorrichtungen Komponenten wie Inverter, NAND-Gates, NOR-Gates, Flipflops oder Kombinationen davon aufweisen.
  • In mindestens einem Beispiel bezeichnet der Begriff „Oxiddefinitionsbereich (OD-Bereich)“ einen aktiven Bereich für einen Transistor, d. h., einen Bereich, in dem eine Source ein, Drain und ein Kanal unter einem Gate des Transistors hergestellt werden. In einigen Beispielen befindet sich der Oxiddefinitionsbereich zwischen isolierenden Bereichen. Bei einigen Ausführungsformen sind die isolierenden Bereiche eine STI, Feldoxidbereiche (FOX-Bereiche) oder andere geeignete elektrisch isolierende Strukturen. Bei einigen Ausführungsformen werden die isolierenden Bereiche als inaktive Bereiche oder Isolationsbereiche bezeichnet. Wie in 1C gezeigt ist, weist die Standardzellenmatrix 100c n-FinFET-Transistoren in n-Plus-Bereichen (NP-Bereichen) NP1, NP2 und NP3, die mit entsprechenden p-Wannen assoziiert sind, sowie p-FinFET-Transistoren in p-Plus-Bereichen (PP-Bereichen) PP1 und PP2 auf, die mit entsprechenden n-Wannen assoziiert sind. Die Standardzellenmatrix 100c kann außerdem längliche Finnenleitungen enthalten, zum Beispiel Finnenleitungen in OD-Bereichen OD2, OD3, OD8 und OD9 als Teile der p-FinFET-Transistoren sowie Finnenleitungen in OD-Bereichen OD1, OD4 bis OD7 und OD10 als Teile der n-FinFET-Transistoren. Die p-FinFET-Finnenleitungen befinden sich über den n-Wannen in den PP-Bereichen PP1 und PP2, während sich die n-FinFET-Finnenleitungen über den p-Wannen in den NP-Bereichen NP1, NP2 und NP3 befinden. Wie in 1C gezeigt ist, umfasst jeder PP- oder NP-Bereich mindestens zwei OD-Bereiche, um grundlegende Standardzellenregeln einzuhalten. Außerdem sind zwei OD-Bereiche zwischen benachbarte Strom-/Erdanschlüsse (VDD oder VSS) VDD1, VDD2 und VSS1 bis VSS4 geschichtet.
  • Als ein Beispiel enthält die hier gezeigte Matrix 100c Zellen, die in Zeilen und Spalten angeordnet sind. 1C zeigt lediglich ein Beispiel für die Matrix 100c, und andere Ausführungsformen können andere Anzahlen von Zellen haben und/oder können anders angeordnet sein.
  • Wie in 1C gezeigt ist, erstrecken sich die Finnenleitungen in OD-Bereichen OD1 bis OD10 jeweils über eine jeweilige Spalte von Zellen in der x-Richtung (der x-Richtung von 1A). Somit können die Finnenleitungen jeweils als „zusammenhängend“ bezeichnet werden. Wie vorstehend unter Bezugnahme auf 1A dargelegt worden ist, enthalten die Finnenleitungen jeweils einen Kanalbereich sowie Source/Drainbereiche, die benachbart zu dem Kanalbereich (z. B. auf gegenüberliegenden Seiten des Kanalbereichs) angeordnet sind. Die FinFET-Transistoren der Standardzellenmatrix 100c weisen jeweils eine Gateelektrode auf, die in einem Polysiliziumbereich (z. B. Polysiliziumbereichen Poly1 bis Poly7) hergestellt ist, die eine jeweilige der Finnenleitungen in der unter Bezugnahme auf 1A beschriebenen Weise umschließt. Bei einigen Ausführungsformen bestehen die p-FinFET-Finnenleitungen (p-MOSFET-Finnenleitungen) aus einem Siliziumgermanium-Material (SiGe-Material) (zum Verbessern des Verspannungseffekts), während die n-FinFET-Finnenleitungen (n-MOSFET-Finnenleitungen) aus einem Halbleitermaterial bestehen, das kein Germanium enthält, zum Beispiel Silizium (Si). Daher hat bei einigen Ausführungsformen der p-MOSFET einen SiGe-Kanal, und der n-MOSFET hat einen Si-Kanal. Bei einigen Ausführungsformen ist eine Kanal-Finnenbreite des n-MOSFET kleiner als eine Kanal-Finnenbreite des p-MOSFET. Bei einigen Ausführungsformen enthalten die Source/Drainbereiche des n-MOSFET ein Epitaxiematerial, das aus der Gruppe SiP, SiC, SiPC, SiAs, Si oder Kombinationen davon gewählt ist. Es versteht sich, dass Materialien oder Konfigurationen, die vorstehend erörtert worden sind, lediglich Beispiele sind und nicht beschränkend sein sollen. Andere mögliche Materialien oder Konfigurationen liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung. Bei einigen Ausführungsformen hat der Source/Drainbereich des p-MOSFET eine größere Breite als sein Kanalbereich. Wie vorstehend dargelegt worden ist, können bei einigen Ausführungsformen die Finnenleitungen der Standardzellenmatrix 100C zusammenhängend sein und sich quer über zwei oder mehr Zellen erstrecken, die in der x-Richtung aneinandergrenzen.
  • 1D ist ein Schaltplan eines Teils einer Speicherschaltung 100 gemäß einigen Ausführungsformen. Die Speicherschaltung 100 von 1D kann durch Platzieren und Verbinden von FinFET-Transistoren, die in 1A und/oder 1B gezeigt sind, in dem Layout-Entwurf implementiert werden, der auf der Standardzellenmatrix 100c von 1C basiert. Die Speicherschaltung 100 weist eine Mehrzahl von Speicherzellen auf, die in Spalten und einem oder mehreren Paaren von benachbarten Zeilen angeordnet sind. Ein Paar von benachbarten Zeilen bezieht sich auf zwei Zeilen von Speicherzellen ohne eine Zwischenzeile von Speicherzellen dazwischen. Zum Beispiel zeigt 1D, dass die Speicherschaltung 100 Speicherzellen 110A und 110B aufweist, die zu einer Spalte COL gehören. Außerdem gehört die Speicherzelle 110A zu einer ersten Zeile ROW[o], und die Speicherzelle 110B gehört zu einer zweiten Zeile ROW[1]. Bei einigen Ausführungsformen weist die Speicherschaltung 100 zwei oder mehr Spalten von Speicherzellen auf. Weitere Speicherzellen in den Zeilen ROW[0] und ROW[1], die anderen Spalten als der Spalte COL entsprechen, sind in 1D nicht dargestellt.
  • Die Speicherzellen 110A und 110B sind SRAM-Zellen mit 2 Anschlüssen und 8 Transistoren (2P-8T-SRAM-Zellen). Eine Speicherzelle mit zwei Anschlüssen weist einen Schreib-Anschluss (z. B. einen Schreib-Anschluss WPA oder WPB) und einen Lese-Anschluss (z. B. eine Lese-Anschluss 114A oder 114B) auf. Der Lese-Anschluss weist eine Lese-Datenleitung auf, die so konfiguriert ist, dass sie Daten überträgt, die über ein Lese-Durchgangsgate aus der Speicherzelle gelesen wird. Das Lese-Durchgangsgate wird mit einem Lese-Wortleitungssignal auf einer Lese-Wortleitung gesteuert. Der Schreib-Anschluss weist eine Schreib-Datenleitung auf, die so konfiguriert ist, dass sie Daten überträgt, die über ein oder mehrere Schreib-Durchgangsgates in die Speicherzelle geschrieben werden sollen. Das eine oder die mehreren Schreib-Durchgangsgates werden mit einem Schreibwortleitungssignal auf einer Schreibwortleitung gesteuert.
  • Die Speicherzelle 110A, die als eine typische Speicherzelle dargestellt ist, weist zum Beispiel ein 6T-Teil 112A und einen Lese-Anschluss 114A auf. Das 6T-Teil 112A umfasst zwei p-Transistoren P0 und P1 und zwei n-Transistoren N0 und N1, die eine Speichereinheit bilden, und zwei weitere n-Transistoren N2 und N3 als Teil des Schreib-Anschlusses WPA. Der Lese-Anschluss 114A weist zwei weitere n-Transistoren N4 und N5 auf. Der Schreib-Anschluss WPA ist wiederum mit einer Schreibwortleitung WWL[0] und Schreibbitleitungen WBL und WBLB assoziiert. Der Lese-Anschluss 114A ist außerdem mit einer Lesewortleitung RWL[0] und einer Lesebitleitung RBL assoziiert. Die Speicherzelle 110A weist weiterhin zwei Stromversorgungsknoten VDD und VSS auf. Der Stromversorgungsknoten VDD ist so konfiguriert, dass er einen ersten Versorgungsspannungspegel hat, der einem logisch hohen Wert entspricht. Der Stromversorgungsknoten VSS ist so konfiguriert, dass er einen zweiten Versorgungsspannungspegel hat, der einem logisch niedrigen Wert entspricht.
  • Die Transistoren P0, P1, N0 und N1 bilden ein Paar kreuzgekoppelte Inverter zwischen den Stromversorgungsknoten VDD und VSS. Die Transistoren P0 und N0 bilden einen ersten Inverter, während die Transistoren P1 und N1 einen zweiten Inverter bilden. Drains der Transistoren P0 und N0 sind miteinander verbunden und bilden einen Datenknoten MT. Drains der Transistoren P1 und N1 sind miteinander verbunden und bilden einen Datenknoten MB. Gates der Transistoren P0 und N0 sind miteinander und mit den Drains der Transistoren P1 und N1 verbunden. Gates der Transistoren P1 und N1 sind miteinander und mit den Drains der Transistoren P0 und N0 verbunden.
  • Der Transistor N2 ist mit der Bitleitung WBL an einem Zugriffsknoten AN1 und mit dem Datenknoten MT verbunden. Der Transistor N3 ist zwischen die Bitleitung WBLB an einem Zugriffsknoten AN2 und den Datenknoten MB geschaltet. Die Schreibwortleitung WWL[0] ist mit Gates der Transistoren N2 und N3 verbunden. Bei einigen Ausführungsformen werden die Bitleitungen WBL, WBLB und RBL auch von anderen Speicherzellen (z. B. der Speicherzelle 110B) in der Spalte COL verwendet. Die Transistoren N2 und N3 fungieren als Durchganggates, die von der Schreibwortleitung WWL[0] gesteuert werden. Bei einigen Ausführungsformen ist die Schreibwortleitung WWL[0] auch mit Gates von Transistoren verbunden, die den Transistoren N2 und N3 in anderen Speicherzellen in der Zeile ROW[0] entsprechen.
  • Bei einigen Ausführungsformen umfasst die Speicherschaltung 100 eine Mehrzahl von Schreibdatenleitungen, die jeweils mit Zugriffsknoten verbunden sind, die dem Zugriffsknoten AN1 der entsprechenden Spalte der Spalten von Speicherzellen entsprechen, und eine Mehrzahl von Schreibdatenleitungen, die jeweils mit Zugriffsknoten verbunden sind, die dem Zugriffsknoten AN2 der entsprechenden Spalte der Spalten von Speicherzellen entsprechen.
  • Die Schreibwortleitung WWL[0] wird auch als eine Schreibsteuerleitung bezeichnet, da das Signal auf der Schreibwortleitung WWL[0] die Transistoren N2 und N3 so steuert, dass Daten auf den Schreibbitleitungen WBL und WBLB in entsprechende Knoten MT und MB geschrieben werden.
  • Wenn auf die Speicherzelle 110A für eine Schreiboperation zugegriffen wird, werden Daten, die in die Speicherzelle 110A geschrieben werden sollen, den Schreibbitleitungen WBL und WBLB zugeführt. Dann wird die Schreibwortleitung WWL[0] aktiviert, sodass sie auf den logisch hohen Wert gesetzt wird, um die Transistoren N2 und N3 einzuschalten. Dadurch werden die Daten auf den Schreibbitleitungen WBL und WBLB an entsprechende Datenknoten MZ und MB gesendet und dort gespeichert.
  • Der Transistor N4 hat eine Source, die mit dem Stromversorgungsknoten VSS verbunden ist, ein Gate, das mit dem Datenknoten MB verbunden ist, und einen Drain, der mit dem Transistor N5 verbunden ist. Der Transistor N4 ist so konfiguriert, dass er ausgeschaltet wird, wenn sein Gate einen Spannungspegel hat, der dem logisch niedrigen Wert entspricht, und eingeschaltet wird, wenn sein Gate einen Spannungspegel hat, der dem logisch hohen Wert entspricht. Der Transistor N4 funktioniert als eine Ziehvorrichtung, die so konfiguriert ist, dass sie in Reaktion auf den Spannungspegel an dem Datenknoten MB einen Zwischenknoten IN1 selektiv mit dem Stromversorgungsknoten VSS verbindet.
  • Der Transistor N5 ist mit der Lesebitleitung RBL an einem Zugriffsknoten AN2 und mit dem Drain des Transistors N4 verbunden. Die Lesewortleitung RWL[0] ist mit einem Gate des Transistors N5 verbunden. Der Transistor N5 funktioniert als ein Lese-Durchgangsgate, das von der Lesewortleitung RWL[0] gesteuert wird. Bei einigen Ausführungsformen ist die Lesewortleitung RWL[0] auch mit Gates von Transistoren verbunden, die dem Transistor N5 in anderen Speicherzellen in der Zeile ROW[0] entsprechen.
  • Wenn auf die Speicherzelle 110A für eine Leseoperation zugegriffen wird, wird die Lesebitleitung auf einen Spannungspegel vorgeladen, der dem logisch hohen Wert entspricht. Dann wird die Lesewortleitung RWL[0] aktiviert, sodass sie auf den logisch hohen Wert gesetzt wird, um den Transistor N5 einzuschalten, und der Drain des Transistors N4 und die Lesebitleitung RBL werden an dem Zwischenknoten IN1 elektrisch miteinander verbunden. Wenn der Datenknoten MB einen Spannungspegel hat, der dem logisch niedrigen Wert entspricht, wird der Transistor N4 ausgeschaltet, und die Lesebitleitung RBL bleibt auf einem logisch hohen Pegel. Wenn der Datenknoten MB einen Spannungspegel hat, der dem logisch hohen Wert entspricht, wird der Transistor N4 eingeschaltet, und er zieht die Lesebitleitung RBL zu dem Spannungspegel an dem Stromversorgungsknoten VSS. Somit ist der Transistor N5, der gemeinsam mit dem Transistor N4 arbeitet, so konfiguriert, dass er einen Spannungspegel an dem Zugriffsknoten AN3 entsprechend einem Spannungspegel an dem Datenknoten MB selektiv ändert, wenn der Transistor N5 eingeschaltet wird.
  • Zum Beispiel weist die Speicherzelle 110B, die als eine typische Speicherzelle dargestellt ist, ebenfalls ein 6T-Teil 112B und einen Lese-Anschluss 114B auf. Das 6T-Teil 112B umfasst zwei p-Transistoren P10 und P11 und zwei n-Transistoren N10 und N11, die eine Speichereinheit bilden, und zwei weitere n-Transistoren N12 und N13 als Teil des Schreib-Anschlusses WPA. Der Lese-Anschluss 114B weist zwei weitere n-Transistoren N14 und N15 auf. Der Schreib-Anschluss WPB ist wiederum mit einer Schreibwortleitung WWL[1] und Schreibbitleitungen WBL und WBLB assoziiert. Der Lese-Anschluss 114B ist außerdem mit einer Lesewortleitung RWL[1] und einer Lesebitleitung RBL assoziiert. Die Speicherzelle 110B weist weiterhin zwei Stromversorgungsknoten VDD und VSS auf. Der Stromversorgungsknoten VDD ist so konfiguriert, dass er einen ersten Versorgungsspannungspegel hat, der einem logisch hohen Wert entspricht. Der Stromversorgungsknoten VSS ist so konfiguriert, dass er einen zweiten Versorgungsspannungspegel hat, der einem logisch niedrigen Wert entspricht. Transistoren in der Speicherzelle 110B haben Konfigurationen, die denen der Speicherzelle 110A ähnlich sind, und daher entfällt ihre detaillierte Beschreibung.
  • 2 ist ein Layout-Diagramm 200 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das untere Schichten (z. B. Oxiddefinitionsbereiche, Gateschichten und Interconnect-Schichten) des Layouts zeigt. Die Speicherzellen von 2 basieren auf den Speicherzellen 110A und 110B von 1D und können zum Erläutern von Layout-Entwürfen anderer Speicherzellen in der Speicherschaltung 100 von 1D verwendet werden.
  • Das Layout-Diagramm 200 weist einen p-Plus-Bereich (PP-Bereich) PP1, der mit einem n-Wannenbereich 202 assoziiert ist, und NP-Bereiche NP1 und NP2 auf, die mit einem p-Substrat- oder p-Wannenbereich (nachstehend „p-Wannenbereich“) 204 bzw. 206 assoziiert sind. Das Layout-Diagramm 200 weist weiterhin Folgendes auf: einen OD-Bereich 211, der n-Implantationsbereiche bezeichnet, die in dem p-Wannenbereich 204 vergraben sind; OD-Bereiche 213 und 215, die p-Implantationsbereiche bezeichnen, die in dem n-Wannenbereich 202 vergraben sind; und OD-Bereiche 217 und 219, die n-Implantationsbereiche bezeichnen, die in dem p-Wannenbereich 206 vergraben sind. Bei einigen Ausführungsformen beziehen sich die OD-Bereiche 211 bis 219 auf den aktiven Bereich.
  • Das Layout-Diagramm 200 weist außerdem Polysiliziumbereiche 221, 223, 225, 227, 231, 233, 235, 237, 241, 243 und 245 und Interconnect-Bereiche 251, 253, 255, 257, 259, 261, 263, 265, 267, 269 sowie 271, 273, 275, 277 und 279 auf. Bei einigen Ausführungsformen entsprechen die Interconnect-Bereiche 251 bis 279 leitfähigen Strukturen einer gemeinsamen Schicht. Ein Durchschnittsfachmann dürfte erkennen, dass eine oder mehrere der hier beschriebenen Layoutstrukturen zum Herstellen einer Gruppe von Masken verwendet werden können, die wiederum zum Herstellen einer Speicherzelle in einem integrierten Schaltkreis verwendet werden können. Das Layout-Diagramm 200 ist eine Basis, die so modifiziert werden soll, dass weitere Layoutstrukturen, wie etwa die hier beschriebenen, hergestellt werden können.
  • Transistoren, die den NMOS-Transistoren N0, N1, N2 und N3 für die Speicherzelle 110A von 1D entsprechen, sind in dem ersten n-Implantationsbereich (z. B. dem Bereich NP1) mit dem OD-Bereich 211 definiert.
  • Bei dieser Ausführungsform definieren die Interconnect-Struktur 253, der Polysiliziumbereich 223, der OD-Bereich 211 und die Interconnect-Struktur 255 den NMOS-Transistor No (der in 1D gezeigt ist). Der Polysiliziumbereich 223 entspricht dem Gate des NMOS-Transistors No, die Interconnect-Struktur 255 entspricht einem Knoten, der mit dem Stromversorgungsknoten VSS verbunden werden soll, und die Interconnect-Struktur 253 entspricht dem Datenknoten MT in der entsprechenden Zelle 110A. Das Gate des NMOS-Transistor N0 und das Gate des PMOS-Transistors P0 sind durch den Polysiliziumbereich 223 direkt verbunden. Die Interconnect-Struktur 255, der Polysiliziumbereich 225, der OD-Bereich 211 und die Interconnect-Struktur 257 definieren den NMOS-Transistor N1 (der in 1D gezeigt ist). Der Polysiliziumbereich 225 entspricht dem Gate des NMOS-Transistors N1, und die Interconnect-Struktur 257 entspricht dem Datenknoten MB in der entsprechenden Zelle 110A. Das Gate des NMOS-Transistor N1 und das Gate des PMOS-Transistors P1 sind durch den Polysiliziumbereich 225 direkt verbunden.
  • Die Interconnect-Struktur 251, der Polysiliziumbereich 221, der OD-Bereich 211 und die Interconnect-Struktur 253 definieren den NMOS-Transistor N2 (der in 1D gezeigt ist). Der Polysiliziumbereich 221 entspricht dem Gate des NMOS-Transistors N2, und die Interconnect-Struktur 251 entspricht einem Knoten, der mit der Schreibbitleitung WBL verbunden werden soll. Die Interconnect-Struktur 257, der Polysiliziumbereich 227, der OD-Bereich 211 und die Interconnect-Struktur 259 definieren den NMOS-Transistor N3 (der in 1D gezeigt ist). Der Polysiliziumbereich 227 entspricht dem Gate des NMOS-Transistors N3, und die Interconnect-Struktur 259 entspricht einem Knoten, der mit der Schreibbitleitung WBLB verbunden werden soll.
  • Transistoren, die den PMOS-Transistoren P0, P1, P10 und P11 für beide Speicherzellen 110A und 110B von 1D entsprechen, sind in dem p-Implantationsbereich (z. B. dem Bereich PP1) mit OD-Bereichen 212 und 215 definiert.
  • Bei dieser Ausführungsform definieren die Interconnect-Struktur 253, der Polysiliziumbereich 223, der OD-Bereich 213 und die Interconnect-Struktur 265 den PMOS-Transistor P0 (der in 1D gezeigt ist). Der Polysiliziumbereich 223 entspricht dem Gate des PMOS-Transistors P0, und die Interconnect-Struktur 265 entspricht einem Knoten, der mit dem Stromversorgungsknoten VDD verbunden werden soll. Die Interconnect-Struktur 257, der Polysiliziumbereich 225, der OD-Bereich 213 und die Interconnect-Struktur 265 definieren den PMOS-Transistor P1 (der in 1D gezeigt ist). Der Polysiliziumbereich 225 entspricht dem Gate des PMOS-Transistors P1.
  • Die Interconnect-Struktur 263, der Polysiliziumbereich 233, der OD-Bereich 215 und die Interconnect-Struktur 265 definieren den PMOS-Transistor P10 (der in 1D gezeigt ist). Der Polysiliziumbereich 233 entspricht dem Gate des PMOS-Transistors P10, und die Interconnect-Struktur 263 entspricht einem Datenknoten MT2 in der entsprechenden Zelle 110B. Die Interconnect-Struktur 267, der Polysiliziumbereich 235, der OD-Bereich 215 und die Interconnect-Struktur 265 definieren den PMOS-Transistor P11 (der in 1D gezeigt ist). Der Polysiliziumbereich 235 entspricht dem Gate des PMOS-Transistors P11, und die Interconnect-Struktur 267 entspricht einem Datenknoten MB2 in der entsprechenden Zelle 110B.
  • Transistoren, die den NMOS-Transistoren N10, N11, N12 und N13 für die Speicherzelle 110B von 1D entsprechen, sind in dem zweiten n-Implantationsbereich (z. B. dem Bereich NP2) mit OD-Bereichen 217 und 219 definiert.
  • Bei dieser Ausführungsform definieren die Interconnect-Struktur 263, der Polysiliziumbereich 233, der OD-Bereich 217 und die Interconnect-Struktur 275 den NMOS-Transistor N10 (der in 1D gezeigt ist). Der Polysiliziumbereich 233 entspricht dem Gate des NMOS-Transistors N10. Wie in 2 gezeigt ist, sind die Gates der NMOS-Transistoren N10 und N14 und des PMOS-Transistors P10 durch den Polysiliziumbereich 233 direkt verbunden. Die Interconnect-Struktur 275 entspricht einem Knoten, der mit dem Stromversorgungsknoten VSS verbunden werden soll.
  • Die Interconnect-Struktur 275, der Polysiliziumbereich 235, der OD-Bereich 217 und die Interconnect-Struktur 267 definieren den NMOS-Transistor N11 (der in 1D gezeigt ist). Der Polysiliziumbereich 235 entspricht dem Gate des NMOS-Transistors N11. Wie in 2 gezeigt ist, sind die Gates des NMOS-Transistors N11 und des PMOS-Transistors P11 durch den Polysiliziumbereich 235 direkt verbunden.
  • Die Interconnect-Struktur 261, der Polysiliziumbereich 231, der OD-Bereich 217 und die Interconnect-Struktur 263 definieren den NMOS-Transistor N12 (der in 1D gezeigt ist). Der Polysiliziumbereich 231 entspricht dem Gate des NMOS-Transistors N12, und die Interconnect-Struktur 261 entspricht einem Knoten, der mit der Schreibbitleitung WBL verbunden werden soll.
  • Die Interconnect-Struktur 267, der Polysiliziumbereich 237, der OD-Bereich 217 und die Interconnect-Struktur 269 definieren den NMOS-Transistor N13 (der in 1D gezeigt ist). Der Polysiliziumbereich 237 entspricht dem Gate des NMOS-Transistors N13, und die Interconnect-Struktur 269 entspricht einem Knoten, der mit der Schreibbitleitung WBLB verbunden werden soll.
  • Darüber hinaus sind Transistoren, die den NMOS-Transistoren N4, N5, N14 und N15 in den Lese-Anschlüssen für beide Speicherzellen 110A und 110B von 1D entsprechen, auch in dem zweiten n-Implantationsbereich (z. B. dem Bereich NP2) mit den OD-Bereichen 217 und 219 definiert.
  • Die Interconnect-Struktur 275, der Polysiliziumbereich 243, der OD-Bereich 219 und die Interconnect-Struktur 277 definieren den NMOS-Transistor N4 (der in 1D gezeigt ist). Der Polysiliziumbereich 243 entspricht dem Gate des NMOS-Transistors N4. Die Interconnect-Struktur 277, der Polysiliziumbereich 245, der OD-Bereich 219 und die Interconnect-Struktur 279 definieren den NMOS-Transistor N5 (der in 1D gezeigt ist). Der Polysiliziumbereich 245 entspricht dem Gate des NMOS-Transistors N5, und die Interconnect-Struktur 279 entspricht einem Knoten, der mit der Lesebitleitung RBL verbunden werden soll. Die NMOS-Transistoren N4 und N5 sind durch die Interconnect-Struktur 277 verbunden.
  • Die Interconnect-Struktur 273, der Polysiliziumbereich 233, der OD-Bereich 219 und die Interconnect-Struktur 275 definieren den NMOS-Transistor N14 (der in 1D gezeigt ist). Der Polysiliziumbereich 233 entspricht dem Gate des NMOS-Transistors N14. Die Interconnect-Struktur 271, der Polysiliziumbereich 241, der OD-Bereich 219 und die Interconnect-Struktur 273 definieren den NMOS-Transistor N15 (der in 1D gezeigt ist). Der Polysiliziumbereich 241 entspricht dem Gate des NMOS-Transistors N15. Die Interconnect-Struktur 271 entspricht einem Knoten, der mit der Lesebitleitung RBL verbunden werden soll. Die NMOS-Transistoren N14 und N15 sind durch die Interconnect-Struktur 273 verbunden.
  • 3 ist ein Layout-Diagramm 300 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das untere Schichten und mittlere Schichten (z. B. Kontakte und eine erste Metallschicht Mo) des Layouts zeigt. Die Speicherzellen von 3 basieren auf den Speicherzellen 110A und 110B von 1D und auf den unteren Schichten, die in dem Layout-Diagramm 200 von 2 gezeigt sind.
  • Wie in 3 gezeigt ist, kann die erste Metallschicht Mo Betriebsspannungsleitungen 312, 314 und 316 und Metallleitungselemente 322 bis 354 aufweisen.
  • Die erste Betriebsspannungsleitung 312 liegt in dem ersten n-Transistorbereich NP1 und ist so konfiguriert, dass sie die SRAM-Zelle mit einer ersten Gleichstromquelle, wie zum Beispiel dem Stromversorgungsknoten VSS, verbindet. Die zweite Betriebsspannungsleitung 314 liegt in dem p-Transistorbereich PP1 und ist parallel zu der ersten Betriebsspannungsleitung 312. Außerdem ist in der in 3 gezeigten Draufsicht die zweite Betriebsspannungsleitung 314 zwischen die OD-Bereiche 213 und 215 in dem p-Transistorbereich PP1 geschichtet. Die zweite Betriebsspannungsleitung 314 ist so konfiguriert, dass sie die SRAM-Zelle mit einer zweiten Gleichstromquelle, wie zum Beispiel dem Stromversorgungsknoten VDD, verbindet. Die dritte Betriebsspannungsleitung 316 liegt in dem zweiten n-Transistorbereich NP2 und ist parallel zu der ersten Betriebsspannungsleitung 312 und der zweiten Betriebsspannungsleitung 314. Auch die dritte Betriebsspannungsleitung 316 ist so konfiguriert, dass sie die SRAM-Zelle mit der ersten Gleichstromquelle, wie zum Beispiel dem Stromversorgungsknoten VSS, verbindet. Außerdem ist in der in 3 gezeigten Draufsicht die dritte Betriebsspannungsleitung 316 zwischen die OD-Bereiche 217 und 219 in dem zweiten n-Transistorbereich NP2 geschichtet.
  • Wie außerdem in 3 gezeigt ist, erstreckt sich ein Kontakt von der Betriebsspannungsleitung 312 nach unten bis zu der Interconnect-Struktur 255 in der lokalen Interconnect-Schicht, um entsprechende Source/Drainbereiche der Transistoren N0 und N1 mit dem Stromversorgungsknoten VSS zu verbinden. Ein Kontakt erstreckt sich von der Betriebsspannungsleitung 314 nach unten bis zu der Interconnect-Struktur 265 in der lokalen Interconnect-Schicht, um entsprechende Source/Drainbereiche der Transistoren P0, P1, P10 und P11 mit dem Stromversorgungsknoten VDD zu verbinden. Ein Kontakt erstreckt sich von der Betriebsspannungsleitung 316 nach unten bis zu der Interconnect-Struktur 275 in der lokalen Interconnect-Schicht, um entsprechende Source/Drainbereiche der Transistoren N4, N14, N10 und N11 mit dem Stromversorgungsknoten VSS zu verbinden.
  • Das Metallleitungselement 322 entspricht einem Knoten, der mit der Schreibwortleitung WWL[0] für die Speicherzelle 110A verbunden werden soll. Kontakte erstrecken sich einzeln von dem Metallleitungselement 322 nach unten, um Gatebereiche der Transistoren N2 und N3 miteinander zu verbinden.
  • Die Metallleitungselemente 324 und 326 entsprechen Knoten, die mit der Schreibbitleitung WBL bzw. WBLB verbunden werden sollen. Kontakte erstrecken sich von den Metallleitungselementen 324 und 326 nach unten, um die entsprechenden Source/Drainbereiche der Transistoren N2 und N3 mit dem Metallleitungselement 324 bzw. 326 zu verbinden.
  • Das Metallleitungselement 328 entspricht dem Datenknoten MB. Kontakte erstrecken sich einzeln von dem Metallleitungselement 328 nach unten, um den Gatebereich des Transistors P0 mit der Interconnect-Struktur 257 (die dem Source/Drainbereich des Transistors P1 entspricht) zu verbinden.
  • Das Metallleitungselement 332 entspricht dem Datenknoten MT. Kontakte erstrecken sich einzeln von dem Metallleitungselement 332 nach unten, um den Gatebereich des Transistors P1 mit der Interconnect-Struktur 253 (die dem Source/Drainbereich des Transistors P0 entspricht) zu verbinden.
  • Das Metallleitungselement 334 entspricht dem Datenknoten MT2. Kontakte erstrecken sich einzeln von dem Metallleitungselement 334 nach unten, um den Gatebereich des Transistors P11 mit der Interconnect-Struktur 263 (die dem Source/Drainbereich des Transistors P10 entspricht) zu verbinden.
  • Das Metallleitungselement 336 entspricht dem Datenknoten MB2. Kontakte erstrecken sich einzeln von dem Metallleitungselement 336 nach unten, um den Gatebereich des Transistors P10 mit der Interconnect-Struktur 267 (die dem Source/Drainbereich des Transistors P11 entspricht) zu verbinden.
  • Die Metallleitungselemente 338 und 342 entsprechen Knoten, die mit der Schreibbitleitung WBL bzw. WBLB verbunden werden sollen. Kontakte erstrecken sich einzeln von den Metallleitungselementen 338 und 342 nach unten, um die entsprechenden Source/Drainbereiche der Transistoren N12 und N13 mit dem Metallleitungselement 338 bzw. 342 zu verbinden.
  • Das Metallleitungselement 344 entspricht einem Knoten, der mit der Schreibwortleitung WWL[1] für die Speicherzelle 110B verbunden werden soll. Kontakte erstrecken sich einzeln von dem Metallleitungselement 344 nach unten, um die Gatebereiche der Transistoren N12 und N13 miteinander zu verbinden.
  • Das Metallleitungselement 346 entspricht einem Knoten, der mit dem Datenknoten MB verbunden werden soll. Ein Kontakt erstreckt sich von dem Metallleitungselement 346 nach unten, um den Gatebereich des Transistors N4 mit dem Metallleitungselement 346 zu verbinden.
  • Das Metallleitungselement 348 entspricht der Lesebitleitung RBL. Kontakte erstrecken sich einzeln von dem Metallleitungselement 348 nach unten, um die entsprechenden Source/Drainbereiche der Transistoren N5 und N15 miteinander zu verbinden.
  • Die Metallleitungselemente 352 und 354 entsprechen Knoten, die mit der Lesewortleitung RWL[1] bzw. RWL[0] für die Speicherzellen 110A und 110B verbunden werden sollen. Kontakte erstrecken sich einzeln von den Metallleitungselementen 352 und 354 nach unten, um die Gatebereiche der Transistoren N5 und N15 mit dem Metallleitungselement 352 bzw. 354 zu verbinden.
  • 4 ist ein Layout-Diagramm 400 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das mittlere Schichten und obere Schichten (z. B. eine zweite Metallschicht M1 und eine Durchkontaktierungsschicht VIA0 zwischen den Metallschichten M0 und M1) des Layouts zeigt. Die Speicherzellen von 4 basieren auf den Speicherzellen 110A und 110B von 1D und auf den Schichten, die in den Layout-Diagrammen 200 und 300 der 2 bzw. 3 gezeigt sind.
  • Wie in 4 gezeigt ist, kann die zweite Metallschicht M1 Metallleitungselemente 412 bis 426 aufweisen, die senkrecht zu Metallleitungselementen in der ersten Metallschicht Mo sind.
  • Das Metallleitungselement 412 entspricht der Schreibbitleitung WBL und ist über entsprechende Durchkontaktierungsstrukturen mit den Metallleitungselementen 324 und 338 in der ersten Metallschicht Mo verbunden.
  • Das Metallleitungselement 414 entspricht der Schreibwortleitung WWL[0] und ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 344 in der ersten Metallschicht Mo verbunden.
  • Das Metallleitungselement 416, das der Lesewortleitung RWL[1] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 352 in der ersten Metallschicht Mo verbunden.
  • Das Metallleitungselement 418, das dem Datenknoten MB entspricht, ist über entsprechende Durchkontaktierungsstrukturen mit den Metallleitungselementen 328 und 346 in der ersten Metallschicht Mo verbunden.
  • Das Metallleitungselement 422, das der Lesewortleitung RWL[0] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 354 in der ersten Metallschicht Mo verbunden.
  • Das Metallleitungselement 424, das der Schreibwortleitung WWL[0] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 322 in der ersten Metallschicht Mo verbunden.
  • Das Metallleitungselement 426, das der Schreibwortleitung WBLB entspricht, ist über entsprechende Durchkontaktierungsstrukturen mit den Metallleitungselementen 326 und 342 in der ersten Metallschicht Mo verbunden.
  • 5A ist ein Layout-Diagramm 500a eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das Anordnungen von Transistoren No bis N3, P0 und P1 in dem 6T-Teil 112A und Anordnungen von Transistoren N4 und N5 in dem Lese-Anschluss 114A der Speicherzelle 110A von 1D entsprechend dem in den 2 bis 4 gezeigten Layout zeigt. Wie in 5A gezeigt ist, werden die Transistoren N2 und N3 in dem Schreib-Anschluss in dem 6T-Teil 112A in einem ersten Dotierungsbereich (z. B. dem NP-Bereich NP1) hergestellt. Die Transistoren N4 und N5 in dem Lese-Anschluss 114A werden in einem zweiten Dotierungsbereich (z. B. dem NP-Bereich NP2) hergestellt. Der erste und der zweite Dotierungsbereich sind durch einen dritten Dotierungsbereich (z. B. den p-Plus-Bereich PP1) getrennt.
  • Außerdem überdeckt das 6T-Teil 112A die Dotierungsbereiche NP1 und PP1. In dem 6T-Teil 112A werden n-Transistoren N0 und N1 in einer Speichereinheit 510A der Speicherzelle 110A in dem NP-Bereich NP1 hergestellt, und p-Transistoren P0 und P1 der Speichereinheit 510A werden in dem p-Plus-Bereich PP1 hergestellt.
  • 5B ist ein Layout-Diagramm 500b eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das Anordnungen von Transistoren in den Speicherzellen 110A und 110B von 1D entsprechend dem in den 2 bis 4 gezeigten Layout zeigt. Wie in 5B gezeigt ist, ist der Lese-Anschluss 114A von dem Schreib-Anschluss und dem 6T-Teil 112A durch das 6T-Teil 112B (mit dem Schreib-Anschluss) der Speicherzelle 110B getrennt, die die Speicherzelle in der benachbarten Zeile und derselben Spalte der Speicherzelle 110A ist. Anders ausgedrückt, der erste Lese-Anschluss (z. B. der Lese-Anschluss 114A), der mit der Speicherzelle 110A assoziiert ist, ist von dem ersten Schreib-Anschluss (z. B. den Transistoren N2 und N3), der sich in dem 6T-Teil 112A befindet, durch den zweiten Schreib-Anschluss (z. B. die Transistoren N12 und N13) getrennt, der sich in dem 6T-Teil 112B der Speicherzelle 110B befindet.
  • Das 6T-Teil 112B überdeckt die Dotierungsbereiche NP2 und PP1. In dem 6T-Teil 112B werden n-Transistoren N10 und N11 der Speichereinheit 510B in dem NP-Bereich NP2 hergestellt, und p-Transistoren P10 und P11 der Speichereinheit 510B werden in dem p-Plus-Bereich PP1 hergestellt. Wie in 5B gezeigt ist, werden Transistoren N12 und N13 in dem Schreib-Anschluss in dem 6T-Teil 112B und in einem zweiten Dotierungsbereich (z. B. dem NP-Bereich NP2) hergestellt. Die Transistoren N14 und N15, die den Lese-Anschluss 114B bilden, werden ebenfalls in dem zweiten Dotierungsbereich (z. B. dem NP-Bereich NP2) hergestellt.
  • Wie vorstehend dargelegt worden ist, werden die Lesezugriffstransistoren N5 und N15 in unterschiedlichen Speicherzellen durch ein oder mehrere leitfähige Strukturelemente (z. B. das Metallleitungselement 348) in der leitfähigen Metallschicht Mo verbunden, die über den Transistoren N5 und N15 hergestellt ist.
  • Die Schreibzugriffstransistoren N2 und N12 in unterschiedlichen Speicherzellen werden durch ein oder mehrere leitfähige Strukturelemente (z. B. die Metallleitungselemente 324, 338, 412) in einer oder mehreren leitfähigen Metallschichten M0 und M1 verbunden, die über den Schreibzugriffstransistoren N2 und N12 hergestellt sind. Die Schreibzugriffstransistoren N3 und N13 in unterschiedlichen Speicherzellen werden ebenfalls durch ein oder mehrere leitfähige Strukturelemente (z. B. die Metallleitungselemente 326, 342, 426) in einer oder mehreren leitfähigen Metallschichten Mo und M1 verbunden, die über den Schreibzugriffstransistoren N3 und N13 hergestellt sind.
  • 5C ist ein Layout-Diagramm 500c eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das Anordnungen der 6T-Teile und der Lese-Anschlüsse von Speicherzellen, die den zwei Zeilen ROW[0] und ROW[1] und den zwei Spalten COL[0] und COL[1] entsprechen, gemäß dem in den 2 bis 4 gezeigten Layout zeigt. Wie in 5C gezeigt ist, können bei einigen Ausführungsformen die Lese-Anschlüsse der Speicherzellen in benachbarten Spalten in demselben Dotierungsbereich in dem Layout angeordnet werden.
  • Zum Beispiel enthält das Layout-Diagramm 500c zusätzlich zu den 6T-Teilen 112A und 112B und den Lese-Anschlüssen 114A und 114B der Speicherzellen 110A und 110B, die den Zeilen ROW[0] und ROW[1] in der Spalte COL[0] entsprechen, weiterhin 6T-Teile 112C und 112D und Lese-Anschlüsse 114C und 114D. Das 6T-Teil 112C und der Lese-Anschluss 114C sind Teil einer Speicherzelle, die der Zeile ROW[0] und der Spalte COL[1] entspricht. Das 6T-Teil 112D und der Lese-Anschluss 114D sind Teil einer Speicherzelle, die der Zeile ROW[1] und der Spalte COL[1] entspricht. Das 6T-Teil 112C überdeckt den PP-Bereich PP2 und den NP-Bereich NP3, und das 6T-Teil 112D überdeckt den NP-Bereich NP2 und den PP-Bereich PP2. Die Lese-Anschlüsse 114A, 114B, 114C und 114D der vier Speicherzellen werden in demselben NP-Bereich NP2 in dem Layout hergestellt.
  • Wie in den 5A bis 5C gezeigt ist, können durch richtiges Platzieren von Transistoren von 8T2P-SRAM-Zellen und durch Trennen des Lese- und des Schreib-Anschlusses der Speicherzelle die Standardzellenregeln für eine Leiterbahn-Trassierungszuweisung eingehalten werden. Daher kann der Standardzellen-basierte Entwurf zum Implementieren von SRAM-Zellen verwendet werden. Bei einigen Ausführungsformen kann durch Verwenden des Standardzellen-basierten Entwurfs eine kleinere Schaltkreisfläche für SRAM-Zellen realisiert werden, wenn die Matrixgröße klein ist.
  • 5D zeigt eine perspektivische Darstellung eines beispielhaften Transistors (z. B. des Transistors N2) in der SRAM-Zelle gemäß einigen Ausführungsformen. Der Transistor N2 weist in dem OD-Bereich 211 ein Paar Halbleiterfinnen 511a und 511b auf, die parallel zueinander über einem Halbleitersubstrat 520 verlaufen. Die Finnen 511a und 511b erstrecken sich von dem Halbleitersubstrat 520 durch Öffnungen in einem Isolationsbereich 522, wie etwa einer Siliziumdioxid- oder einer dielektrischen Low-k-Schicht, z. B. einer vergrabenen Oxidschicht (BOX-Schicht), nach oben. Eine leitfähige Gateelektrode (z. B. 221) überbrückt beide Halbleiterfinnen 511a und 511b, und ein Gatedielektrikum 524, wie etwa ein SiO2- oder ein High-k-Dielektrikum, trennt die Gateelektrode von den Halbleiterfinnen 511a und 511b. Ein Kontakt 526 verbindet die Gateelektrode (z.B. 221) mit dem Metallleitungselement 322 in der ersten Metallschicht Mo. Die lokale Interconnect-Leitung (z.B. Interconnect-Bereiche 251) schließt eine erste Gruppe von Source/Drainbereichen in den Finnen 511a und 511b auf einer Seite der Gateelektrode miteinander kurz; und eine zweite Interconnect-Leitung (in 5D nicht dargestellt) schließt eine zweite Gruppe von Source/Drainbereichen in den Finnen 511a und 511b auf der anderen Seite der Gateelektrode miteinander kurz, sodass die Finnen 511a und 511b als ein einziger FinFET statt als zwei FinFETs fungieren. Ein Kontakt 528 verbindet das Metallleitungselement 324 in der ersten Metallschicht Mo mit der lokalen Interconnect-Leitung (z. B. Interconnect-Bereichen 251). Bei einigen Ausführungsformen verbinden eine oder mehrere Durchkontaktierungen (siehe 4; in 5D jedoch nicht dargestellt) die Metallleitungselemente 322 und 324 in der ersten Metallschicht M0 mit entsprechenden Metallleitungselementen 424 und 412 in der zweiten Metallschicht M1.
  • 6 ist ein Schaltplan eines Teils einer Speicherschaltung 600 gemäß einigen Ausführungsformen. Im Vergleich zu der Speicherschaltung 100 von 1D sind die Zugriffstransistoren der Schreib-Anschlüsse in der Speicherschaltung 600 PMOS-Transistoren (z. B. die Transistoren P2, P3, P12 und P13) statt der NMOS-Transistoren (z. B. der Transistoren N2, N3, N12 und N13), die zuvor in der Speicherschaltung 100 von 1D gezeigt worden sind. Insbesondere weist ähnlich wie in 1D die Speicherschaltung 600 ebenfalls Speicherzellen auf, die in Spalten und einem oder mehreren Paaren von benachbarten Zeilen angeordnet sind. Bei den Ausführungsformen, die in 6 gezeigt sind, weist eine Speicherzelle 610A, die als eine typische Speicherzelle dargestellt ist, ein 6T-Teil 612A und einen Lese-Anschluss 614A auf. Das 6T-Teil 612A umfasst zwei p-Transistoren P0 und P1 und zwei n-Transistoren N0 und N1, die eine Speichereinheit bilden, und zwei weitere p-Transistoren P2 und P3 als Teil des Schreib-Anschlusses. Der Lese-Anschluss 614A weist zwei weitere n-Transistoren N4 und N5 auf. In ähnlicher Weise weist eine Speicherzelle 610B, die als eine weitere typische Speicherzelle dargestellt ist, ein 6T-Teil 612B und einen Lese-Anschluss 614B auf. Das 6T-Teil 612B umfasst zwei p-Transistoren P10 und P11 und zwei n-Transistoren N10 und N11, die eine Speichereinheit bilden, und zwei weitere p-Transistoren P12 und P13 als Teil des Schreib-Anschlusses. Der Lese-Anschluss 614B der Speicherzelle 610B weist zwei weitere n-Transistoren N14 und N15 auf.
  • Im Vergleich zu der Speicherschaltung 100 von 1D werden die n-Transistoren N2 und N3 durch den p-Transistor P2 bzw. P3 ersetzt. Außerdem werden die n-Transistoren N12 und N13 durch den p-Transistor P12 bzw. P13 ersetzt. Anders ausgedrückt, die Zugriffstransistoren der Schreib-Anschlüsse sind PMOS-Transistoren statt der NMOS-Transistoren (z. B. der Transistoren N2, N3, N12 und N13), die zuvor in 1D gezeigt worden sind.
  • 7 ist ein Layout-Diagramm 700 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das untere Schichten (z. B. Oxiddefinitionsbereiche, Gateschichten und Interconnect-Schichten) des Layouts zeigt. Die Speicherzellen von 7 basieren auf den Speicherzellen 610A und 610B von 6 und können zum Erläutern von Layout-Entwürfen anderer Speicherzellen in der Speicherschaltung 600 von 6 verwendet werden. Die Komponenten von 7, die den in den 2 bis 5 gezeigten Komponenten gleichen oder ähneln, erhalten dieselben Bezugssymbole, und daher entfällt ihre detaillierte Beschreibung.
  • Transistoren, die den NMOS-Transistoren N0 und N1 für die Speicherzelle 610A von 6 entsprechen, sind in dem ersten n-Implantationsbereich (z. B. dem Bereich NP1) mit dem OD-Bereich 211 definiert. Transistoren, die den NMOS-Transistoren N10 und N11 für die Speicherzelle 610B von 6 entsprechen, sind in dem zweiten n-Implantationsbereich (z. B. dem Bereich NP2) mit den OD-Bereichen 217 und 219 definiert. Außerdem sind Transistoren, die den NMOS-Transistoren N4, N5, N14 und N15 in den Lese-Anschlüssen für beide Speicherzellen 610A und 610B von 6 entsprechen, ebenfalls in dem zweiten n-Implantationsbereich (z. B. dem Bereich NP2) mit den OD-Bereichen 217 und 219 definiert. Konfigurationen der NMOS-Transistoren N0, N1, N10, N11, N4, N5, N14 und N15 für die Speicherzellen 610A und 610B sind denen für die Speicherzellen 110A und 110B von 1D ähnlich, und daher entfällt ihre detaillierte Beschreibung.
  • Transistoren, die den PMOS-Transistoren P0, P1, P10, P11, P12 und P13 für beide Speicherzellen 610A und 610B von 6 entsprechen, sind in dem p-Implantationsbereich (z. B. dem Bereich PP1) mit OD-Bereichen 213 und 215 definiert. Konfigurationen der PMOS-Transistoren P0, P1, P10 und P11 für die Speicherzellen 610A und 610B sind denen für die Speicherzellen 110A und 110B von 1D ähnlich, und daher entfällt ihre detaillierte Beschreibung.
  • Das Layout-Diagramm 700 enthält weiterhin Polysiliziumbereiche 721 bis 727 und Interconnect-Bereiche 731 und 733. Die Interconnect-Struktur 731, der Polysiliziumbereich 721, der OD-Bereich 213 und die Interconnect-Struktur 253 definieren den PMOS-Transistor P2 (der in 6 gezeigt ist). Der Polysiliziumbereich 721 entspricht dem Gate des PMOS-Transistors P2, und die Interconnect-Struktur 731 entspricht einem Knoten, der mit der Schreibbitleitung WBL verbunden werden soll, und er verbindet den PMOS-Transistor P2 und den PMOS-Transistor P12. Die Interconnect-Struktur 253 verbindet den PMOS-Transistor P0 und den PMOS-Transistor P2.
  • Die Interconnect-Struktur 257, der Polysiliziumbereich 723, der OD-Bereich 213 und die Interconnect-Struktur 733 definieren den PMOS-Transistor P3 (der in 6 gezeigt ist). Der Polysiliziumbereich 723 entspricht dem Gate des PMOS-Transistors P3, und die Interconnect-Struktur 733 entspricht einem Knoten, der mit der Schreibbitleitung WBLB verbunden werden soll, und sie verbindet den PMOS-Transistor P3 und den PMOS-Transistor P13. Die Interconnect-Struktur 257 verbindet den PMOS-Transistor P1 und den PMOS-Transistor P3.
  • Die Interconnect-Struktur 731, der Polysiliziumbereich 725, der OD-Bereich 215 und die Interconnect-Struktur 263 definieren den PMOS-Transistor P12 (der in 6 gezeigt ist). Der Polysiliziumbereich 725 entspricht dem Gate des PMOS-Transistors P12. Die Interconnect-Struktur 263 verbindet den PMOS-Transistor P10 und den PMOS-Transistor P12.
  • Die Interconnect-Struktur 267, der Polysiliziumbereich 727, der OD-Bereich 215 und die Interconnect-Struktur 733 definieren den PMOS-Transistor P13 (der in 6 gezeigt ist). Der Polysiliziumbereich 727 entspricht dem Gate des PMOS-Transistors P13. Die Interconnect-Struktur 267 verbindet den PMOS-Transistor P11 und den PMOS-Transistor P13.
  • 8 ist ein Layout-Diagramm 800 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das untere Schichten und mittlere Schichten (die Kontakte und die erste Metallschicht M0) des Layouts zeigt. Die Speicherzellen von 8 basieren auf den Speicherzellen 610A und 610B von 6 und auf den unteren Schichten, die in dem Layout-Diagramm 700 von 7 gezeigt sind. Die Komponenten von 8, die den in den 2 bis 5 gezeigten Komponenten gleichen oder ähneln, erhalten dieselben Bezugssymbole, und daher entfällt ihre detaillierte Beschreibung.
  • Wie in 8 gezeigt ist, kann die erste Metallschicht Mo Betriebsspannungsleitungen 312, 314 und 316 und Metallleitungselemente 322 bis 354 aufweisen. Konfigurationen der Betriebsspannungsleitungen 312, 314 und 316 und ihrer Kontakte, die den Versorgungsspannungsknoten VSS und VDD für die Speicherzellen 610A und 610B entsprechen, sind denen ähnlich, die in dem Layout-Diagramm 300 von 3 gezeigt sind, und daher entfällt ihre detaillierte Beschreibung. Konfigurationen der Metallleitungselemente 346 bis 354 und ihrer Kontakte, die den Lese-Anschlüssen für die Speicherzellen 610A und 610B entsprechen, sind denen ähnlich, die in dem Layout-Diagramm 300 von 3 gezeigt sind, und daher entfällt ihre detaillierte Beschreibung.
  • Im Vergleich zu dem Layout-Diagramm 300 von 3 werden bei den Ausführungsformen von 8 Anordnungen von Metallleitungselementen 812 bis 828 in der ersten Metallschicht M0 modifiziert, um Speicherzellen 610A und 610B unter Verwendung von PMOS-Transistoren als die Zugriffstransistoren des Lese-Anschlusses (z. B. die Transistoren P2, P3, P12 und P13) zu realisieren.
  • Das Metallleitungselement 812 entspricht dem Datenknoten MT. Kontakte erstrecken sich einzeln von dem Metallleitungselement 812 nach unten, um den Gatebereich des Transistors P1 mit der Interconnect-Struktur 253 (die dem Source/Drainbereich des Transistors Po entspricht) zu verbinden.
  • Das Metallleitungselement 814 entspricht dem Datenknoten MB. Kontakte erstrecken sich einzeln von dem Metallleitungselement 814 nach unten, um den Gatebereich des Transistors P0 mit der Interconnect-Struktur 257 (die dem Source/Drainbereich des Transistors P1 entspricht) zu verbinden.
  • Das Metallleitungselement 816 entspricht einem Knoten, der mit der Schreibbitleitung WBLB verbunden werden soll. Ein Kontakt erstreckt sich von dem Metallleitungselement 816 nach unten, um die Interconnect-Bereiche 733 (die den Source/Drainbereichen der Transistoren P3 und P13 entsprechen) mit dem Metallleitungselement 816 zu verbinden.
  • Das Metallleitungselement 818 entspricht einem Knoten, der mit der Schreibwortleitung WWL[0] für die Speicherzelle 110A verbunden werden soll. Kontakte erstrecken sich einzeln von dem Metallleitungselement 818 nach unten, um die Gatebereiche der Transistoren P2 und P3 miteinander zu verbinden.
  • Das Metallleitungselement 822 entspricht einem Knoten, der mit der Schreibwortleitung WWL[1] für die Speicherzelle 110B verbunden werden soll. Kontakte erstrecken sich einzeln von dem Metallleitungselement 822 nach unten, um die Gatebereiche der Transistoren P12 und P13 miteinander zu verbinden.
  • Das Metallleitungselement 824 entspricht einem Knoten, der mit der Schreibbitleitung WBL verbunden werden soll. Ein Kontakt erstreckt sich von dem Metallleitungselement 824 nach unten, um die Interconnect-Bereiche 731 (die den Source/Drainbereichen der Transistoren P2 und P12 entsprechen) mit dem Metallleitungselement 824 zu verbinden.
  • Das Metallleitungselement 826 entspricht dem Datenknoten MB2. Kontakte erstrecken sich einzeln von dem Metallleitungselement 826 nach unten, um den Gatebereich des Transistors P10 mit der Interconnect-Struktur 267 (die dem Source/Drainbereich des Transistors P11 entspricht) zu verbinden.
  • Das Metallleitungselement 828 entspricht dem Datenknoten MT2. Kontakte erstrecken sich einzeln von dem Metallleitungselement 828 nach unten, um den Gatebereich des Transistors P11 mit der Interconnect-Struktur 263 (die dem Source/Drainbereich des Transistors P10 entspricht) zu verbinden.
  • 9 ist ein Layout-Diagramm 900 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das mittlere Schichten und obere Schichten (z. B. eine zweite Metallschicht M1 und eine Durchkontaktierungsschicht VIA0 zwischen den Metallschichten Mo und M1) des Layouts zeigt. Die Speicherzellen von 9 basieren auf den Speicherzellen 610A und 610B von 6 und auf den Schichten, die in den Layout-Diagrammen 700 und 800 der 7 bzw. 8 gezeigt sind.
  • Wie in 9 gezeigt ist, kann die zweite Metallschicht M1 Metallleitungselemente 912 bis 926 aufweisen, die senkrecht zu Metallleitungselementen in der ersten Metallschicht Mo sind.
  • Das Metallleitungselement 912 entspricht der Schreibbitleitung WBL. Das Metallleitungselement 824 in der ersten Metallschicht M0 ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 912 verbunden.
  • Das Metallleitungselement 914 entspricht der Schreibwortleitung WWL[1]. Das Metallleitungselement 822 in der ersten Metallschicht M0 ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 914 verbunden.
  • Das Metallleitungselement 916 entspricht der Lesewortleitung RWL[1]. Die Konfiguration des Metallleitungselements 916 ist der des Metallleitungselements 416 von 4 ähnlich, und daher entfällt seine detaillierte Beschreibung.
  • Das Metallleitungselement 918 entspricht dem Datenknoten MB. Die Metallleitungselemente 814 und 346 in der ersten Metallschicht M0 sind über entsprechende Durchkontaktierungsstrukturen mit dem Metallleitungselement 918 verbunden.
  • Das Metallleitungselement 922 entspricht der Lesewortleitung RWL[0]. Die Konfiguration des Metallleitungselements 922 ist der des Metallleitungselements 422 von 4 ähnlich, und daher entfällt seine detaillierte Beschreibung.
  • Das Metallleitungselement 924 entspricht der Schreibwortleitung WWL[0]. Das Metallleitungselement 818 in der ersten Metallschicht Mo ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 924 verbunden.
  • Das Metallleitungselement 926 entspricht der Schreibbitleitung WBLB. Das Metallleitungselement 816 in der ersten Metallschicht M0 ist über entsprechende Durchkontaktierungsstrukturen mit dem Metallleitungselement 926 verbunden.
  • 10A ist ein Layout-Diagramm 1000a eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das Anordnungen von Transistoren N0, N1 und P0 bis P3 in dem 6T-Teil 612A und Anordnungen von Transistoren N4 und N5 in dem Lese-Anschluss 614A der Speicherzelle 610A von 6 entsprechend dem in den 7 bis 9 gezeigten Layout zeigt. Wie in 10A gezeigt ist, werden die Transistoren P2 und P3, die den Schreib-Anschluss in dem 6T-Teil 612A bilden, in dem PP-Bereich PP1 hergestellt. Der Lese-Anschluss 614A ist in dem NP-Bereich NP2 angeordnet. Die Transistoren P2 und P3 und die Transistoren N4 und N5 in dem Lese-Anschluss 614A sind voneinander beabstandet. Außerdem überdeckt das 6T-Teil 612A die Dotierungsbereiche NP1 und PP1. Ähnlich wie bei dem 6T-Teil 112A von 5A werden bei dem 6T-Teil 612A n-Transistoren N0 und N1 in dem NP-Bereich NP1 hergestellt, und p-Transistoren P0 und P1 werden in dem PP-Bereich PP1 hergestellt.
  • 10B ist ein Layout-Diagramm 1000b eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das Anordnungen von Transistoren in den Speicherzellen 610A und 610B von 6 entsprechend dem in den 7 bis 9 gezeigten Layout zeigt. Wie in 10B gezeigt ist, ist der Lese-Anschluss 614A von dem Schreib-Anschluss und dem 6T-Teil 612A durch das 6T-Teil 612B (mit dem Schreib-Anschluss) der Speicherzelle 610B getrennt, die die Speicherzelle in der benachbarten Zeile und derselben Spalte der Speicherzelle 610A ist.
  • Das 6T-Teil 612B überdeckt die Dotierungsbereiche NP2 und PP1. Bei dem 6T-Teil 612B werden n-Transistoren N10 und N11 in dem NP-Bereich NP2 hergestellt, und p-Transistoren P10 und P11 werden in dem PP-Bereich PP1 hergestellt. Wie in 10B gezeigt ist, werden Transistoren P12 und P13, die den Schreib-Anschluss in dem 6T-Teil 612B bilden, in dem PP-Bereich PP1 hergestellt. Die Transistoren N14 und N15 in dem Lese-Anschluss 614B werden in dem NP-Bereich NP2 hergestellt. Ähnlich wie bei den Ausführungsformen von 5B ist in dem Layout-Diagramm 1000b der erste Lese-Anschluss (z. B. der Lese-Anschluss 614A), der mit der Speicherzelle 610A assoziiert ist, von dem ersten Schreib-Anschluss (z. B. den Transistoren P2 und P3), der sich in dem 6T-Teil 612A befindet, durch den zweiten Schreib-Anschluss (z. B. die Transistoren P12 und P13) getrennt, der sich in dem 6T-Teil 612B der Speicherzelle 610B befindet.
  • 11 ist ein Schaltplan eines Teils einer Speicherschaltung 1100 gemäß einigen weiteren Ausführungsformen. Ähnlich wie in 1D weist die Speicherschaltung 1100 ebenfalls Speicherzellen auf, die in Spalten und einem oder mehreren Paaren von benachbarten Zeilen angeordnet sind. Zum Beispiel weist die Speicherschaltung 1100 Speicherzellen 1110A und 1110B auf, die zu einer Spalte COL gehören. Außerdem gehört die Speicherzelle 1110A zu einer ersten Zeile ROW[0], und die Speicherzelle 1110B gehört zu einer zweiten Zeile ROW[1].
  • Im Gegensatz zu den 2P-8T-SRAM-Zellen (z. B. den Speicherzellen 110A und 110B), die in 1D gezeigt sind, sind die Speicherzellen 1110A und 1110B 3P-10T-SRAM-Zellen (SRAM-Zellen mit drei Anschlüssen und zehn Transistoren). Eine 3P-Speicherzelle enthält ein 6T-Teil (z. B. 1112A und 1112B) mit einem Schreib-Anschluss und zwei Lese-Anschlüssen (z. B. 1114A und 1116A; 1114B und 1116B) und kann bei einem Betrieb mit zwei oder drei Anschlüssen verwendet werden. Bei einem Betrieb mit drei Anschlüssen sind zwei Lese-Anschlüsse 1114A und 1116A für die Speicherzelle 1110A unabhängig. Wie in 11 gezeigt ist, ist zum Beispiel der erste Lese-Anschluss 1114A der Speicherzelle 1110A mit einer ersten Lesewortleitung RWL[0] verbunden, und der zweite Lese-Anschluss 1116A der Speicherzelle 1110A ist mit einer zweiten Lesewortleitung RWL2[0] verbunden. Die Lese-Anschluss-Operationen der Lese-Anschlüsse 1114A und 1116A können unsymmetrische Leseoperationen sein, bei denen der Wert der Zelle aufrechterhalten wird. Bei dem Betrieb mit zwei Anschlüssen werden die Lese-Anschlüsse 1114A und 1116A zum Beispiel durch eine einzige Lesewortleitung (nicht dargestellt) verbunden. Für den Betrieb mit zwei Lese-Anschlüssen kann ein Spannungsdifferenz-Leseverstärker-Schema verwendet werden.
  • Bei den Ausführungsformen, die in 11 gezeigt sind, entspricht eine Speicherzelle 1110A, die als eine typische Speicherzelle dargestellt ist, Folgendes auf: zwei p-Transistoren P0 und P1 und zwei n-Transistoren N0 und N1, die eine Speichereinheit bilden; zwei weitere n-Transistoren N2 und N3 als Teil des Schreib-Anschlusses der Speicherzelle 1110A; zwei weitere n-Transistoren N4 und N5 als Teil eines ersten Lese-Anschlusses der Speicherzelle 1110A; und zwei weitere n-Transistoren N6 und N7 als Teil eines zweiten Lese-Anschlusses der Speicherzelle 1110A. In ähnlicher Weise weist eine Speicherzelle 1110B, die als eine weitere typische Speicherzelle dargestellt ist, Folgendes auf: zwei p-Transistoren P10 und P11 und zwei n-Transistoren N10 und N11, die eine Speichereinheit bilden; zwei weitere n-Transistoren N12 und N13 als Teil des Schreib-Anschlusses der Speicherzelle 1110B; zwei weitere n-Transistoren N14 und N15 als Teil eines ersten Lese-Anschlusses der Speicherzelle 1110B; und zwei weitere n-Transistoren N16 und N17 als Teil eines zweiten Lese-Anschlusses der Speicherzelle 1110B.
  • Im Vergleich zu der Speicherschaltung 100 von 1D enthalten die Speicherzellen 1110A und 1110B jeweils weiterhin einen zweiten Lese-Anschluss mit zwei n-Transistoren (z. B. den Transistoren N6 und N7, die den Lese-Anschluss 1116A für die Speicherzelle 1110A bilden, und Transistoren N16 und N17, die den Lese-Anschluss 1116B für die Speicherzelle 1110B bilden).
  • Der Transistor N6 hat zum Beispiel eine Source, die mit einem Stromversorgungsknoten VSS verbunden ist, ein Gate, das mit dem Datenknoten MT verbunden ist, und einen Drain, der mit dem Transistor N7 verbunden ist. Der Transistor N6 ist so konfiguriert, dass er ausgeschaltet wird, wenn sein Gate einen Spannungspegel hat, der dem logisch niedrigen Wert entspricht, und eingeschaltet wird, wenn sein Gate einen Spannungspegel hat, der dem logisch hohen Wert entspricht. Der Transistor N6 funktioniert auch als eine Ziehvorrichtung, die so konfiguriert ist, dass sie in Reaktion auf den Spannungspegel an dem Datenknoten MT einen Zwischenknoten IN2 selektiv mit dem Stromversorgungsknoten VSS verbindet.
  • Der Transistor N7 ist mit einer Lesebitleitung RBL2 an einem Zugriffsknoten AN4 und mit dem Drain des Transistors N6 verbunden. Die Lesewortleitung RWL2[0] ist mit einem Gate des Transistors N7 verbunden. Der Transistor N7 funktioniert als ein Lese-Durchgangsgate, das von der Lesewortleitung RWL2[0] gesteuert wird.
  • Die Speicherzelle 1110B hat eine Konfiguration, die der der Speicherzelle 1110A ähnlich ist. Der Transistor N16 hat zum Beispiel eine Source, die mit einem Stromversorgungsknoten VSS verbunden ist, ein Gate, das mit dem Datenknoten MT2 verbunden ist, und einen Drain, der mit dem Transistor N17 verbunden ist. Der Transistor N16 ist so konfiguriert, dass er ausgeschaltet wird, wenn sein Gate einen Spannungspegel hat, der dem logisch niedrigen Wert entspricht, und eingeschaltet wird, wenn sein Gate einen Spannungspegel hat, der dem logisch hohen Wert entspricht. Der Transistor N16 funktioniert auch als eine Ziehvorrichtung, die so konfiguriert ist, dass sie in Reaktion auf den Spannungspegel an dem Datenknoten MT2 den Zwischenknoten selektiv mit dem Stromversorgungsknoten VSS verbindet.
  • Der Transistor N17 ist mit der Lesebitleitung RBL2 an dem entsprechenden Zugriffsknoten und mit dem Drain des Transistors N16 verbunden. Die Lesewortleitung RWL2[0] ist mit einem Gate des Transistors N17 verbunden. Der Transistor N17 funktioniert als ein Lese-Durchgangsgate, das von einer Lesewortleitung RWL2[1] gesteuert wird.
  • Für die Speicherzellen 1110A und 1110B hat jeder Lese-Anschluss 114A und 114B sowie 116A und 116B eine gesonderte Steuerleitung (RWL[0], RWL[1], RWL2[0], RWL2[1]). Die Leseoperationen können unabhängig oder gleichzeitig ausgeführt werden. Durch Verwenden von zwei Lese-Anschlüssen wird die Flexibilität erhöht, und es können zwei Ausgangssignale gleichzeitig aus der Zelle gelesen werden.
  • 12 ist ein Layout-Diagramm 1200 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das untere Schichten (z. B. Oxiddefinitionsbereiche, Gateschichten und Interconnect-Schichten) des Layouts zeigt. Die Speicherzellen von 12 basieren auf den Speicherzellen 1110A und 1110B von 11 und können zum Erläutern von Layout-Entwürfen anderer Speicherzellen in der Speicherschaltung 1100 von 11 verwendet werden.
  • Im Vergleich zu dem Layout-Diagramm 200 von 2 weist das Layout-Diagramm 1200 weiterhin Folgendes auf: einen OD-Bereich 1211, der n-Implantationsbereiche bezeichnet, die in dem p-Wannenbereich 204 vergraben sind; Polysiliziumbereiche 1221, 1223 und 1227; und Interconnect-Bereiche 1231, 1233, 1237 und 1239. Bei einigen Ausführungsformen entsprechen die Interconnect-Bereiche 251 bis 279 und 1231 bis 1239 leitfähigen Strukturen einer gemeinsamen Schicht. Ein Durchschnittsfachmann dürfte erkennen, dass eine oder mehrere der hier beschriebenen Layout-Strukturen zum Herstellen einer Gruppe von Masken verwendet werden können, die wiederum zum Herstellen einer Speicherzelle in einem integrierten Schaltkreis verwendet werden können.
  • Wie in 12 gezeigt ist, sind NMOS-Transistoren N0, N1, N2 und N3, die in dem ersten n-Implantationsbereich (z. B. dem Bereich NP1) definiert sind, denen von 2 ähnlich, und daher entfällt ihre detaillierte Beschreibung.
  • Darüber hinaus sind Transistoren, die den NMOS-Transistoren N6, N7, N16 und N17 in zweiten Lese-Anschlüssen RP2a und RP2b für beide Speicherzellen 1110A und 1110B von 11 entsprechen, ebenfalls in dem ersten n-Implantationsbereich (z. B. dem Bereich NP1) definiert.
  • Die Interconnect-Struktur 255, der Polysiliziumbereich 225, der OD-Bereich 1211 und die Interconnect-Struktur 1237 definieren den NMOS-Transistor N6 (der in 11 gezeigt ist). Der Polysiliziumbereich 225 entspricht außerdem dem Gate des NMOS-Transistors N6 und verbindet die Gates der Transistoren N1, N6 und P1.
  • Die Interconnect-Struktur 1237, der Polysiliziumbereich 1227, der OD-Bereich 1211 und die Interconnect-Struktur 1239 definieren den NMOS-Transistor N7 (der in 11 gezeigt ist). Der Polysiliziumbereich 1227 entspricht außerdem dem Gate des NMOS-Transistors N7, und die Interconnect-Struktur 1239 entspricht einem Knoten, der mit der Lesebitleitung RBL2 verbunden werden soll. Die NMOS-Transistoren N6 und N7 sind durch die Interconnect-Struktur 1237 verbunden.
  • Die Interconnect-Struktur 1233, der Polysiliziumbereich 1223, der OD-Bereich 1211 und die Interconnect-Struktur 255 definieren den NMOS-Transistor N16 (der in 11 gezeigt ist). Der Polysiliziumbereich 1223 entspricht dem Gate des NMOS-Transistors N16.
  • Die Interconnect-Struktur 1231, der Polysiliziumbereich 1221, der OD-Bereich 1211 und die Interconnect-Struktur 1233 definieren den NMOS-Transistor N17 (der in 11 gezeigt ist). Der Polysiliziumbereich 1221 entspricht dem Gate des NMOS-Transistors N17. Die Interconnect-Struktur 1231 entspricht einem Knoten, der mit der Lesebitleitung RBL2 verbunden werden soll. Die NMOS-Transistoren N16 und N17 sind durch die Interconnect-Struktur 1233 verbunden.
  • PMOS-Transistoren P0, P1, P10 und P11, die in dem p-Implantationsbereich (z. B. dem Bereich PP1) definiert sind, sind denen von 2 ähnlich, und daher entfällt ihre detaillierte Beschreibung. NMOS-Transistoren N10, N11, N12 und N13 und NMOS-Transistoren N4, N5, N14 und N15 (in den ersten Lese-Anschlüssen der Speicherzellen 1110A und 1110B), die in dem zweiten n-Implantationsbereich (z. B. dem Bereich NP2) definiert sind, sind denen von 2 ähnlich, und daher entfällt ihre detaillierte Beschreibung.
  • 13 ist ein Layout-Diagramm 1300 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das untere Schichten und mittlere Schichten (z. B. die Kontakte und die erste Metallschicht M0) des Layouts zeigt. Die Speicherzellen von 13 basieren auf den Speicherzellen 1110A und 1110B von 11 und auf den unteren Schichten, die in dem Layout-Diagramm 1200 von 12 gezeigt sind.
  • Wie in 13 gezeigt ist, sind die Betriebsspannungsleitungen 312, 314 und 316 und die Metallleitungselemente 322 bis 354 denen von 3 ähnlich, und daher entfällt ihre detaillierte Beschreibung.
  • Außerdem weist die erste Metallschicht M0 weiterhin Metallleitungselemente 1312, 1314, 1316 und 1318 auf. Die Metallleitungselemente 1312 und 1314 entsprechen Knoten, die mit der Lesewortleitung RWL2[1] bzw. RWL2[0] für die Speicherzellen 110A und 110B verbunden werden sollen. Kontakte erstrecken sich von den Metallleitungselementen 1312 und 1314 nach unten, um die Gatebereiche der Transistoren N17 und N7 mit den Metallleitungselementen 1312 bzw. 1314 zu verbinden.
  • Das Metallleitungselement 136 entspricht der Lesebitleitung RBL2. Kontakte erstrecken sich von dem Metallleitungselement 1316 nach unten, um die entsprechenden Source/Drainbereiche der Transistoren N17 und N7 miteinander zu verbinden.
  • Das Metallleitungselement 1318 entspricht einem Knoten, der mit dem Datenknoten MT2 verbunden werden soll. Ein Kontakt erstreckt sich von dem Metallleitungselement 1318 nach unten, um den Gatebereich des Transistors N16 mit dem Metallleitungselement 1318 zu verbinden.
  • 14 ist ein Layout-Diagramm 1400 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das mittlere Schichten und obere Schichten (z. B. die zweite Metallschicht M1 und die Durchkontaktierungsschicht VIA0 zwischen den Metallschichten Mo und M1) des Layouts zeigt. Die Speicherzellen von 14 basieren auf den Speicherzellen 1110A und 1110B von 11 und auf den Schichten, die in den Layout-Diagrammen 1200 und 1300 der 12 bzw. 13 gezeigt sind.
  • Wie in 14 gezeigt ist, sind die Metallleitungselemente 412, 414, 418, 424 und 426 in der zweiten Metallschicht M1 denen von 4 ähnlich, und daher entfällt ihre detaillierte Beschreibung. Die zweite Metallschicht M1 weist weiterhin Metallleitungselemente 1412, 1414, 1416, 1418 und 1422 auf, die senkrecht zu den Metallleitungselementen in der ersten Metallschicht Mo sind.
  • Das Metallleitungselement 1412, das der Lesewortleitung RWL2[1] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 1312 in der ersten Metallschicht M0 verbunden.
  • Das Metallleitungselement 1414, das dem Datenknoten MT2 entspricht, ist über entsprechende Durchkontaktierungsstrukturen mit den Metallleitungselementen 1318 und 334 in der ersten Metallschicht M0 verbunden.
  • Das Metallleitungselement 1416, das der Lesewortleitung RWL[1] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 352 in der ersten Metallschicht M0 verbunden.
  • Das Metallleitungselement 1418, das der Lesewortleitung RWL2[0] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 1314 in der ersten Metallschicht M0 verbunden.
  • Das Metallleitungselement 1422, das der Lesewortleitung RWL[0] entspricht, ist über eine entsprechende Durchkontaktierungsstruktur mit dem Metallleitungselement 354 in der ersten Metallschicht Mo verbunden.
  • 15 ist ein Layout-Diagramm 1500 eines Teils einer Speicherschaltung gemäß einigen Ausführungsformen, das Anordnungen von Transistoren in den Speicherzellen 1110A und 1110B von 11 entsprechend dem in den 12 bis 14 gezeigten Layout darstellt.
  • Wie in 15 gezeigt ist, sind die 6T-Teile 1112A und 1112B und die Lese-Anschlüsse 1114A und 1114B der Speicherzellen 1110A und 1110B den 6T-Teilen 112A und 112B bzw. den Lese-Anschlüssen 114A und 114B von 5B ähnlich, und daher entfällt ihre detaillierte Beschreibung. Im Vergleich zu dem Layout-Diagramm 500b von 5B enthält das Layout-Diagramm 1500 weiterhin die zweiten Lese-Anschlüsse 1116A und 1116B der Speicherzellen 1110A und 1110B.
  • Wie in 15 gezeigt ist, werden die Transistoren N6 und N7 in dem Lese-Anschluss 1116A und die Transistoren N16 und N17 in dem Lese-Anschluss 1116B in dem NP-Bereich NP1 hergestellt. Anders ausgedrückt, die n-Transistoren N6 und N7, die den Lese-Anschluss 1116A bilden, und die n-Transistoren N0, N1, N2 und N3 in dem 6T-Teil 1112A werden in demselben Dotierungsbereich NP1 hergestellt. Die n-Transistoren N16 und N17, die den Lese-Anschluss 1116B bilden, sind von dem 6T-Teil 1112B durch das 6T-Teil 1112A (mit dem Schreib-Anschluss) der Speicherzelle 1110A getrennt, die die Speicherzelle in der benachbarten Zeile und derselben Spalte der Speicherzelle 1110B ist.
  • 16 ist ein Layout-Diagramm eines Teils einer Speicherschaltung 1600 gemäß einigen Ausführungsformen. Wie in 16 gezeigt ist, können die Transistoren N0 bis N5, N10 bis N15, P0, P1, P10 und P11 auch zum Realisieren einer 16T-TCAM-Speicherzelle (TCAM: Ternary Content Addressable Memory) verwendet werden. In der Speicherschaltung 1600 funktionieren die Transistoren N4 und N14 als Daten-Gate-Transistoren, und die Transistoren N5 und N15 funktionieren als Such-Gate-Transistoren. Wie in 16 gezeigt ist, sind die Gates der Transistoren N4 und N14 mit dem Datenknoten MB bzw. dem Datenknoten MB2 verbunden. Bei einigen Ausführungsformen sind die Transistoren N5 und N15 beide mit einer Anpassungsleitung ML verbunden. Das Gate des Transistors N5 ist mit einer Suchleitung SL verbunden, und das Gate des Transistors N15 ist mit einer komplementären Suchleitung SLB verbunden.
  • Wie vorstehend dargelegt worden ist, kann der Layout-Entwurf, der vorstehend unter Bezugnahme auf die 1D bis 5 für 8T2P-Speicherzellen erörtert worden ist, durch Modifizieren der Verbindungen in den Metallschichten und Durchkontaktierungen auch für TCAM-Zellen verwendet werden. Anders ausgedrückt, die Transistoren N0, N1, N2 und N3 in einer ersten SRAM-Zelle der TCAM-Speicherzelle werden in dem ersten NP-Bereich angeordnet, während die Transistoren N4, N5, N14 und N15, die eine Vergleichsschaltung der TCAM-Speicherzelle bilden in einem zweiten NP-Bereich angeordnet werden, der von dem ersten NP-Bereich getrennt ist. Bei einigen Ausführungsformen sind die Transistoren N10, N11, N12 und N13 in einer zweiten SRAM-Zelle der TCAM-Speicherzelle ebenfalls in dem zweiten NP-Bereich angeordnet. Die Transistoren P0, P1, P10 und P11 sind in dem ersten PP-Bereich zwischen dem ersten und dem zweiten NP-Bereich angeordnet.
  • 17 ist ein Blockdiagramm eines Integrierter-Schaltkreis-Entwurfssystems 1700 zum Entwerfen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Erfindung. Bei einigen Ausführungsformen ist das System 1700 eine Universal-Rechenvorrichtung, die ein Verfahren 1800 von 18 gemäß einer oder mehreren Ausführungsformen implementiert. Das Steuersystem 1700 weist einen Hardware-Prozessor 1702 und ein nichtflüchtiges maschinenlesbares Speichermedium 1704 auf, das mit einem Computerprogrammcode 1706, d. h., einem Satz von ausführbaren Befehlen, codiert ist, d. h., es speichert den Satz von ausführbaren Befehlen. Das maschinenlesbare Speichermedium 1704 ist außerdem mit Befehlen 1707 zum Anschließen an Fertigungsmaschinen zum Herstellen einer Halbleitervorrichtung codiert. Der Prozessor 1702 ist über einen Bus 1708 mit dem maschinenlesbaren Speichermedium 1704 elektrisch verbunden. Der Prozessor 1702 ist über den Bus 1708 außerdem mit einer E/A-Schnittstelle 1710 elektrisch verbunden. Weiterhin ist eine Netzwerk-Schnittstelle 1712 über den Bus 1708 mit dem Prozessor 1702 elektrisch verbunden. Die Netzwerk-Schnittstelle 1712 ist mit einem Netzwerk 1714 verbunden, sodass der Prozessor 1702 und das maschinenlesbare Speichermedium 1704 externe Elemente über das Netzwerk 1714 verbinden können. Der Prozessor 1702 ist so konfiguriert, dass er den Computerprogrammcode 1706, der in dem maschinenlesbaren Speichermedium 1704 codiert ist, abarbeitet, damit das System 1700 zum Durchführen einiger oder aller Prozesse verwendet werden kann, die für das Verfahren 1800 beschrieben werden.
  • Bei einer oder mehreren Ausführungsformen ist der Prozessor 1702 ein Hauptprozessor (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine andere geeignete Verarbeitungseinheit.
  • Bei einer oder mehreren Ausführungsformen ist das maschinenlesbare Speichermedium 1704 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder -vorrichtung). Das maschinenlesbare Speichermedium 1704 ist zum Beispiel ein Halbleiter- oder Festkörperspeicher, ein Magnetband, eine Wechselplatte, ein Direktzugriffsspeicher (RAM), ein Festspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. Bei einer oder mehreren Ausführungsformen, bei denen optische Platten verwendet werden, ist das maschinenlesbare Speichermedium 1704 eine Compact Disc Read-Only Memory (CD-ROM), eine Compact Disc Read/Write (CD-R/W) und/oder eine digitale Videoplatte (DVD).
  • Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 1704 den Computerprogrammcode 1706, der so konfiguriert ist, dass er das System 1700 veranlasst, das Verfahren 1800 durchzuführen. Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 1704 außerdem Informationen, die zum Durchführen des Verfahrens 1800 benötigt werden, sowie Informationen, die während des Durchführens des Verfahrens 1800 erzeugt werden, wie etwa ein OD-Bereich-Layout 1716, ein Polysiliziumstruktur-Layout 1718, ein Erster-IC-Bereich-Layout 1720 (IC: Interconnect), ein Zweiter-IC-Bereich-Layout 1722, einen Layout-Editor 1724, ein Erste-Metallstruktur-Layout 1726, ein Zweite-Metallstruktur-Layout 1728, ein Erste-leitfähige-Leitung-Layout 1730, ein Zweite-leitfähige-Leitung-Layout 1732 und/oder eine Gruppe von ausführbaren Befehlen zum Ausführen der Schritte des Verfahrens 1800.
  • Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 1704 Befehle 1707 zum Anschließen an externe Maschinen. Mit den Befehlen 1707 kann der Prozessor 1702 Befehle erzeugen, die von den externen Maschinen gelesen werden können, um das Verfahren 1800 während eines Entwurfsprozesses effektiv zu implementieren. Bei einigen Ausführungsformen wird der Entwurfsprozess für eine Halbleitervorrichtung verwendet, die ein oder mehrere Schaltkreiselemente aufweist.
  • Das Steuersystem 1700 weist die E/A-Schnittstelle 1710 auf. Die E/A-Schnittstelle 1710 ist mit externen Schaltungen verbunden. Bei einer oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 1710 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Touchpad, einen Touchscreen und/oder Cursor-Richtungstasten zum Senden von Informationen und Befehlen an den Prozessor 1702.
  • Das Steuersystem 1700 weist außerdem die Netzwerk-Schnittstelle 1712 auf, die mit dem Prozessor 1702 verbunden ist. Die Netzwerk-Schnittstelle 1712 gestattet es dem System 1700, mit dem Netzwerk 1714 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerk-Schnittstelle 1712 ist eine drahtlose Netzwerk-Schnittstelle, wie etwa BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder eine drahtgebundene Netzwerk-Schnittstelle, wie etwa ETHERNET, USB oder IEEE-1394. Bei einer oder mehreren Ausführungsformen wird das Verfahren 1800 in zwei oder mehr Systemen 1700 implementiert, und Informationen, wie etwa das OD-Bereich-Layout 1716, das Polysiliziumstruktur-Layout 1718, das Erster-IC-Bereich-Layout 1720, das Zweiter-IC-Bereich-Layout 1722, der Layout-Editor 1724, das Erste-Metallstruktur-Layout 1726, das Zweite-Metallstruktur-Layout 1728, das Erste-leitfähige-Leitung-Layout 1730 und das Zweite-leitfähige-Leitung-Layout 1732, werden zwischen unterschiedlichen Systemen 1700 über das Netzwerk 1714 ausgetauscht.
  • Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einer Benutzerschnittstelle (UI) über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden über den Bus 1708 an den Prozessor 1702 gesendet, um ein OD-Bereich-Layout zu erzeugen. Die Informationen werden dann in dem maschinenlesbaren Medium 1704 als das OD-Bereich-Layout 1716 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Polysiliziumstruktur-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Polysiliziumstruktur-Layout 1718 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Erster-IC-Bereich-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Erster-IC-Bereich-Layout 1720 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Zweiter-IC-Bereich-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Zweiter-IC-Bereich-Layout 1722 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Layout-Editor über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als der Layout-Editor 1724 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Erste-Metallstruktur-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Erste-Metallstruktur-Layout 1726 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Zweite-Metallstruktur-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Zweite-Metallstruktur-Layout 1728 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Erste-leitfähige-Leitung-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Erste-leitfähige-Leitung-Layout 1730 gespeichert. Das Steuersystem 1700 ist so konfiguriert, dass es Informationen zu einem Zweite-leitfähige-Leitung-Layout über die E/A-Schnittstelle 1710 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 1704 als das Zweite-leitfähige-Leitung-Layout 1732 gespeichert.
  • 18 ist ein Ablaufdiagramm des Verfahrens 1800 zum Erzeugen eines Layout-Entwurfs gemäß einigen Ausführungsformen der vorliegenden Erfindung. Es versteht sich, dass weitere Schritte vor, während und/oder nach dem in 18 gezeigten Verfahren durchgeführt werden können und dass einige weitere Prozesse hier nur kurz beschrieben werden. Bei einigen Ausführungsformen wird das Verfahren 1800 durch Betreiben eines Hardware-Computers (wie etwa des Computersystems 1700 von 17) durchgeführt.
  • In einem Schritt 1810 werden Layout-Strukturen einer Speicherzelle erzeugt, wie etwa die Layout-Strukturen, die in den 2 bis 4, 7 bis 9 und 12 bis 14 gezeigt sind. Die erzeugten Layout-Strukturen umfassen eine oder mehrere Layout-Strukturen zum Herstellen von SRAM-Speicherzellenstrukturen. Bei einigen Ausführungsformen überdecken die eine oder die mehreren Layout-Strukturen zum Herstellen von SRAM-Speicherzellenstrukturen eine entsprechende aktive Layout-Struktur und/oder einen entsprechenden Isolationsbereich der Speicherzelle.
  • In einem Schritt 1812 wird zum Beispiel eine Aktiver-Bereich-Layout-Struktur erzeugt, die mit dem Erzeugen eines aktiven Bereichs der Speicherzelle assoziiert ist. Ein Isolationsbereich ist außerhalb zumindest der Aktiver-Bereich-Layout-Struktur angeordnet. In einem Schritt 1814 wird eine Polysilizium-Layout-Struktur erzeugt, die mit dem Herstellen einer Polysiliziumstruktur der Speicherzelle assoziiert ist. Die Polysilizium-Layout-Struktur ist so konfiguriert, dass sie die Aktiver-Bereich-Layout-Struktur überdeckt. In einem Schritt 1816 wird eine Erster-Interconnect-Layout-Struktur erzeugt, die mit dem Herstellen einer ersten Interconnect-Struktur der Speicherzelle assoziiert ist. Bei einigen Ausführungsformen ist die Erster-Interconnect-Layout-Struktur so konfiguriert, dass sie die Aktiver-Bereich-Layout-Struktur überdeckt. In einem Schritt 1818 wird eine Zweiter-Interconnect-Layout-Struktur erzeugt, die mit dem Herstellen einer zweiten Interconnect-Struktur der Speicherzelle assoziiert ist. Die Zweiter-Interconnect-Layout-Struktur ist so konfiguriert, dass sie den Isolationsbereich überdeckt. In einem Schritt 1820 wird eine Erstes-Metall-Layout-Struktur erzeugt, die mit dem Herstellen einer ersten Metallstruktur der Speicherzelle assoziiert ist. Die Erstes-Metall-Layout-Struktur ist so konfiguriert, dass sie zumindest die erste Polysiliziumstruktur und die erste Interconnect-Struktur überdeckt. In einem Schritt 1822 wird eine Zweites-Metall-Layout-Struktur erzeugt, die mit dem Herstellen einer zweiten Metallstruktur der Speicherzelle assoziiert ist. Die Zweites-Metall-Layout-Struktur ist so konfiguriert, dass sie zumindest die erste Metallstruktur überdeckt.
  • Mit den vorstehend beschriebenen Schritten kann ein Verfahren zum Herstellen von SRAM-Speicherzellenstrukturen entsprechend den Standardzellenregeln durchgeführt werden, um einen SRAM- oder einen TCAM-Speicher mit Speicherzellen bereitzustellen, die in Zeilen und Spalten angeordnet sind, wie etwa die Speicherzellen, die in den 1D, 6, 11 oder 16 gezeigt sind.
  • In Einklang mit den Ausführungsformen der 1D bis 5D kann das Verfahren bei einigen Ausführungsformen Folgendes umfassen: Herstellen von ersten Schreibzugriffstransistoren N2 und N3 für eine erste Speicherzelle 110A in dem OD-Bereich 211; Herstellen von ersten Lesezugriffstransistoren N4 und N5 in dem OD-Bereich 219; und Herstellen von zweiten Schreibzugriffstransistoren N12 und N13 für eine zweite Speicherzelle 110B in dem OD-Bereich 217 zwischen den OD-Bereichen 211 und 219. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin ein Herstellen von zweiten Lesezugriffstransistoren N14 und N15 für die zweite Speicherzelle 110B in dem OD-Bereich 219. bei einigen Ausführungsformen werden die Transistoren N4, N5 und N10 bis N15 in demselben n-Plus-Bereich (NP-Bereich) NP2 so hergestellt, dass sie die OD-Bereiche 217 und 219 überdecken, während die Transistoren N0 bis N3 in einem anderen NP-Bereich NP1 hergestellt werden.
  • In Einklang mit den Ausführungsformen der 6 bis 10B werden erste Schreibzugriffstransistoren P2 und P3 für eine Speicherzelle 610A in dem OD-Bereich 213 hergestellt. Zweite Schreibzugriffstransistoren P12 und P13 für eine Speicherzelle 610B werden in dem OD-Bereich 215 hergestellt. Der PP-Bereich überdeckt die OD-Bereiche 213 und 215.
  • In Einklang mit den Ausführungsformen der 11 bis 15 weisen bei einigen Ausführungsformen die Speicherzellen 1110A und 1110B jeweils zwei Lese-Anschlüsse auf, und das Verfahren umfasst weiterhin ein Herstellen von dritten Lesezugriffstransistoren N6 und N7 für die erste Speicherzelle 1110A in dem OD-Bereich 1211 und ein Herstellen von vierten Lesezugriffstransistoren N16 und N17 für die zweite Speicherzelle 1110B in dem OD-Bereich 1211. Bei einigen Ausführungsformen werden die Transistoren N6, N7, N16 und N17 in dem NP-Bereich NP1 so hergestellt, dass sie die OD-Bereiche 211 und 1211 überdecken.
  • Die vorstehenden Erläuterungen umfassen beispielhafte Schritte, aber die Schritte brauchen nicht unbedingt in der dargestellten Reihenfolge ausgeführt zu werden. Gegebenenfalls können Schritte hinzugefügt, ersetzt, umgeordnet und/oder weggelassen werden, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Durch richtiges Anordnen von Lesezugriffstransistoren und Schreibzugriffstransistoren und Trennen der Lesezugriffstransistoren und der Schreibzugriffstransistoren in unterschiedlichen Bereichen für einige Speicherzellen können Standardzellenregeln eingehalten werden, wenn Layouts für verschiedene SRAM- und TCAM-Speicher entworfen werden. Dementsprechend kann eine Verkleinerung der Schaltkreisfläche aufgrund des Standardzellen-basierten Entwurfs mit richtigen Leiterbahn-Trassierungszuweisungen realisiert werden.
  • Bei einigen Ausführungsformen wird eine Vorrichtung mit Speicherzellen offenbart. Eine erste Speicherzelle der Speicherzellen weist einen ersten Schreib-Anschluss, der in einem ersten Dotierungsbereich angeordnet ist, und einen ersten Lese-Anschluss auf, der in einem zweiten Dotierungsbereich angeordnet ist. Der erste Lese-Anschluss ist von dem ersten Schreib-Anschluss durch einen zweiten Schreib-Anschluss einer zweiten Speicherzelle der Speicherzellen getrennt.
  • Bei einigen Ausführungsformen wird außerdem eine Halbleitervorrichtung offenbart, die eine erste Speicherzelle aufweist. Die erste Speicherzelle weist Folgendes auf: eine erste Speichereinheit mit n-Transistoren, die in einem ersten n-Plus-Bereich (NP-Bereich) hergestellt sind, und mit p-Transistoren, die in einem ersten p-Plus-Bereich (PP-Bereich) zwischen dem ersten NP-Bereich und einem zweiten NP-Bereich hergestellt sind; erste Schreibzugriffstransistoren, die in dem ersten NP-Bereich oder in dem ersten PP-Bereich hergestellt sind; und erste Lesezugriffstransistoren, die in dem zweiten NP-Bereich hergestellt sind.
  • Bei einigen Ausführungsformen wird außerdem ein Verfahren zum Herstellen einer SRAM-Speicherzellenstruktur offenbart. Das Verfahren umfasst die folgenden Schritte: Herstellen von ersten Schreibzugriffstransistoren für eine erste Speicherzelle in einem ersten Bereich; Herstellen von ersten Lesezugriffstransistoren für die erste Speicherzelle in einem zweiten Bereich; und Herstellen von zweiten Schreibzugriffstransistoren für eine zweite Speicherzelle in einem dritten Bereich zwischen dem ersten und dem zweiten Bereich, wobei die erste und die zweite Speicherzelle Speicherzellen in benachbarten Zeilen derselben Spalte sind.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Vorrichtung mit: einer Mehrzahl von Speicherzellen, die mindestens eine erste Speicherzelle und eine zweite Speicherzelle umfassen; einem ersten Schreib-Anschluss, der in einem ersten Dotierungsbereich der ersten Speicherzelle angeordnet ist; und einem ersten Lese-Anschluss, der in einem zweiten Dotierungsbereich der ersten Speicherzelle angeordnet ist, wobei der erste Lese-Anschluss von dem ersten Schreib-Anschluss durch einen zweiten Schreib-Anschluss der zweiten Speicherzelle getrennt ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste Speicherzelle und die zweite Speicherzelle Speicherzellen sind, die in benachbarten Zeilen derselben Spalte angeordnet sind.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die zweite Speicherzelle einen zweiten Schreib-Anschluss und einen zweiten Lese-Anschluss aufweist, die in dem zweiten Dotierungsbereich angeordnet sind.
  4. Vorrichtung nach Anspruch 1 oder 2, wobei die zweite Speicherzelle Folgendes aufweist: einen zweiten Schreib-Anschluss, der in dem ersten Dotierungsbereich angeordnet ist; und einen zweiten Lese-Anschluss, der in dem zweiten Dotierungsbereich angeordnet ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Schreib-Anschluss n-Transistoren aufweist, und der erste und der zweite Dotierungsbereich n-Plus-Bereiche (NP-Bereiche) sind.
  6. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei der erste Schreib-Anschluss p-Transistoren aufweist, der erste Dotierungsbereich ein p-Plus-Bereich (PP-Bereich) ist, und der zweite Dotierungsbereich ein NP-Bereich ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Speicherzelle außerdem einen weiteren ersten Lese-Anschluss aufweist, der in dem ersten Dotierungsbereich angeordnet ist, und die zweite Speicherzelle außerdem einen weiteren zweiten Lese-Anschluss aufweist, der in dem ersten Dotierungsbereich angeordnet ist.
  8. Halbleitervorrichtung mit einer ersten Speicherzelle, wobei die erste Speicherzelle Folgendes aufweist: eine erste Speichereinheit mit n-Transistoren, die in einem ersten n-Plus-Bereich (NP-Bereich) hergestellt sind, und mit p-Transistoren, die in einem ersten p-Plus-Bereich (PP-Bereich) zwischen dem ersten NP-Bereich und einem zweiten NP-Bereich hergestellt sind; eine Mehrzahl von ersten Schreibzugriffstransistoren, die in dem ersten NP-Bereich oder in dem ersten PP-Bereich hergestellt sind; und eine Mehrzahl von ersten Lesezugriffstransistoren, die in dem zweiten NP-Bereich hergestellt sind.
  9. Halbleitervorrichtung nach Anspruch 8, die weiterhin eine zweite Speicherzelle aufweist, die Folgendes aufweist: eine zweite Speichereinheit mit n-Transistoren, die in dem zweiten NP-Bereich hergestellt sind, und mit p-Transistoren, die in dem ersten PP-Bereich hergestellt sind; eine Mehrzahl von zweiten Schreibzugriffstransistoren, die in dem zweiten NP-Bereich oder in dem ersten PP-Bereich hergestellt sind; und eine Mehrzahl von zweiten Lesezugriffstransistoren, die in dem zweiten NP-Bereich hergestellt sind.
  10. Halbleitervorrichtung nach Anspruch 9, wobei einer der ersten Lesezugriffstransistoren mit einem entsprechenden der zweiten Lesezugriffstransistoren durch ein oder mehrere leitfähige Strukturelemente in einer oder mehreren leitfähigen Schichten verbunden ist, die über den ersten und den zweiten Lesezugriffstransistoren hergestellt sind.
  11. Halbleitervorrichtung nach Anspruch 9, wobei einer der ersten Schreibzugriffstransistoren mit einem entsprechenden der zweiten Schreibzugriffstransistoren durch ein oder mehrere leitfähige Strukturelemente in einer oder mehreren leitfähigen Schichten verbunden ist, die über den ersten und den zweiten Schreibzugriffstransistoren hergestellt sind.
  12. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei die zweite Speicherzelle weiterhin eine Mehrzahl von dritten Lesezugriffstransistoren aufweist, die in dem ersten NP-Bereich hergestellt sind.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei die erste Speicherzelle weiterhin eine Mehrzahl von vierten Lesezugriffstransistoren aufweist, die in dem ersten NP-Bereich hergestellt sind.
  14. Verfahren zum Herstellen einer SRAM-Speicherzellenstruktur (SRAM: statischer Direktzugriffsspeicher) mit den folgenden Schritten: Herstellen von ersten Schreibzugriffstransistoren für eine erste Speicherzelle in einem ersten Bereich; Herstellen von ersten Lesezugriffstransistoren für die erste Speicherzelle in einem zweiten Bereich; und Herstellen von zweiten Schreibzugriffstransistoren für eine zweite Speicherzelle in einem dritten Bereich zwischen dem ersten und dem zweiten Bereich, wobei die erste und die zweite Speicherzelle Speicherzellen in benachbarten Zeilen derselben Spalte sind.
  15. Verfahren nach Anspruch 14, das weiterhin ein Herstellen von zweiten Lesezugriffstransistoren für die zweite Speicherzelle in dem zweiten Bereich umfasst.
  16. Verfahren nach Anspruch 15, das weiterhin ein Herstellen der zweiten Lesezugriffstransistoren und der zweiten Schreibzugriffstransistoren in demselben n-Plus-Bereich (NP-Bereich) umfasst, der den zweiten Bereich und den dritten Bereich überdeckt.
  17. Verfahren nach Anspruch 15, das weiterhin Folgendes umfasst: Herstellen der zweiten Lesezugriffstransistoren in einem NP-Bereich in dem zweiten Bereich; und Herstellen der zweiten Schreibzugriffstransistoren in einem p-Plus-Bereich (PP-Bereich), der zu dem NP-Bereich benachbart ist, wobei der PP-Bereich den ersten und den dritten Bereich überdeckt.
  18. Verfahren nach einem der Ansprüche 14 bis 17, das weiterhin Folgendes umfasst: Herstellen der ersten Schreibzugriffstransistoren in einem NP-Bereich; und Herstellen der ersten Lesezugriffstransistoren in einem anderen NP-Bereich.
  19. Verfahren nach einem der Ansprüche 14 bis 18, das weiterhin Folgendes umfasst: Herstellen von dritten Lesezugriffstransistoren für die erste Speicherzelle in einem vierten Bereich, wobei sich der erste Bereich zwischen dem dritten Bereich und dem vierten Bereich befindet; und Herstellen von vierten Lesezugriffstransistoren für die zweite Speicherzelle in dem vierten Bereich.
  20. Verfahren nach Anspruch 19, das weiterhin ein Herstellen der dritten und der vierten Lesezugriffstransistoren in einem NP-Bereich umfasst, der den ersten und den vierten Bereich überdeckt.
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