DE102014224200A1 - Halbleitervorrichtungen und Verfahren zur Herstellung von Halbleitervorrichtungen - Google Patents

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Abstract

Halbleitervorrichtungen werden bereitgestellt. Eine Halbleitervorrichtung umfasst ein Substrat mit einem ersten bis vierten Bereich. Außerdem sind erste bis vierte Gate-Isolationsschichten auf jeweils dem ersten bis vierten Bereich. Mengen von Austrittsarbeit-Steuermaterialien in der ersten bis vierten Gate-Isolationsschicht, Stickstoffkonzentrationen in der ersten bis vierten Gate-Isolationsschicht und/oder Dicken der ersten bis vierten Gate-Isolationsschicht sind für die erste bis vierte Gate-Isolationsschicht unterschiedlich. Verfahren zum Herstellen von Halbleitervorrichtungen werden ebenfalls bereitgestellt.

Description

  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2013-0165541 , welche am 27. Dezember 2013 im koreanischen Amt für geistiges Eigentum eingereicht wurde, deren kompletter Inhalt hiermit hierin aufgenommen wird.
  • HINTERGRUND
  • Die vorliegende Erfindung betrifft Halbleitervorrichtungen. Eine Halbleitervorrichtung kann Transistoren mit verschiedenen Schwellenspannungen umfassen. Beispiele von Transistoren mit verschiedenen Schwellenspannungen können eine Kombination aus unter anderem einem Logiktransistor, einem statischen Direktzugriffsspeicher-(static random access memory, SRAM-)Transistor, oder einem dynamischen Direktzugriffsspeicher-(dynamic random access memory, DRAM-)Transistor darstellen. Darüber hinaus wurden verschiedene Verfahren zur Steuerung von Schwellenspannungen von Transistoren in einer Halbleitervorrichtung erforscht.
  • ZUSAMMENFASSUNG
  • Verschiedene Ausführungsformen der vorliegenden Erfindung können eine Halbleitervorrichtung liefern, in welcher Schwellenspannungen einer Vielzahl von Transistoren relativ leicht gesteuert werden können. Darüber hinaus können verschiedene Ausführungsformen der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung liefern, wobei das Verfahren verwendet werden kann, um relativ leicht eine Vielzahl von Transistoren, mit jeweils unterschiedlichen Schwellenspannungen zu relativ geringen Kosten herstellen zu können. Aspekte der vorliegenden Erfindung sind jedoch nicht auf eine bestimmte hierin dargelegte Ausführungsform beschränkt. Die obigen und andere Aspekte der vorliegenden Erfindung werden offensichtlicher für den Fachmann auf dem Gebiet der Technik werden, zu dem die vorliegende Erfindung sich durch Bezugnahme auf die detaillierte Beschreibung der vorliegenden Erfindung bezieht.
  • Verschiedene Ausführungsformen der vorliegenden Erfindung betreffen eine Halbleitervorrichtung. Die Halbleitervorrichtung kann ein Substrat mit einem ersten bis vierten Bereich umfassen. Die Halbleitervorrichtung kann eine erste bis vierte Gate-Isolationsschicht auf jeweils dem ersten bis vierten Bereich des Substrats umfassen. Die Halbleitervorrichtung kann eine erste bis vierte Austrittsarbeitsschicht auf jeweils der ersten bis vierten Gate-Isolationsschicht umfassen. Darüber hinaus kann die Halbleitervorrichtung ein erstes bis viertes Gate-Metall auf jeweils der ersten bis vierten Austrittsarbeitsschicht umfassen. Eine erste und zweite Stickstoffkonzentration der ersten und zweiten Gate-Isolationsschicht kann jeweils höher sein, als eine dritte und vierte Stickstoffkonzentration der dritten und der vierten Gate-Isolationsschicht. Zusätzlich kann eine erste und zweite Dicke der ersten und dritten Gate-Isolationsschicht jeweils dicker sein, als eine dritte und vierte Dicke der zweiten und vierten Gate-Isolationsschicht.
  • In verschiedenen Ausführungsformen können die dritte und vierte Stickstoffkonzentrationen gleich Null sein. In einigen Ausführungsformen können die erste und die zweite Stickstoffkonzentration gleiche Stickstoffkonzentrationen sein. Darüber hinaus kann die erste bis vierte Gate-Isolationsschicht jeweils eine erste bis vierte Zwischenschicht umfassen, sowie jeweils eine erste bis vierte High-k-Schicht.
  • In Übereinstimmung mit verschiedenen Ausführungsformen können die erste und zweite Dicke gleich dick wie die andere sein, und die dritte und vierte Dicke können gleich dick wie die andere sein. In einigen Ausführungsformen können die erste bis vierte Gate-Isolationsschicht jeweils eine erste bis vierte Menge eines Austrittsarbeit-Regelmaterials umfassen, und die erste und zweite Menge können ungleich der dritten und vierten Mengen sein. Darüber hinaus kann das Austrittsarbeit-Regelmaterial Lanthan enthalten. Alternativ kann das Austrittsarbeit-Regelmaterial Aluminium umfassen.
  • In verschiedenen Ausführungsformen kann die erste bis vierte Gate-Isolationsschicht, die erste bis vierte Austrittsarbeitsschicht, und das erste bis vierte Gate-Metall jeweils erste bis vierte Transistoren definieren. Außerdem können der erste bis vierte Transistor jeweils eine unterschiedliche erste bis vierte Schwellenspannung aufweisen. In einigen Ausführungsformen kann die zweite Schwellenspannung höher sein, als die dritte Schwellenspannung. In einigen Ausführungsformen kann die vierte Schwellenspannung höher sein, als die erste Schwellenspannung.
  • In Übereinstimmung mit verschiedenen Ausführungsformen kann das Substrat einen fünften bis achten Bereich umfassen. Darüber hinaus kann die Halbleitervorrichtung des Weiteren eine fünfte bis achte Gate-Isolationsschicht auf jeweils dem fünften bis achten Bereich umfassen. Die Halbleitervorrichtung kann auch eine fünfte bis achte Austrittsarbeitsschicht auf jeweils der fünften bis achten Gate-Isolationsschicht umfassen. Darüber hinaus kann die Halbleitervorrichtung ein fünftes bis achtes Gate-Metall auf jeweils der fünften bis achten Austrittsarbeitsschicht umfassen. In einigen Ausführungsformen können eine fünfte und sechste Stickstoffkonzentration der fünften und sechsten Gate-Isolationsschicht jeweils höher sein, als eine siebte und achte Stickstoffkonzentration von jeweils der siebten und der achten Gate-Isolationsschicht. Außerdem können eine fünfte und sechste Dicke der fünften und siebten Gate-Isolationsschicht jeweils dicker sein, als eine siebte und achte Dicke der sechsten und achten Gate-Isolationsschicht.
  • In verschiedenen Ausführungsformen kann die erste bis achte Gate-Isolationsschicht, die erste bis achte Austrittsarbeitsschicht, und das erste bis achte Gate-Metall jeweils erste bis achte Transistoren definieren. Der erste bis achte Transistor kann jeweils eine erste bis achte Schwellenspannungen aufweisen. Die erste Schwellenspannung kann höher sein, als die vierte Schwellenspannung, und die fünfte Schwellenspannung kann niedriger sein, als die achte Schwellenspannung. Alternativ kann die erste Schwellenspannung höher sein, als die vierte Schwellenspannung, und die fünfte Schwellenspannung kann höher sein, als die achte Schwellenspannung.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen kann bereitgestellt werden. Das Verfahren kann das Bilden einer Gate-Isolationsschicht auf dem ersten bis vierten Bereich eines Substrats umfassen. Das Verfahren kann das Bereitstellen einer ersten Stickstoffkonzentration für Abschnitte der Gate-Isolationsschicht umfassen, die auf dem ersten und zweiten Bereich des Substrats gebildet sind, und eine zweite Stickstoffkonzentration für Abschnitte der Gate-Isolationsschicht umfassen, die auf dem dritten und vierten Bereich des Substrats gebildet sind. Die zweite Stickstoffkonzentration kann eine unterschiedliche Konzentration als die erste Stickstoffkonzentration sein. Das Verfahren kann das Bilden einer Austrittsarbeit-Regelmaterial bereitstellenden Schicht auf dem ersten bis vierten Bereich eines Substrats umfassen. Das Verfahren kann das Bilden einer Deckschicht auf der Austrittsarbeit-Regelmaterial bereitstellenden Schicht umfassen. Die Deckschicht kann mit einer ersten Dicke auf dem ersten und dritten Bereich des Substrats gebildet werden, und mit einer zweite Dicke, die sich von der ersten Dicke unterscheidet, auf dem zweiten und vierten Bereich des Substrats gebildet werden. Außerdem kann das Verfahren das Tempern (annealing) des Substrats umfassen.
  • In verschiedenen Ausführungsformen kann das Bereitstellen der ersten und zweiten Stickstoffkonzentrationen an den Gate-Isolationsschicht das Bilden einer Maske auf dem dritten und vierten Bereich des Substrats umfassen, und anschließendes Nitridieren der Abschnitte der auf der ersten bis vierten gebildeten Gate-Isolationsschicht gebildeten Bereichen umfassen.
  • In Übereinstimmung mit verschiedenen Ausführungsformen kann das Bilden der Deckschicht das Bilden einer ersten und zweiten Deckschicht umfassen, die sequentiell gestapelt sind. Die erste Deckschicht kann die unterschiedliche erste und zweite Dicke aufweisen. Darüber hinaus kann die zweite Deckschicht mit einer dritten Dicke auf dem ersten und dritten Bereich des Substrats gebildet werden, die ebenso dick wie eine vierte Dicke der zweiten Deckschicht auf dem zweiten und vierten Bereich des Substrats ist. In einigen Ausführungsformen können die erste und zweite Deckschicht jeweils eine Stickstoffschicht und ein Halbleitermaterial umfassen. In einigen Ausführungsformen können die erste und zweite Deckschicht (z. B. die Stickstoffschicht und das Halbleitermaterial) jeweils Titannitrid (TiN) und Silizium (Si) enthalten.
  • In verschiedenen Ausführungsformen kann das Bilden der Deckschicht das Bilden einer ersten und zweiten Deckschicht umfassen, die sequentiell gestapelt sind. Eine dritte Dicke von Abschnitten der ersten Deckschicht auf dem ersten und dritten Bereich des Substrats kann ebenso dick sein, wie eine vierte Dicke von Abschnitten der ersten Deckschicht auf dem zweiten und vierten Bereich des Substrats. Außerdem kann das Verfahren das Entfernen der zweiten Deckschicht von dem ersten und dritten Bereich des Substrats umfassen, aber nicht von dem zweiten und vierten Bereich des Substrats.
  • Nach verschiedenen Ausführungsformen kann die Austrittsarbeit-Regelmaterial bereitstellende Schicht ein Austrittsarbeit-Regelmaterial enthalten. Das Austrittsarbeit-Regelmaterial kann eines von Lanthan und Aluminium umfassen. In einigen Ausführungsformen kann Bilden der Gate-Isolationsschicht das Bilden einer ersten bis vierten Gate-Isolationsschicht auf jeweils dem ersten bis vierten Bereich des Substrates umfassen. Nach dem Tempern (annealing) des Substrats kann sich eine erste Menge des Austrittsarbeit-Regelmaterials in jeder der ersten und zweiten Gate-Isolationsschicht von einer zweiten Menge des Austrittsarbeit-Regelmaterials in jeder der dritten und der vierten Gate-Isolationsschicht unterscheiden. Zusätzlich kann eine dritte und vierte Dicke der ersten und dritten Gate-Isolationsschicht jeweils anders sein, als eine fünfte und sechste Dicke der zweiten und vierten Gate-Isolationsschicht.
  • In verschiedenen Ausführungsformen kann das Bilden der Gate-Isolationsschicht auf dem ersten bis vierten Bereich das Bilden einer isolierenden Zwischenschicht mit einem ersten bis vierten Graben auf jeweils dem ersten bis vierten Bereich umfassen. Außerdem kann das Bilden der Gate-Isolationsschicht das Bilden der Gate-Isolationsschicht in dem ersten bis vierten Graben umfassen.
  • Eine Halbleitervorrichtung kann, gemäß verschiedener Ausführungsformen ein Substrat mit einem ersten bis vierten Bereich umfassen. Die Halbleitervorrichtung kann eine erste bis vierte Gate-Isolationsschicht auf jeweils dem ersten bis vierten Bereich umfassen. Die Halbleitervorrichtung kann eine erste bis vierte Austrittsarbeitsschicht auf jeweils der ersten bis vierten Gate-Isolationsschicht umfassen. Darüber hinaus kann die Halbleitervorrichtung ein erstes bis viertes Gate-Metall auf jeweils der ersten bis vierten Austrittsarbeitsschicht umfassen. Die erste und zweite Gate-Isolationsschicht, aber nicht die dritte und vierte Gate-Isolationsschicht, können Stickstoff umfassen. Außerdem kann das erste und dritte Gate-Isolationsmaterial jeweils verschiedene erste und zweite Mengen eines Austrittsarbeit-Regelmaterials umfassen.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung kann, gemäß verschiedener Ausführungsformen das Bilden einer Gate-Isolationsschicht auf dem ersten bis vierten Bereich eines Substrats umfassen. Das Verfahren kann das Bereitstellen einer ersten Stickstoffkonzentration für Abschnitte der Gate-Isolationsschicht umfassen, die auf dem ersten und zweiten Bereich des Substrats gebildet sind, und eine zweite Stickstoffkonzentration für Abschnitte der Gate-Isolationsschicht umfassen, die auf dem dritten und vierten Bereich des Substrats gebildet sind. Die zweite Stickstoffkonzentration kann eine unterschiedliche Konzentration als die erste Stickstoffkonzentration umfassen. Das Verfahren kann das Bilden einer Sperrschicht auf der Gate-Isolationsschicht umfassen. Das Verfahren kann das Entfernen der Sperrschicht von dem zweiten und vierten Bereichen des Substrats umfassen, aber nicht von dem ersten und dritten Bereich des Substrats. Das Verfahren kann das Bilden einer Austrittsarbeit-Regelmaterial bereitstellenden Schicht auf dem ersten bis vierten Bereich eines Substrats umfassen. Das Verfahren kann das Bilden einer Deckschicht auf der Austrittsarbeit-Regelmaterial bereitstellenden Schicht umfassen. Außerdem kann das Verfahren das Tempern (annealing) des Substrats umfassen.
  • Eine Halbleitervorrichtung kann, gemäß verschiedener Ausführungsformen ein Substrat mit einem ersten bis vierten Bereich davon umfassen. Der zweite Bereich des Substrats kann zwischen dem ersten und dritten Bereich des Substrats sein, und der dritte Bereich des Substrats kann zwischen dem zweiten und vierten Bereich des Substrats sein. Die Halbleitervorrichtung kann darüber hinaus einen ersten bis vierten Transistor auf jeweils dem ersten bis vierten Bereich des Substrats umfassen. Der erste bis vierte Transistor kann jeweils die erste bis vierte Gate-Isolationsschicht umfassen. Darüber hinaus kann die erste Gate-Isolationsschicht eine erste Menge eines Austrittsarbeit-Regelmaterials umfassen, die sich von einer zweiten Menge des Austrittsarbeit-Regelmaterials unterscheidet, die in einer der zweiten bis vierten Gate-Isolationsschicht ist.
  • In verschiedenen Ausführungsformen kann die erste Gate-Isolationsschicht eine erste Dicke aufweisen, die sich von einer zweiten Dicke von einer der zweiten bis vierten Gate-Isolationsschicht unterscheidet. In einigen Ausführungsformen kann jeder des ersten bis vierten Transistors eine Austrittsarbeit-Schicht auf der jeweiligen der ersten bis vierten Gate-Isolationsschicht umfassen. Ferner kann jeder des ersten bis vierten Transistors ein Gate-Metall auf der Austrittsarbeit-Schicht umfassen. Die erste Dicke kann eine Dicke eines Abschnitts der ersten Gate-Isolationsschicht sein, die sich entlang einer Seitenwand der Austrittsarbeit-Schicht des ersten Transistors erstreckt.
  • In verschiedenen Ausführungsformen kann die erste Gate-Isolationsschicht eine erste Stickstoffkonzentration aufweisen, die sich von einer zweiten Stickstoffkonzentration von einer der zweiten bis vierten Gate-Isolationsschicht unterscheidet. In verschiedenen Ausführungsformen können die erste und dritte Gate-Isolationsschicht eine erste Dicke aufweisen, die dicker ist, als eine zweite Dicke der zweiten und vierten Gate-Isolationsschicht. Die erste und zweite Gate-Isolationsschicht können eine erste Stickstoffkonzentration umfassen, die höher ist, als eine zweite Stickstoffkonzentration der dritten und der vierten Gate-Isolationsschicht. Die erste Menge des Austrittsarbeit-Regelmaterials kann kleiner sein, als die zweite Menge des Austrittsarbeit-Regelmaterials. Die dritte und vierte Gate-Isolationsschicht kann die zweite Menge des Austrittsarbeit-Regelmaterials umfassen. Ferner können die erste und zweite Gate-Isolationsschicht die erste Menge des Austrittsarbeit-Regelmaterials umfassen, die kleiner ist, als die zweite Menge des Austrittsarbeit-Regelmaterials der dritten und vierten Gate-Isolationsschicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Erläuternde, nicht beschränkendende beispielhafte Ausführungsformen werden anhand der folgenden, detaillierten Beschreibung, im Zusammenhang mit den begleitenden Zeichnungen klarer verstanden werden. Die begleitenden Zeichnungen stellen nicht einschränkende Ausführungsbeispiele dar, wie hierin beschrieben.
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 2 ist eine vergrößerte Ansicht eines Bereichs A aus 1.
  • 3 ist eine Querschnittsansicht einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 4 ist ein schematisches Anordnungsdiagramm einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 5 ist eine Querschnittsansicht einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 6 bis 9 sind Ansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zeigen.
  • 10 ist eine Ansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zeigt.
  • 11 und 12 sind Ansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zeigen.
  • 13 ist ein Schaltungsdiagramm einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 14 ist ein Layout-Diagramm der gezeigten Halbleitervorrichtung aus 13.
  • 15 ist ein Schaltungsdiagramm einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 16 ist ein Schaltbild eines in 15 dargestellten ersten SRAM-Zellenbereichs SMC1.
  • 17 ist ein Anordnungsdiagramm der in 15 dargestellten ersten SRAM-Zellenregion.
  • 18 ist ein Diagramm einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 19 ist ein Diagramm einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 20 ist ein Schaltungsdiagramm einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung.
  • 21 ist ein Blockdiagramm eines elektronischen Systems, das Halbleitervorrichtungen, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung umfasst.
  • 22 bis 24 sind Diagramme, die Beispiele für ein Halbleitersystem darstellen, auf die Halbleitervorrichtungen gemäß verschiedener Ausführungsformen der vorliegenden Erfinderischen angewendet werden können.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Beispielhafte Ausführungsformen werden im Folgenden vollständig, mit Bezug auf die begleitenden Figuren beschrieben. Viele verschiedene Formen und Ausführungsformen sind möglich, ohne vom Geiste und den Lehren dieser Offenbarung abzuweichen und so sollte die Offenbarung nicht auf die Ausführungsbeispiele, die hier dargelegt sind begrenzt werden. Vielmehr werden diese Ausführungsbeispiele geliefert, so dass diese Offenbarung sorgfältig und vollständig sein wird, und dass Konzept der beispielhaften Ausführungsformen vollständig an den Fachmann vermittelt wird. In den Zeichnungen sind die Größen und die relativen Größen der Schichten und Bereiche zur Klarheit übertrieben dargestellt. Gleiche Bezugszeichen beziehen sich in der ganzen Beschreibung auf gleiche Elemente.
  • Das hierin benutzte Fachvokabular hat nur den Zweck bestimmte Ausführungsformen zu beschreiben und es nicht dazu gedacht, die Ausführungsformen einzuschränken. Wie hierin verwendet, sollen die Singularformen ”ein”, ”eine” und ”der” sollen auch die Pluralformen umfassen, sofern der Kontext nicht eindeutig etwas anderes angibt. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „beinhaltet” und/oder „beinhaltend”, wenn sie hierin benutzt werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, und/oder Komponenten angeben, jedoch nicht die Anwesenheit oder Ergänzung von weiteren, einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten, und/oder daraus bestehenden Gruppen ausschließt.
  • Es versteht sich, dass wenn ein Element als ”verbunden”, oder ”befestigt” mit einem anderen Element bezeichnet wird, so kann es direkt verbunden oder befestigt mit dem anderen Element, oder es können dazwischenliegende Elemente vorhanden sein. Wenn im Gegensatz dazu ein Element als ”direkt verbunden mit” oder ”direkt befestigt mit” einem anderen Element bezeichnet wird, so sind keine dazwischenliegenden Elemente vorhanden. Der hierin benutzte Begriff ”und/oder” beinhaltet jede Kombination von einem oder mehreren der dazugehörigen, aufgelisteten Gegenstände.
  • Räumlich relative Begriffe wie zum Beispiel ”unterhalb”, ”darunter”, ”niedriger”, ”unter”, ”darüber”, ”obere(r)”, usw., können hierin für die Einfachheit der Beschreibung dazu benutzt, um die Beziehung von einem Element oder Merkmal zu einem anderem Element oder Merkmal zu beschreiben, wie in den Figuren veranschaulicht. Es versteht sich, dass die räumlich relativen Begriffe dazu dienen, verschiedene Orientierungen der Vorrichtung während der Benutzung oder Operation, zusätzlich zu der in den Figuren dargestellten Orientierung zu umfassen. Falls die Vorrichtung zum Beispiel umgedreht wird, wären Elemente, die als ”unter” oder ”unterhalb von” anderen Elementen oder Merkmalen beschrieben sind, dann als ”über” den anderen Elementen oder Merkmalen bezeichnet. Folglich kann der Ausdruck ”darunter” die beiden Orientierungen, darüber und darunter, umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die räumlich relativen Bezeichnungen, die hierin benutzt werden, sind entsprechend auszulegen.
  • Beispielhafte Ausführungsformen der vorliegenden Erfindung sind hierin mit Bezug auf Querschnittsansichten beschrieben, welche schematische Veranschaulichung von idealisierten Ausführungsformen (und dazwischenliegende Strukturen) von beispielhaften Ausführungsformen sind. Demzufolge sind Variationen in den Formen der Darstellungen, beispielsweise aufgrund von Herstellungstechniken und/oder Toleranzen zu erwarten. So sollte beispielsweise Ausführungsformen der vorliegenden Erfinderischen nicht als auf die speziellen Formen der hier dargestellten Bereichen beschränkt, sondern sollen auch Abweichungen in Formen, die sich ergeben, gehören beispielsweise aus der Herstellung werden. Somit sind die Bereiche in den Figuren schematischer Natur und ihre Formen sind nicht dazu vorgesehen, die tatsächliche Form eines Bereichs einer Vorrichtung zu veranschaulichen und sind nicht zur Begrenzung des Umfangs der beispielhaften Ausführungsformen vorgesehen.
  • Es versteht sich, dass auch wenn die Begriffe erste(r), zweite(r), usw. hierin benutzt werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht auf diese Begriffe eingeschränkt werden. Diese Begriffe werden benutzt um ein Element von einem anderen zu unterscheiden. So könnte ein erstes Element als ein zweites Element bezeichnet werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen.
  • Wenn nicht anders festgelegt, so haben alle hierin benutzten Begriffe (einschließlich technische und wissenschaftliche Begriffe) die selbe Bedeutung, wie sie von einem Fachmann auf dem Gebiet der Technik, zu welchem die beispielhaften Ausführungsformen gehören, verstanden werden. Es versteht sich weiterhin, dass Begriffe, wie zum Beispiel solche, die in allgemein benutzten Wörterbüchern festgelegt werden, so verstanden werden, dass sie eine Bedeutung haben, welche konsistent ist mit ihrer Bedeutung im Zusammenhang der relevanten Technik und/oder der zu Grunde liegenden Anmeldung, und sollte nicht in einer idealisierten oder übermäßig formalen Art interpretiert werden, es sei denn, dies ist hierin ausdrücklich so festgelegt.
  • Wie durch die vorliegende Erfindung erkannt, können Vorrichtungen und Verfahren zum Bilden von Vorrichtungen nach verschiedener hierin beschriebener Ausführungsformen in mikroelektronischen Vorrichtungen verkörpert werden, wie in integrierten Schaltungen, in welchen eine Vielzahl von Vorrichtungen nach verschiedener hier beschriebener Ausführungsbeispielen integriert sein können. Dementsprechend können Querschnitte, die hierin dargestellt sind, in zwei unterschiedliche Richtungen, die nicht orthogonal sein müssen, in der mikroelektronischen Vorrichtung repliziert werden. Somit können Draufsichten auf die mikroelektronische Vorrichtungen eine Vielzahl der Vorrichtungen in einer Anordnung und/oder in einem zweidimensionalen Muster, das auf der Funktionalität der mikroelektronischen Vorrichtung basiert, umfassen.
  • Die Vorrichtungen können, nach verschiedenen hier beschriebenen Ausführungsbeispielen, von anderen Vorrichtungen durchsetzt sein, abhängig von der Funktionalität der Mikroelektronikvorrichtung. Darüber hinaus können mikroelektronische Vorrichtungen, gemäß den verschiedenen hierin beschriebenen Ausführungsformen, in einer dritten Richtung, die orthogonal zu den zwei unterschiedlichen Richtungen sein kann, um dreidimensionale integrierte Schaltungen repliziert.
  • Dementsprechend sind die Querschnittsansichten hierin eine Unterstützung für eine Vielzahl von Vorrichtungen, gemäß verschiedener hierin beschriebener Ausführungsformen, die sich in einer Draufsicht entlang zwei unterschiedlicher Richtungen und/oder in drei verschiedene Richtungen in einer perspektivischen Ansicht erstrecken. Wenn zum Beispiel eine einzige aktive Region in einer Querschnittsansicht einer Vorrichtung/Struktur dargestellt ist, kann die Vorrichtung/Struktur eine Vielzahl von aktiven Bereichen und Transistorstrukturen (oder Speicherzellenstrukturen, Gate-Strukturen, etc.) darauf umfassen, wie es durch eine Draufsicht auf die Vorrichtung/Struktur veranschaulicht werden würde.
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung 1, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. 2 ist eine vergrößerte Ansicht eines Bereichs A aus 1.
  • Unter Bezugnahme auf 1, kann ein Substrat 100 der Halbleitervorrichtung 1 einen ersten bis vierten Bereich I bis IV umfassen. Das Substrat 100 kann beispielsweise ein Bulk-Siliciumsubstrat oder ein Silizium-auf-Isolator-(SO-)Substrat sein. Andernfalls kann das Substrat 100 ein Siliziumsubstrat sein, oder kann ein Substrat aus einem anderen Material sein, wie beispielsweise Silizium-Germanium, Indium-Antimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid.
  • Alternativ kann das Substrat 100 aus einem Basissubstrat und einer Epitaxie-Schicht bestehen, das auf dem Basissubstrat gebildet ist. Wenn aktive Grate (fins) mittels der Epitaxie-Schicht, die auf dem Basissubstrat gebildet ist, gebildet werden sollen, kann die Epitaxie-Schicht Silizium oder Germanium umfassen, was ein Einzelelement-Halbleitermaterial ist. Darüber hinaus kann die Epitaxie-Schicht eine Halbleiterverbindung (compound semiconductor) umfassen, wie beispielsweise eine Gruppe IV-IV-Halbleiterverbindung oder ein Halbleiterverbindung. Insbesondere kann die Gruppe IV-IV-Halbleiterverbindung, die verwendet werden kann, um die Epitaxie-Schicht zu bilden, eine binäre oder ternäre Verbindung sein, die wenigstens zwei aus Kohlenstoff (C), Silizium (Si), Germanium (Ge) und Zinn (Sn) umfasst, oder kann eine Verbindung sein, die durch Dotieren der binären oder ternären Verbindung mit einem Element der Gruppe IV erhalten wird. Die Gruppe III-V-Halbleiterverbindung, die verwendet werden kann, um die Epitaxie-Schicht zu bilden, kann eine aus einer binären Verbindung, einer ternären Verbindung und einer quaternären Verbindung sein, die durch Kombinieren von wenigstens Aluminium (Al), Gallium (Ga) und/oder Indium (In), welche Elemente der Gruppe III sind, mit einem von Phosphor (P), Arsen (As) und Antimon (Sb) gebildet werden kann, welche Elemente der Gruppe V sind.
  • In einigen Ausführungsformen können der erste bis vierte Transistoren TR1 bis TR4 in dem ersten bis vierten Bereich I bis IV des Substrats 100 gebildet werden. Der erste bis vierte Transistor TR1 bis TR4 können voneinander durch Elementisolationsschichten 110 getrennt werden, die in dem Substrat 100 gebildet sind. Die Elementisolationsschichten 110 können beispielsweise Grabenisolationsschichten (shallow trench isolation, STI, layers) sein.
  • Falls das Substrat 100 aktive Grate umfasst, die durch Musterung der Epitaxie-Schicht auf dem Basissubstrat, wie oben beschrieben gebildet werden, können die Elementisolationsschichten 110 tiefe Grabenisolationsschichten (deep trench isolation, DTI, layers) sein. Dementsprechend sind die Elementisolationsschichten 110, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung nicht auf die Darstellung der 1 beschränkt.
  • Der erste bis vierte Transistor TR1 bis TR4 kann jeweils Source-Drain-Bereiche 120, eine erste bis vierte Gate-Isolationsschicht 151 bis 154, n-Typ-Austrittsarbeit-Schichten 160, Gate-Metalle 170, und Spacer 130 umfassen.
  • Insbesondere kann der erste Transistor TR1, der in dem ersten Bereich I des Substrats 100 gebildet ist, die Source-Drain-Bereiche 120, die erste Gate-Isolationsschicht 151, die n-Typ-Austrittsarbeit-Schicht 160, das Gate-Metall 170 und den Spacer 130 umfassen. Der zweite Transistor TR2, der in dem zweiten Bereich II des Substrats 100 gebildet ist, kann den Source-Drain-Bereich 120, die zweite Gate-Isolationsschicht 152, die n-Typ-Austrittsarbeit-Schicht 160, das Gate-Metall 170 und den Spacer 130 umfassen. Der dritte Transistor TR3, der in dem dritten Bereich III des Substrats 100 gebildet ist, kann den Source-Drain-Bereich 120, die dritte Gate-Isolationsschicht 153, die n-Typ-Austrittsarbeit-Schicht 160, das Gate-Metall 170 und den Spacer 130 umfassen. Der vierte Transistor TR4, der in dem vierten Bereich IV des Substrats 100 gebildet ist, kann den Source-Drain-Bereich 120, die vierte Gate-Isolationsschicht 154, die n-Typ-Austrittsarbeit-Schicht 160, das Gate-Metall 170 und den Spacer 130 umfassen.
  • Die Source-Drain-Bereiche 120 können durch Injizieren von vorbestimmten Verunreinigungen in das Substrat 100 gebildet werden. Falls beispielsweise der erste bis vierte Transistor TR1 bis TR4, gemäß einigen Ausführungsformen, n-Typ-Metalloxid-Halbleiter-(NMOS-)Transistoren sind, dann können n-Typ-Verunreinigungen in die Source-Drain-Bereiche 120 injiziert werden.
  • In manchen Ausführungsformen können die Source-Drain-Bereiche 120 auch erhöhte Source-Drain-Bereiche sein. In diesem Fall können die Source-Drain-Bereiche 120 in die Form von Epitaxie-Schichten, innerhalb von Gräben in dem Substrat 100 gebildet werden. Dementsprechend ist die Form der Source-Drain-Bereiche 120 nicht auf die in 1 gezeigte Form beschränkt.
  • Eine isolierende Zwischenschicht (interlayer insulating film) 140 kann eine Vielzahl von Gräben umfassen, die jeweils auf/in dem ersten bis vierten Bereich I bis IV gebildet sind. Die Spacer 130 können auf entgegengesetzten Seiten von jedem der Gräben angeordnet sein. Jeder der Spacer 130 kann wenigstens eine Nitridschicht und/oder eine Oxynitridschicht umfassen. Ferner kann in einigen Ausführungsformen jeder der Spacer 130 wie ein ”L” oder ein ”I” geformt werden, im Gegensatz zu der in 1 dargestellten Form. Die erste Gate-Isolationsschicht 151, die n-Typ-Austrittsarbeit-Schicht 160 und das Gate-Metall 170 können nacheinander in den Graben auf/in dem ersten Bereich I des Substrats 100 gebildet werden.
  • Bezogen auf 2, kann in einigen Ausführungsformen der vorliegenden Erfindung die erste Gate-Isolationsschicht 151 eine Zwischenschicht 151b und eine High-k-Schicht 151a umfassen. Die Zwischenschicht 151b kann die schlechte Grenzfläche zwischen dem Substrat 100 und der High-k-Schicht 151a verbessern/kompensieren. Die Zwischenschicht 151b kann eine Low-k-Materialschicht mit einer dielektrischen Konstante (k) von 9 oder weniger umfassen, wie beispielsweise eine Siliziumoxidschicht (mit einer dielektrischen Konstante k von etwa 4) oder eine Siliziumoxinitrid-Schicht (mit einer dielektrischen Konstante k von etwa 4 bis 8, entsprechend dem Inhalt an Sauerstoff- und Stickstoffatomen). Alternativ kann die Zwischenschicht 151b aus Silikat oder einer Kombination der obigen Beispielschichten hergestellt werden.
  • Die High-k-Schicht 151a kann aus einem High-k-Material gebildet werden. In einigen Ausführungsformen der vorliegenden Erfindung, kann die High-k-Schicht 151a aus Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumdioxid (ZrO2), oder Tantaldioxid (TAO2) gemacht sein, ist aber nicht darauf beschränkt.
  • Gemäß 1 kann sich die erste Gate-Isolationsschicht 151 in einer ersten Richtung (z. B. eine vertikale Richtung in 1), entlang den Seitenwänden der Spacer 130 erstrecken. In einigen Ausführungsformen (z. B. bezogen auf die 1 und 2), ist die erste Gate-Isolationsschicht 151 wie oben beschrieben geformt, da sie durch einen Ersatzprozess (replacement process) (oder einen Gate-Last-Prozess) gebildet wird.
  • Verschiedene Ausführungsformen der vorliegenden Erfindung sind jedoch nicht darauf beschränkt, und die Form der ersten Gate-Isolationsschicht 151 kann je nach Wunsch variieren. Das heißt, anders als in 1, kann in einigen Ausführungsformen der vorliegenden Erfindung die erste Gate-Isolationsschicht 151 durch einen Gate-First-Prozess gebildet werden. In diesem Fall muss die erste Gate-Isolationsschicht 151 nicht nach oben entlang der Seitenwände der Spacer 130 verlaufen.
  • In einigen Ausführungsformen (z. B. bezogen auf die 1 und 2), falls der erste Transistor TR1 ein NMOS-Transistor ist, kann die n-Typ-Austrittsarbeit-Schicht 160, die auf der ersten Gate-Isolationsschicht 151 gebildet ist, aus Titanaluminid (TiAl), Titanaluminiumnitrid (TiAlN), Tantalkarbid (TAC), Tantalaluminiumnitrid (TaAlN), Titancarbid (TiC), oder Hafniumsilicid (HfSi) sein, ist aber nicht darauf beschränkt.
  • Die Gate-Metall 170 kann einen Graben ausfüllen, der durch die n-Typ-Austrittsarbeit-Schicht 160 gebildet ist. In einigen Ausführungsformen der vorliegenden Erfindung kann das Gate-Metall 170 ein Metall mit hoher Leitfähigkeit umfassen. Beispiele des Metalls können Aluminium (Al) und Wolfram (W) umfassen, sind aber nicht darauf beschränkt.
  • Zusätzlich zu der Bildung der ersten Gate-Isolationsschicht 151, wie oben beschrieben, können die erste bis vierte Gate-Isolationsschicht 152 bis 154 jeweils in den Gräben in dem zweiten bis vierten Bereich II bis IV des Substrats 100 gebildet werden. Wie die erste Gate-Isolationsschicht 151, kann jede der zweiten bis vierten Gate-Isolationsschicht 152 bis 154 eine Zwischenschicht und eine High-k-Schicht umfassen.
  • Die zweite Gate-Isolationsschicht 152, die in dem zweiten Bereich II des Substrats 100 gebildet ist, kann dünner als die erste Gate-Isolationsschicht 151 sein. Das heißt, wenn die erste Gate-Isolationsschicht 151 eine erste Dicke T1 aufweist, kann die zweite Gate-Isolationsschicht 152 eine zweite Dicke T2 aufweisen, die kleiner als die erste Dicke T1 ist.
  • In einigen Ausführungsformen (z. B. bezogen auf die 1 und 2) können die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 nitrierte Schichten sein. In einigen Ausführungsformen können Stickstoffkonzentrationen der ersten Gate-Isolationsschicht 151 und der zweiten Gate-Isolationsschicht 152 größer sein als jene der dritten Gate-Isolationsschicht 153 und der vierten Gate-Isolationsschicht 154. In einigen Ausführungsformen der vorliegenden Erfindung kann die Stickstoffkonzentration der ersten Gate-Isolationsschicht 151 gleich der Stickstoffkonzentration der zweiten Gate-Isolationsschicht 152 sein.
  • Die dritte Gate-Isolationsschicht 153, die in dem dritten Bereich III des Substrats 100 gebildet ist, kann dicker sein, als die zweite Gate-Isolationsschicht 152 und die vierte Gate-Isolationsschicht 154. Insbesondere, wenn die zweite Gate-Isolationsschicht 152 und die vierte Gate-Isolationsschicht 154 die zweite Dicke T2 aufweisen, kann die dritte Gate-Isolationsschicht 153 die erste Dicke T1 aufweisen, die größer als die zweite Dicke T2 ist. In einigen Ausführungsformen der vorliegenden Erfindung, kann die Dicke der dritten Gate-Isolationsschicht 153 gleich der Dicke der ersten Gate-Isolationsschicht 151 sein.
  • Die vierte Gate-Isolationsschicht 154, die in dem vierten Bereich IV des Substrats 100 gebildet ist, kann dünner sein als die erste Gate-Isolationsschicht 151 und die dritte Gate-Isolationsschicht 153. Insbesondere, wenn die erste Gate-Isolationsschicht 151 und die dritte Gate-Isolationsschicht 153 die erste Dicke T1 aufweisen, kann die vierte Gate-Isolationsschicht 154 die zweite Dicke T2 aufweisen, die kleiner als die erste Dicke T1 ist. In einigen Ausführungsformen der vorliegenden Erfindung, kann die Dicke der vierten Gate-Isolationsschicht 153 gleich der Dicke der zweiten Gate-Isolationsschicht 152 sein.
  • In einigen Ausführungsformen der vorliegenden Erfindung, können die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 nicht-nitrierte Schichten sein. Mit anderen Worten, die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 müssen keinen Stickstoff enthalten.
  • Wenn die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 nitrierte Schichten sind, während die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 nicht-nitrierte Schichten sind, kann sich die Menge eines Austrittsarbeit-Regelmaterials, das jeder der ersten Gate-Isolationsschicht 151 und der zweiten Gate-Isolationsschicht 152 enthalten ist, von der enthaltenen Menge des Austrittsarbeit-Regelmaterials unterscheiden, das in jeder der dritten Gate-Isolationsschicht 153 und der vierten Gate-Isolationsschicht 154 enthaltenen ist. Insbesondere kann die Menge des Austrittsarbeit-Regelmaterials in jeder der ersten Gate-Isolationsschicht 151 und der zweite Gate-Isolationsschicht 152 kleiner sein, als die des Austrittsarbeit-Regelmaterials in jeder der dritten Gate-Isolationsschicht 153 und der vierten Gate-Isolationsschicht 154.
  • Dies wird im Detail später, unter Bezugnahme auf 9 beschrieben.
  • In einigen Ausführungsformen (z. B. bezogen auf die 1 und 2), können der erste bis vierte Transistor TR1 bis TR4 verschiedene Schwellenspannungen Vt1 bis Vt4 aufweisen, da die erste bis vierte Gate-Isolationsschicht 151 bis 154 unterschiedliche Mengen des Austrittsarbeit-Regelmaterials umfassen und verschiedene Dicken aufweisen.
  • Tabelle 1 unten vergleicht die Schwellenspannungen Vt1 bis Vt4 des ersten bis vierten Transistors TR1 bis TR4 in einem Fall, in dem der erste bis vierte Transistor TR1 bis TR4, NMOS-Transistoren sind und in dem die erste und zweite Gate-Isolationsschicht 151 und 152 nitriert wurden (wie durch die Zeichen ”N1” bezeichnet), während die dritte und vierte Gate-Isolationsschicht 153 und 154 nicht nitriert wurden. [Tabelle 1]
    TR1 TR2 TR3 TR4
    Dicke der Gate-Isolationsschicht T1 (> T2) T2 T1 (> T2) T2
    Stickstoffkonzentration in der Gate-Isolationsschicht N1 N1 0 0
    Menge an Lanthan (La) in der Gate-Isolationsschicht M1 (< M2) M1 (< M2) M2 M2
    Schwellenspannung Vt1 (> Vt2) Vt2 (> Vt3) Vt3 (> Vt4) Vt4
  • Bezogen auf Tabelle 1 und 1, können die Schwellenspannung Vt1 des ersten Transistors TR1 und die Schwellenspannung Vt3 des dritten Transistor TR3 höher sein, als die Schwellenspannung Vt2 des zweiten Transistors TR2 und die Schwellenspannung Vt4 des vierten Transistors TR4, weil die erste Gate-Isolationsschicht 151 und die dritte Gate-Isolationsschicht 153 dicker sind, als die zweite Gate-Isolationsschicht 152 und die vierte Gate-Isolationsschicht 154.
  • Da darüber hinaus die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 nitriert wurden, wohingegen die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolierschicht 154 nicht nitriert wurden, wie oben beschrieben, kann Stickstoff, das in der ersten Gate-Isolationsschicht 151 und der zweiten Gate-Isolationsschicht 152 enthalten ist, die Diffusion von Lanthan (La) in die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 in einem Herstellungsprozess blockieren, welcher hier mit Bezug auf 9 beschrieben wird. Daher kann die Menge an Lanthan, die in die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 diffundiert, größer als die Menge an Lanthan sein, die in die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 diffundiert.
  • Dementsprechend können die Schwellenspannung Vt1 des ersten Transistors TR1 und die Schwellenspannung Vt2 des zweiten Transistors TR2 höher sein, als die Schwellenspannung Vt3 des dritten Transistors TR3 und die Schwellenspannung Vt4 des vierten Transistors TR4.
  • Zusammenfassend hat der erste Transistor TR1 mit der ersten Gate-Isolationsschicht 151, welche die erste Dicke T1 aufweist und eine geringe Menge an Lanthan (wie durch die Zeichen ”M1” bezeichnet) enthält, die höchste Schwellenspannung Vt1, und der vierte Transistor TR4 mit der vierten Gate-Isolationsschicht 154, die die zweite Dicke T2 aufweist und eine große Menge an Lanthan (wie durch die Zeichen ”M2” bezeichnet) enthält, hat die niedrigste Schwellenspannung Vt4. Zusätzlich ist die Schwellenspannung Vt2 des zweiten Transistors TR2 mit der zweiten Gate-Isolationsschicht 152, welche die relativ kleine zweite Dicke T2 aufweist, jedoch eine kleine Menge (M1) von Lanthan enthält, höher, als die Schwellenspannung Vt3 des dritten Transistors TR3 mit der dritten Gate-Isolationsschicht 153, welche die relativ große erste Dicke T1 aufweist, jedoch eine große Menge (M2) von Lanthan enthält.
  • Mit anderen Worten, der erste bis vierte Transistor TR1 bis TR4 in der Halbleitervorrichtung 1 können relativ leicht gesteuert werden, um verschiedene Schwellenspannungen aufzuweisen.
  • In einigen Ausführungsformen der vorliegenden Erfindung können die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 auch nitrierte Schichten sein. Jedoch kann die Stickstoffkonzentration der dritten Gate-Isolationsschicht 153 und der vierten Gate-Isolationsschicht 154 geringer sein, als die der ersten Gate-Isolationsschicht 151 und der zweiten Gate-Isolationsschicht 152. In einigen Ausführungsformen kann die Stickstoffkonzentration der dritten Gate-Isolationsschicht 153 gleich der Stickstoffkonzentration der vierten Gate-Isolationsschicht 154 sein.
  • Tabelle 2 unten vergleicht die Schwellenspannungen Vt1 bis Vt4 des ersten bis vierten Transistors TR1 bis TR4 in einem Fall, in dem der erste bis vierte Transistor TR1 bis TR4 NMOS-Transistoren sind, wobei Lanthan als das Austrittsarbeit-Regelmaterial verwendet wird, wobei jede der ersten bis vierten Gate-Isolationsschicht 151 bis 154 nitriert wurden, und wobei die Stickstoffkonzentration (N1) der dritten und vierten Gate-Isolationsschicht 153 und 154 niedriger sind, als die Stickstoffkonzentration (N2) des ersten und zweiten Gate-Isolationsschicht 151 und 152. [Tabelle 2]
    TR1 TR2 TR3 TR4
    Dicke der Gate-Isolationsschicht T1 (> T2) T2 T1 (> T2) T2
    Stickstoffkonzentration in der Gate-Isolationsschicht N2 (> N1) N2 (> N1) N1 N1
    Menge an La in der Gate-Isolationsschicht M1 (< M2) M1 (< M2) M2 M2
    Schwellenspannung Vt1 (> Vt2) Vt2 (> Vt3) Vt3 (> Vt4) Vt4
  • Eine hohe Konzentration von Stickstoff in der ersten Gate-Isolationsschicht 151 und der zweiten Gate-Isolationsschicht 152 kann die Diffusion von Lanthan in die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 bei dem Herstellungsverfahren besser blockieren, was hierin mit Bezug auf 9 etc. beschrieben wird. Daher kann, wie hierin beschrieben (z. B. wie oben beschrieben), die Menge an Lanthan, die in die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 diffundiert größer sein, als die Menge an Lanthan, die in die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 diffundiert.
  • Dementsprechend können die Schwellenspannung Vt1 des ersten Transistors TR1 und die Schwellenspannung Vt2 des zweiten Transistors TR2 höher sein, als die Schwellenspannung Vt3 des dritten Transistors TR3 und die Schwellenspannung Vt4 des vierten Transistors TR4. Daher hat in Tabelle 2 der erste Transistor TR1 mit der ersten Gate-Isolationsschicht 151, welche die erste Dicke T1 aufweist und eine geringe Menge an Lanthan (M1) enthält, die höchste Schwellenspannung Vt1, und der vierte Transistor TR4 mit der vierten Gate-Isolationsschicht 154, welche die zweite Dicke T2 aufweist und eine große Menge an Lanthan (M2) enthält, hat die niedrigste Schwellenspannung Vt4. Zusätzlich ist die Schwellenspannung Vt2 des zweiten Transistors TR2 mit der zweiten Gate-Isolationsschicht 152, welche die relativ kleine zweite Dicke T2 aufweist, jedoch eine kleine Menge (M1) von Lanthan enthält, höher, als die Schwellenspannung Vt3 des dritten Transistors TR3 mit der dritten Gate-Isolationsschicht 153, welche die relativ große erste Dicke T1 aufweist, jedoch eine große Menge (M2) von Lanthan enthält.
  • 3 ist eine Querschnittsansicht einer Halbleitervorrichtung 2, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. Der Einfachheit halber wird auf eine redundante Beschreibung der Elemente, die identisch zu denen in Bezug auf die 1 und 2 sind verzichtet, und verschiedene Ausführungsformen können nachstehend beschrieben werden, die sich hauptsächlich auf die Unterschiede in Bezug auf die 1 und 2 beziehen.
  • Unter Bezugnahme auf 3, kann ein Substrat 100 der Halbleitervorrichtung 2 einen fünften bis achten Bereich V bis VII umfassen. In einigen Ausführungsformen können ein fünfter bis achter Transistor TR5 bis TR8 in jeweils dem fünften bis achten Bereich V bis VIII gebildet werden.
  • In manchen Ausführungsformen können der fünfte bis achte Transistor TR5 bis TR8 p-Kanal-Metalloxid-Halbleiter-(PMOS-)Transistoren sein. Dementsprechend kann jeder des fünften bis achten Transistors TR5 bis TR8 des Weiteren eine p-Typ-Austrittsarbeit-Schicht 165 umfassen.
  • Insbesondere kann der fünfte Transistor TR5 die p-Typ-Austrittsarbeit-Schicht 165 umfassen, die zwischen einer ersten Gate-Isolationsschicht 151 und einer n-Typ-Austrittsarbeit-Schicht 160 angeordnet ist. Der sechste Transistor TR6 kann die p-Typ-Austrittsarbeit-Schicht 165 umfassen, die zwischen einer zweiten Gate-Isolationsschicht 152 und einer n-Typ-Austrittsarbeit-Schicht 160 angeordnet ist. Der siebte Transistor TR7 kann die p-Typ-Austrittsarbeit-Schicht 165 umfassen, die zwischen einer dritten Gate-Isolationsschicht 153 und einer n-Typ-Austrittsarbeit-Schicht 160 angeordnet ist. Der achte Transistor TR8 kann die p-Typ-Austrittsarbeit-Schicht 165 umfassen, die zwischen einer vierten Gate-Isolationsschicht 154 und einer n-Typ-Austrittsarbeit-Schicht 160 angeordnet ist.
  • Die p-Typ-Austrittsarbeit-Schicht 165 kann z. B. Metallnitride umfassen. Insbesondere kann in einigen Ausführungsformen der vorliegenden Erfindung die p-Typ-Austrittsarbeit-Schicht 165 wenigstens Titannitrid (TiN) und/oder Tantalnitrid (TaN) umfassen. Genauer gesagt, kann die p-Typ-Austrittsarbeit-Schicht 165 eine einzelne Schicht sein, die aus TiN besteht, oder aus einer Doppelschicht, die aus einer unteren TiN-Schicht und einer oberen TaN-Schicht zusammengesetzt ist, wobei dies aber nicht darauf beschränkt ist.
  • In 3 wird die n-Typ-Arbeitsfunktion-Schicht 160 auf der p-Typ-Austrittsarbeit-Schicht 165 gebildet. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt. Beispielsweise kann die n-Typ-Austrittsarbeit-Schicht 160 weggelassen werden, falls das erforderlich/erwünscht ist.
  • Falls der fünfte bis achte Transistor TR5 bis TR8, gemäß einigen Ausführungsformen, PMOS-Transistoren sind, dann können p-Typ-Verunreinigungen in die Source-Drain-Bereiche 120 injiziert werden.
  • In einigen Ausführungsformen der vorliegenden Erfindung können die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 nitrierte Schichten sein, und die Stickstoffkonzentration in der ersten Gate-Isolationsschicht 151 kann gleich der der zweiten Gate-Isolationsschicht 152 sein. In einigen Ausführungsformen der vorliegenden Erfindung, können die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 nicht-nitrierte Schichten sein. Mit anderen Worten, die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 müssen keinen Stickstoff enthalten.
  • Tabelle 3 unten vergleicht die Schwellenspannungen Vt5 bis Vt8 des fünften bis achten Transistors TR4 bis TR8 in einem Fall, in dem der fünfte bis achte Transistor TR5 bis TR8 PMOS-Transistoren sind, wobei Lanthan als das Austrittsarbeit-Regelmaterial verwendet wird, und wobei die erste und zweite Gate-Isolationsschicht 151 und 152 nitriert sind, während die dritte und vierte Gate-Isolationsschicht 153 und 154 nicht nitriert sind. [Tabelle 3]
    TR5 TR6 TR7 TR8
    Dicke der Gate-Isolationsschicht T1 (> T2) T2 T1 (> T2) T2
    Stickstoffkonzentration in der Gate-Isolationsschicht N1 N1 0 0
    Menge an La in der Gate-Isolationsschicht M1 (< M2) M1 (< M2) M2 M2
    Schwellenspannung Vt5 (> Vt6) Vt6 Vt7 (> Vt8) Vt8 (> Vt5)
  • Bezogen auf Tabelle 3 und 3, können die Schwellenspannung Vt5 des fünften Transistors TR5 und die Schwellenspannung Vt7 des siebten Transistors TR7 höher sein, als die Schwellenspannung Vt6 des sechsten Transistors TR6 und die Schwellenspannung Vt8 des achten Transistors TR8, weil die erste Gate-Isolationsschicht 151 und die dritte Gate-Isolationsschicht 153 dicker sind, als die zweite Gate-Isolationsschicht 152 und die vierte Gate-Isolationsschicht 154.
  • Da darüber hinaus die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 nitriert wurden, wohingegen die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 nicht nitriert wurden, kann die Menge an Lanthan, die in die dritte Gate-Isolationsschicht 153 und in die vierte Gate-Isolationsschicht 154 diffundiert, größer als die Menge an Lanthan sein, die in die erste Gate-Isolationsschicht 151 und in die zweite Gate-Isolationsschicht 152 diffundiert.
  • Dementsprechend können die Schwellenspannung Vt7 des siebten Transistors TR7 und die Schwellenspannung Vt8 des achten Transistors TR8 höher sein, als die Schwellenspannung Vt5 des fünften Transistors TR5 und die Schwellenspannung Vt6 des sechsten Transistors TR6.
  • Zusammenfassend umfasst der siebte Transistor TR7 die dritte Gate-Isolationsschicht 153 mit einer ersten Dicke T1, und enthält eine große Menge an Lanthan und hat die höchste Schwellenspannung Vt7, während der sechste Transistor TR6 die zweite Gate-Isolationsschicht 152 mit einer zweiten Dicke T2 umfasst und eine geringe Menge an Lanthan enthält und die niedrigste Schwellenspannung Vt6 aufweist. Zusätzlich ist die Schwellenspannung Vt8 des achten Transistors TR8 mit der vierten Gate-Isolationsschicht 154, welche die relativ kleine zweite Dicke T2 aufweist, jedoch eine große Menge an Lanthan enthält, höher, als die Schwellenspannung Vt5 des fünften Transistors TR5 mit der ersten Gate-Isolationsschicht 151, welche die relativ große erste Dicke T1 aufweist, jedoch eine kleine Menge an Lanthan enthält.
  • Mit anderen Worten, der fünfte bis achte Transistor TR5 bis TR8 in der Halbleitervorrichtung 3 können relativ leicht so geregelt werden, um verschiedene Schwellenspannungen aufzuweisen. Ferner kann, in einigen Ausführungsformen der vorliegenden Erfindung, Aluminium als Austrittsarbeit-Regelmaterial verwendet werden.
  • Tabelle 4 unten vergleicht die Schwellenspannungen Vt5 bis Vt8 des fünften bis achten Transistors TR4 bis TR8 in einem Fall, in dem der fünfte bis achte Transistor TR5 bis TR8 PMOS-Transistoren sind, wobei Aluminium als das Austrittsarbeit-Regelmaterial verwendet wird, und wobei die erste und zweite Gate-Isolationsschicht 151 und 152 nitriert sind, während die dritte und vierte Gate-Isolationsschicht 153 und 154 nicht nitriert sind. [Tabelle 4]
    TR5 TR6 TR7 TR8
    Dicke der Gate-Isolationsschicht T1 (> T2) T2 T1 (> T2) T2
    Stickstoffkonzentration in der Gate-Isolationsschicht N1 N1 0 0
    Menge an Aluminium (Aa) in der Gate-Isolationsschicht M1 (< M2) M1 (< M2) M2 M2
    Schwellenspannung Vt5 (> Vt6) Vt6 (> Vt7) Vt7 (> Vt8) Vt8
  • Bezogen auf Tabelle 4 und 4, können die Schwellenspannung Vt5 des fünften Transistors TR5 und die Schwellenspannung Vt7 des siebten Transistors TR7 höher sein, als die Schwellenspannung Vt6 des sechsten Transistors TR6 und die Schwellenspannung Vt8 des achten Transistors TR8, weil die erste Gate-Isolationsschicht 151 und die dritte Gate-Isolationsschicht 153 dicker sind, als die zweite Gate-Isolationsschicht 152 und die vierte Gate-Isolationsschicht 154.
  • Da darüber hinaus die erste Gate-Isolationsschicht 151 und die zweite Gate-Isolationsschicht 152 nitriert wurden, wohingegen die dritte Gate-Isolationsschicht 153 und die vierte Gate-Isolationsschicht 154 nicht nitriert wurden, kann die Menge an Aluminium, die in die dritte Gate-Isolationsschicht 153 und in die vierte Gate-Isolationsschicht 154 diffundiert größer sein, als die Menge an Aluminium, die in die erste Gate-Isolationsschicht 151 und in die zweite Gate-Isolationsschicht 152 diffundiert.
  • Dementsprechend können die Schwellenspannung Vt7 des siebten Transistors TR7 und die Schwellenspannung Vt8 des achten Transistors TR8 niedriger sein, als die Schwellenspannung Vt5 des fünften Transistors TR5 und die Schwellenspannung Vt6 des sechsten Transistors TR6.
  • Zusammenfassend hat der fünfte Transistor TR5 mit der ersten Gate-Isolationsschicht 151, welche die erste Dicke T1 aufweist und eine geringe Menge an Aluminium enthält, die höchste Schwellenspannung Vt5, und der achte Transistor TR8 mit der vierten Gate-Isolationsschicht 154, welche die zweite Dicke T2 aufweist und eine große Menge an Aluminium enthält, hat die niedrigste Schwellenspannung Vt8. Zusätzlich ist die Schwellenspannung Vt6 des sechsten Transistors TR6 mit der zweiten Gate-Isolationsschicht 152, welche die relativ kleine zweite Dicke T2 aufweist, jedoch eine kleine Menge an Aluminium enthält, höher, als die Schwellenspannung Vt7 des siebten Transistors TR7 mit der dritten Gate-Isolationsschicht 153, welche die relativ große erste Dicke T1 aufweist, jedoch eine große Menge an Aluminium enthält.
  • Einige Ausführungsformen können auch den folgenden Fall umfassen. Insbesondere können der fünfte bis achte Transistor TR5 bis TR8 PMOS-Transistoren sein, und Lanthan kann als das Austrittsarbeit-Regelmaterial verwendet werden. Darüber hinaus kann jede der ersten bis vierten Gate-Isolationsschicht 151 bis 154 nitriert worden sein, und Stickstoffkonzentrationen der dritten und vierten Gate-Isolationsschicht 153 und 154 können kleiner sein als jene der ersten und zweiten Gate-Isolationsschichten 151 und 152. Die Schwellenspannungen Vt5 bis VT8 des fünften bis achten Transistors TR5 bis TR8 können in diesem Fall vollständig durch den Fachmann auf dem Gebiet der Technik aus dem oben beschriebenen Fall rückgeschlossen werden, bei dem der fünfte bis achte Transistor TR5 bis TR8 NMOS-Transistoren sind, und dadurch wird eine redundante Beschreibung davon weggelassen.
  • 4 ist ein schematisches Anordnungsdiagramm einer Halbleitervorrichtung 3, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. Der Einfachheit halber kann eine redundante Beschreibung der Elemente, die identisch zu denen der 1–3 sind weggelassen werden, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–3 liegt.
  • In 4, kann die Halbleitervorrichtung 3 einen n-Kanal-Feldeffekttransistor-(NFET-)Bereich 172 und einen p-Kanal-Feldeffekttransistor-(PFET)Bereich 174 umfassen. Der NFET-Bereich 172 und der PFET-Bereich 174 können beispielsweise durch eine Elementisolationsschicht 110 getrennt werden.
  • Eine Vielzahl von NMOS-Transistoren mit verschiedenen Schwellenspannungen, wie in 1 gezeigt, können in dem NFET-Bereich 172 gebildet werden. Zusätzlich kann eine Vielzahl von PMOS-Transistoren mit verschiedenen Schwellenspannungen, wie in 3 gezeigt, in dem PFET-Bereich 174 gebildet werden.
  • In einigen Ausführungsformen der vorliegenden Erfindung können eine Gate-Isolationsschicht, die in jedem der NMOS-Transistoren in des NFET-Bereichs 172 umfasst ist, und eine Gate-Isolationsschicht, die in jedem der PMOS-Transistoren in dem PFET-Bereich 174 umfasst ist, Lanthan als ein Austrittsarbeit-Regelmaterial umfassen. Ferner kann in einigen Ausführungsformen der vorliegenden Erfindung die Gate-Isolationsschicht, die in jedem der NMOS-Transistoren in des NFET-Bereichs 172 umfasst ist, Lanthan als das Austrittsarbeit-Regelmaterial umfassen, wohingegen die Gate-Isolierschicht in jedem der PMOS-Transistoren in dem PFET-Bereich 174 Aluminium als das Austrittsarbeit-Regelmaterial umfassen kann.
  • In einigen Ausführungsformen der vorliegenden Erfindung können die NMOS-Transistoren in dem NFET-Bereich 172 und die PMOS-Transistoren in dem PFET-Bereich 174 eine komplementäre Metalloxid-Halbleiter-(CMOS-)Schaltung bilden.
  • 5 ist eine Querschnittsansicht einer Halbleitervorrichtung 4 gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. Der Einfachheit halber kann eine redundante Beschreibung der Elemente, die identisch zu denen der 1–4 sind weggelassen werden, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–4 liegt.
  • Unter Bezugnahme auf 5, kann ein Substrat 100 der Halbleitervorrichtung 4 einen ersten bis vierten Bereich I bis IV umfassen. In einigen Ausführungsformen können der erste bis vierte Transistor TR1 bis TR4 in jeweils dem ersten bis vierten Bereich I bis IV des Substrats 100 gebildet werden.
  • In einigen Ausführungsformen der vorliegenden Erfindung können die erste und zweite Gate-Isolationsschicht 156 und 157 Stickstoff enthalten, und die dritte und vierte Gate-Isolationsschicht 158 und 159 müssen kein Stickstoff enthalten.
  • Die erste bis vierte Gate-Isolationsschichten 156 bis 159 können gleiche Dicken aufweisen, wie in der Zeichnung dargestellt. Zusätzlich können die erste bis vierte Gate-Isolationsschicht 156 bis 159 unterschiedliche Mengen eines Austrittsarbeit-Regelmaterials enthalten. Insbesondere kann die Menge des Austrittsarbeit-Regelmaterials in der ersten Gate-Isolationsschicht 156 kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials in der zweiten Gate-Isolationsschicht 157. Die Menge des Austrittsarbeit-Regelmaterials in der zweiten Gate-Isolationsschicht 157 kann kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials in der dritten Gate-Isolationsschicht 158. Die Menge des Austrittsarbeit-Regelmaterials in der dritten Gate-Isolationsschicht 158 kann kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials in der vierten Gate-Isolationsschicht 159.
  • Falls dementsprechend der erste bis vierte Transistor TR1 bis TR4 NMOS-Transistoren sind, und falls das Austrittsarbeit-Regelmaterial Lanthan ist, kann eine Schwellenspannung Vt1 des ersten Transistors TR1 höher sein, als eine Schwellenspannung Vt2 des zweiten Transistors TR2, die Schwellenspannung Vt2 des zweiten Transistors TR2 kann höher sein, als eine Schwellenspannung Vt3 des dritten Transistors TR3, und die Schwellenspannung Vt3 des dritten Transistors TR3 kann höher sein, als eine Schwellenspannung Vt4 des vierten Transistors TR4.
  • Falls andererseits der erste bis vierte Transistor TR1 bis TR4 PMOS-Transistoren sind, und falls das Austrittsarbeit-Regelmaterial Lanthan ist, kann eine Schwellenspannung Vt1 des ersten Transistors TR1 niedriger sein, als eine Schwellenspannung Vt2 des zweiten Transistors TR2, die Schwellenspannung Vt2 des zweiten Transistors TR2 kann niedriger sein, als eine Schwellenspannung Vt3 des dritten Transistors TR3, und die Schwellenspannung Vt3 des dritten Transistors TR3 kann niedriger sein, als eine Schwellenspannung Vt4 des vierten Transistors TR4.
  • Falls der erste bis vierte Transistor TR1 bis TR4 PMOS-Transistoren sind, und falls das Austrittsarbeit-Regelmaterial Aluminium ist, kann eine Schwellenspannung Vt1 des ersten Transistors TR1 höher sein, als eine Schwellenspannung Vt2 des zweiten Transistors TR2, die Schwellenspannung Vt2 des zweiten Transistors TR2 kann höher sein, als eine Schwellenspannung Vt3 des dritten Transistors TR3, und die Schwellenspannung Vt3 des dritten Transistors TR3 kann höher sein, als die Schwellenspannung Vt4 des vierten Transistors TR4.
  • Verfahren zum Herstellen von Halbleitervorrichtungen (z. B. die Halbleitervorrichtung 4) werden hierin beschrieben. Zum Beispiel sind die 6 bis 9 sind Ansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zeigen.
  • In 6 wird ein Substrat 100 erbracht, das einen ersten bis vierten Bereich I bis IV umfasst. Hier können der erste bis vierte Bereich I bis IV des Substrats 100 durch Elementisolationsschichten 110 getrennt werden, wie in der Zeichnung gezeigt.
  • Das Substrat 100 kann beispielsweise ein Bulk-Siliciumsubstrat oder ein SOI-Substrat sein, das durch epitaxiales Wachsen von Silizium auf einem Isolator gebildet wird. In einigen Ausführungsformen der vorliegenden Erfindung kann das Substrat 100 ein Substrat mit einer Epitaxie-Schicht sein, die in der Form von Graten auf einem Basissubstrat gebildet werden. In diesem Fall kann das Substrat 100 in 6 ein oberer Teil der Grate sein.
  • Hier kann die Epitaxie-Schicht ein Einzelelement-Halbleitermaterial umfassen, wie beispielsweise Silizium oder Germanium. Darüber hinaus kann die Epitaxie-Schicht eine Halbleiterverbindung (compound semiconductor) umfassen, wie beispielsweise eine Gruppe IV-IV-Halbleiterverbindung oder ein Halbleiterverbindung. Insbesondere kann die Gruppe IV-IV-Halbleiterverbindung, die verwendet werden kann, um die Epitaxie-Schicht zu bilden, eine binäre oder ternäre Verbindung sein, die wenigstens zwei aus Kohlenstoff (C), Silizium (Si), Germanium (Ge) und Zinn (Sn) umfasst, oder kann eine Verbindung sein, die durch Dotieren der binären oder ternären Verbindung mit einem Element der Gruppe IV erhalten wird. Die Gruppe III-V-Halbleiterverbindung, die verwendet werden kann, um die Epitaxie-Schicht zu bilden, kann eine aus einer binären Verbindung, einer ternären Verbindung und einer quaternären Verbindung sein, die durch Kombinieren von wenigstens Aluminium (Al), Gallium (Ga) und/oder Indium (In), welche Elemente der Gruppe III sind, mit einem von Phosphor (P), Arsen (As) und Antimon (Sb) ausgebildet werden kann, welche Elemente der Gruppe V sind.
  • Als nächstes werden Dummy-Gates aus beispielsweise Polysilizium auf dem Substrat 100 gebildet. Dann werden die Spacer 130, die wenigstens eine Nitridschicht und/oder eine Oxinitridschicht umfassen, auf beiden Seiten von jedem der Dummy-Gates gebildet.
  • Source-Drain-Bereiche 120 werden durch Injizieren von Verunreinigungen in das Substrat 100, mittels den Dummy-Gates und den Spacern 130 als Maske gebildet. Die Source-Drain-Bereiche 120 können auch durch epitaxialies Wachstum, wie oben beschrieben, gebildet werden. In diesem Fall können die Source-Drain-Bereiche 120 in Aussparungen in dem Substrat 100 gebildet werden. Nach der Bildung der Source-Drain-Bereiche 120 wird eine isolierende Zwischenschicht 140 gebildet, um die Dummy-Gates und die Spacer 130 zu bedecken. Die isolierende Zwischenschicht 140 wird dann planarisiert, bis die Dummy-Gates freiliegen.
  • Die freigelegten Dummy-Gates werden nach Planarisieren der isolierenden Zwischenschicht 140 entfernt. Dementsprechend werden Gräben auf jeweils dem ersten bis vierten Bereich I bis IV gebildet, wie in 6 gezeigt.
  • Bezogen auf 7, ist eine Gate-Isolationsschicht 150 auf dem ersten bis vierten Bereich I bis IV gebildet. Hier kann die Gate-Isolationsschicht 150 gebildet werden, um Gräben winkelgetreu (conformally) zu füllen, die jeweils auf dem ersten bis vierten Bereich I bis IV gebildet sind. Dementsprechend kann sich ein Teil der Gate-Isolationsschicht 150 nach oben, entlang den Seitenwänden der Spacer 130 erstrecken, wie in der Zeichnung dargestellt.
  • Eine Maske 191 ist auf dem dritten und vierten Bereich III und IV gebildet. Dann wird das Substrat 100 unter Verwendung von z. B. einer Kammer nitriert. Da die Maske 191 auf dem dritten und vierten Bereich III und IV gebildet worden ist, kann die Gate-Isolationsschicht 150, die auf dem ersten und zweiten Bereich I und II gebildet ist, nitriert werden, während die Gate-Isolationsschicht 150, die auf dem dritten und vierten Bereich III und IV gebildet ist, nicht nitriert sein muss. Mit anderen Worten, die Nitrierung des Substrats 100 kann eine erste Gate-Isolationsschicht 151 und eine zweite Gate-Isolationsschicht 152 erzeugen, die Stickstoff enthalten, und eine dritte Gate-Isolationsschicht 153 und eine vierte Gate-Isolationsschicht 154 erzeugen, die keinen Stickstoff enthalten, wie in 1 und Tabelle 1 gezeigt.
  • In einigen Ausführungsformen kann die Maske 191, die auf dem dritten und vierten Bereich III und IV gebildet ist, entfernt werden, und eine Maske kann auf dem ersten und zweiten Bereich I und II gebildet werden. Dann kann das Substrat 100 mittels beispielsweise einer Kammer nitriert werden. In diesem Fall können die erste bis vierte Gate-Isolationsschicht 151 bis 154, die allesamt nitriert wurden, hergestellt werden.
  • Falls hier eine Stickstoffkonzentration in dem nachfolgenden Nitrierungsprozess niedrig eingestellt ist, obwohl jede der ersten bis vierten Gate-Isolationsschicht 151 bis 154 nitrierte Schichten sind, können die Stickstoffkonzentrationen der dritten Gate-Isolationsschicht 153 und der vierten Gate-Isolationsschicht 154 niedriger sein, als die der ersten Gate-Isolationsschicht 151 und der zweiten Gate-Isolationsschicht 152.
  • In 8 ist eine Austrittsarbeit-Regelmaterial bereitstellende Schicht 181 auf der Gate-Isolierschicht 150 gebildet. In einigen Ausführungsformen der vorliegenden Erfindung kann die Austrittsarbeit-Regelmaterial bereitstellende Schicht 181 beispielsweise Lanthan umfassen. In einigen Ausführungsformen der vorliegenden Erfindung kann die Austrittsarbeit-Regelmaterial bereitstellende Schicht 181 beispielsweise Aluminium umfassen.
  • Eine erste Deckschicht 182 ist auf der Austrittsarbeit-Regelmaterial bereitstellenden Schicht 181 gebildet. Dann wird die erste Deckschicht 182, die auf dem zweiten Bereich II und dem vierten Bereich IV gebildet ist, teilweise geätzt. Dementsprechend kann eine Dicke T4 der ersten Deckschicht 182, die auf dem zweiten Bereich II und dem vierten Bereich IV gebildet ist, kleiner werden, als eine Dicke T3 des ersten Deckschicht 182, die auf dem ersten Bereich I und dem dritten Bereich III gebildet ist. In einigen Ausführungsformen der vorliegenden Erfindung kann die erste Deckschicht 182 TiN umfassen, ist aber nicht darauf beschränkt.
  • In 9 ist eine zweite Deckschicht 183 auf der ersten Deckschicht 182 gebildet. In einigen Ausführungsformen der vorliegenden Erfindung kann die zweite Deckschicht 183 amorphes Silizium (oder ein anderes Halbleitermaterial) umfassen, ist aber nicht darauf beschränkt.
  • Als nächstes wird das Substrat 100 getempert (annealed). Das Tempern des Substrats 100 kann das Austrittsarbeit-Regelmaterial, das in der Austrittsarbeit-Regelmaterial bereitstellenden Schicht 181 enthalten ist, dazu bringen, zu der Gate-Isolationsschicht 150 zu diffundieren. Da hier die Gate-Isolationsschicht 150, die auf dem ersten Bereich I und dem zweiten Bereich II des Substrats 100 gebildet ist, nitriert wurde, kann die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 auf dem ersten Bereich I und dem zweiten Bereich II diffundiert, kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 auf dem dritten Bereich III und dem vierten Bereich IV diffundiert.
  • Da außerdem die Dicke T3 der ersten Deckschicht 182, die auf dem ersten Bereich I und dem dritten Bereich III gebildet ist, größer (d. h. dicker) ist, als die Dicke T4 der ersten Deckschicht 182, die auf dem zweiten Bereich II und dem vierten Bereich IV gebildet ist, kann mehr Sauerstoff während des Temperprozesses zu der Gate-Isolationsschicht 150 gelangen, die auf dem ersten Bereich I und dem dritte Bereich III gebildet ist, als zu der Gate-Isolationsschicht 150, die auf dem zweiten Bereich II und dem vierten Bereich IV gebildet ist. Dementsprechend kann die Gate-Isolationsschicht 150 auf dem ersten Bereich I und dem dritten Bereich III dicker sein, als die Gate-Isolationsschicht 150 auf dem zweiten Bereich II und dem vierten Bereich IV, wie in 1 gezeigt.
  • Dementsprechend kann der Temperprozess aus 9 die erste bis vierte Gate-Isolationsschicht 151 bis 154 erzeugen, die unterschiedliche Dicken und unterschiedliche Mengen des Austrittsarbeit-Regelmaterials aufweisen, wie in 1 gezeigt.
  • Die erste und zweite Deckschicht 182 und 183 und die Austrittsarbeit-Regelmaterial bereitsiellende Schicht 181 werden entfernt, und n-Typ-Austrittsarbeit-Schichten 160 und Gate-Metalle 170 werden gebildet. Als Ergebnis kann die Halbleitervorrichtung 1 aus 1 hergestellt werden.
  • 10 ist eine Ansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zeigt. Der Einfachheit halber wird auf eine redundante Beschreibung von Elementen und Verfahren verzichtet, die identisch zu denen der 1–9 sind, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–9 liegt.
  • In 10 ist in einigen Ausführungsformen eine erste Deckschicht 184 auf eine gleichmäßige Dicke über den ersten bis vierten Bereich I bis IV des Substrats 100 gebildet. Nachdem eine zweite Deckschicht 185 auf der ersten Deckschicht 184 gebildet ist, wird die zweite Deckschicht 185 entfernt, die auf dem ersten und dritten Bereich I und III des Substrats 100 gebildet ist. Dann wird das Substrat 100 getempert (annealed). Da hier die zweite Deckschicht 185, die externen Sauerstoff in dem Glühprozess blockiert, von dem ersten und dritten Bereich I und III entfernt worden ist, wird mehr Sauerstoff zu einer Gate-Isolationsschicht 150 auf dem ersten und dritten Bereich I und III des Substrats 100 gelangen, als zu der Gate-Isolationsschicht 150 auf dem zweiten und vierten Bereich II und IV des Substrats 100. Dementsprechend kann die Gate-Isolationsschicht 150 auf dem ersten Bereich I und dem dritten Bereich III dicker sein, als die Gate-Isolationsschicht 150 auf dem zweiten Bereich II und dem vierten Bereich IV, wie in 1 gezeigt.
  • Mit anderen Worten, der Temperprozess aus 10 die erste bis vierte Gate-Isolationsschicht 151 bis 154 erzeugen, die unterschiedliche Dicken und unterschiedliche Mengen eines Austrittsarbeit-Regelmaterials aufweisen, wie in 1 gezeigt.
  • 11 und 12 sind Ansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zeigen. Der Einfachheit halber wird auf eine redundante Beschreibung von Elementen und Verfahren verzichtet, die identisch zu denen der 1–10 sind, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–10 liegt.
  • In 11 ist eine Gate-Isolationsschicht 150 auf dem ersten bis vierten Bereich I bis IV des Substrats 100 gebildet. Dann wird die Gate-Isolationsschicht 150 nitriert, wie in 7 gezeigt, und eine Sperrschicht 186 wird auf der Gate-Isolierschicht 150 gebildet. Hier kann die Sperrschicht 186 TiN umfassen, ist aber nicht darauf beschränkt. Die Sperrschicht 186, die auf dem zweiten und vierten Bereich II und IV des Substrats 100 gebildet ist, wird entfernt.
  • In 12 ist eine Austrittsarbeit-Regelmaterial bereitstellende Schicht 181 auf der Gate-Isolierschicht 150 und der Sperrschicht 186 gebildet. Dann werden aufeinanderfolgend eine erste Deckschicht 184 und eine zweite Deckschicht 183 auf der Austrittsarbeit-Regelmaterial bereitstellenden Schicht 181 gebildet.
  • Als nächstes wird das Substrat 100 getempert (annealed). Das Tempern des Substrats 100 kann das Austrittsarbeit-Regelmaterial, das in der Austrittsarbeit-Regelmaterial bereitstellenden Schicht 181 enthalten ist, dazu bringen, zu der Gate-Isolationsschicht 150 zu diffundieren. Da hier die Gate-Isolationsschicht 150, die auf dem ersten Bereich I und dem zweiten Bereich II des Substrats 100 gebildet ist, nitriert wurde, kann die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 auf dem ersten Bereich I und dem zweiten Bereich II des Substrats 100 diffundiert, kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 auf dem dritten Bereich III und dem vierten Bereich IV des Substrats 100 diffundiert.
  • Da außerdem die Sperrschicht 186 auf dem ersten und dritten Bereich I und III des Substrats 100 gebildet ist, kann die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 auf dem ersten Bereich I und dem dritten Bereich III des Substrats 100 diffundiert, kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 auf dem zweiten Bereich II und dem vierten Bereich IV des Substrats 100 diffundiert.
  • Zusammengefasst kann die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 in dem ersten Bereich I des Substrats 100 diffundiert, kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 in dem zweiten Bereich II des Substrats 100 diffundiert, die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 in dem zweiten Bereich II des Substrats 100 diffundiert, kann kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 in dem dritten Bereich III des Substrats 100 diffundiert, und die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 in dem dritten Bereich III des Substrats 100 diffundiert, kann kleiner sein, als die Menge des Austrittsarbeit-Regelmaterials, das zu der Gate-Isolationsschicht 150 in dem vierten Bereich IV des Substrats 100 diffundiert.
  • Dementsprechend kann der Temperprozess aus 12 die erste bis vierte Gate-Isolationsschicht 156 bis 159 mit gleicher Dicke, aber mit unterschiedlichen Mengen des Austrittsarbeit-Regelmaterials erzeugen, wie in 5 gezeigt.
  • Wie hierin beschrieben, kann in Verfahren zum Herstellen einer Halbleitervorrichtung, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung, selektives Nitrierens einer Gate-Isolationsschicht 150 auf verschiedene Weise mit einer selektiven Anpassung der Dicke einer ersten Deckschicht 182 (siehe 8), selektives Bilden einer zweiten Deckschicht 185 (siehe 10), und selektives Bilden einer Sperrschicht 186 (siehe 11) kombiniert werden. Daher kann eine Vielzahl von Transistoren mit verschiedenen Schwellenspannungen relativ einfach bei relativ niedrigen Kosten hergestellt werden.
  • 13 ist ein Schaltungsdiagramm einer Halbleitervorrichtung 5, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. 14 ist ein Layout-Diagramm der gezeigten Halbleitervorrichtung 5 aus 13. Der Einfachheit halber kann eine redundante Beschreibung der Elemente, die identisch zu denen der 1–12 sind weggelassen werden, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–12 liegt.
  • In den 13 und 14 kann die Halbleitervorrichtung 5 ein Paar mit einem ersten und zweiten Inverter INV1 und INV2 umfassen, die parallel zwischen einem Stromquellenknoten VCC und einem Masseknoten VSS geschaltet sind und einen ersten und zweiten Durchlasstransistor (pass transistor) PS1 und PS2, die jeweils an Ausgangsknoten des ersten und zweiten Inverters INV1 und INV2 geschaltet sind. Der erste und zweite Durchlasstransistor PS1 und PS2 können mit einer Bitleitung (bit line) BL und einer komplementären Bitleitung BLb verbunden sind. Gates des ersten und zweiten Durchgangstransistors PS1 und PS2 können an eine Wortleitung (word line) WL angeschlossen sein.
  • Der erste Inverter INV1 umfasst einen ersten Pull-up-Transistor PU1 und einen ersten Pull-down-Transistor PD1, die in Reihe geschaltet sind, und der zweite Inverter INV2 umfasst einen zweiten Pull-up-Transistor PU2 und einen zweiten Pull-down-Transistor PD2, die in Serie geschaltet sind. Der erste und der zweite Pull-up-Transistor PU1 und PU2 können PFETs sein, und der erste und zweite Pull-down-Transistor PD1 und PD2 können NFETs sein.
  • Ein Eingangsknoten des ersten Inverters INV1 ist mit dem Ausgangsknoten des zweiten Inverters INV2 verbunden, und ein Eingangsknoten des zweiten Inverters INV2 ist mit dem Ausgangsknoten des ersten Inverters INV1 verbunden, so dass der erste und der zweite Inverter INV1 und INV2 eine einzelne Latch-Schaltung bilden können.
  • Unter erneuter Bezugnahme auf die 13 und 14, können sich ein erster aktiver Grat 210, ein zweiter aktiver Grat 220, ein dritter aktiver Grat 230 und ein vierter aktiver Grat 240 in eine Richtung ausbrieten (beispielsweise in eine vertikale Richtung in 14), um voneinander getrennt zu sein. Der zweite aktive Grat 220 und der dritte aktive Grat 230 können kürzer sein, als der erste aktive Grat 210 und der vierte aktive Grat 240.
  • Zusätzlich können sich eine erste Gateelektrode 251, eine zweite Gateelektrode 252, eine dritte Gateelektrode 253 und eine vierte Gateelektrode 254 in eine andere Richtung ausbreiten (beispielsweise in eine horizontale Richtung in 14), um den ersten bis vierten aktiven Grat 210 bis 240 zu überschneiden. Insbesondere kann die erste Gateelektrode 251 vollständig den ersten aktiven Grat 210 und den zweiten aktiven Grat 220 überschneiden, und kann teilweise ein Ende des dritten aktiven Grats 230 überlappen. Die dritte Gateelektrode 253 kann den vierten aktiven Grat 240 und den dritten aktiven Grat 230 vollständig überschneiden, und kann teilweise ein Ende des zweiten aktiven Grats 220 überlappen. Die zweite Gateelektrode 252 und die vierte Gateelektrode 254 können jeweils den ersten aktiven Grat 210 und den vierten aktiven Grat 240 überschneiden.
  • Der erste Pull-up-Transistor PU1 kann nahe dem Schnittpunkt der ersten Gateelektrode 251 und dem zweiten aktiven Gateelektrode 220 definiert sein. Der erste Pull-down-Transistor PD1 kann nahe dem Schnittpunkt der ersten Gateelektrode 251 und dem ersten aktiven Grat 210 definiert sein. Der erste Durchlasstransistor PD1 kann nahe dem Schnittpunkt der zweiten Gateelektrode 252 und dem ersten aktiven Grat 210 definiert sein. Der zweite Pull-up-Transistor PU2 kann nahe dem Schnittpunkt der dritten Gateelektrode 253 und dem dritten aktiven Grat 230 definiert sein. Der zweite Pull-down-Transistor PD2 kann nahe dem Schnittpunkt der dritten Gateelektrode 253 und dem vierten aktiven Grat 240 definiert sein. Der zweite Durchlasstransistor PS2 kann nahe dem Schnittpunkt der vierten Gateelektrode 254 und dem vierten aktiven Grat 240 definiert sein.
  • In einigen Ausführungsformen können Source-Drain-Bereiche auf beiden Seiten von jedem der Schnittpunkte zwischen der ersten bis vierten Gateelektrode 251 bis 254 und dem ersten bis vierten aktiven Grat 210 bis 240 gebildet werden. Eine Vielzahl von Kontakten 250 kann auch gebildet werden.
  • Ein erster geteilter Kontakt 261 kann den zweiten aktiven Grat 220, die dritte Gateelektrode 253 und eine Verkabelung 271 miteinander verbinden. Ein zweiterster geteilter Kontakt 262 kann den dritten aktiven Grat 230, die erste Gateelektrode 251 und eine Verkabelung 272 miteinander verbinden.
  • Die Halbleitervorrichtung 5 kann beispielsweise als ein statischer Direktzugriffsspeicher (SRAM) verwendet werden. Wenigstens einer der Transistoren PU1 und PU2, PD1 und PD2, und PS1 und PS2, die in der Halbleitervorrichtung 5 enthalten sind, kann Strukturen, gemäß den oben beschriebenen Ausführungsformen mit Bezug auf die 1–12 enthalten. Zum Beispiel können der erste und zweite Durchlasstransistor PS1 und PS2 aus 14 in der Struktur nach einem der NMOS-Transistoren TR1 bis TR4 aus 1 gebildet werden, und der erste und zweite Pull-down-Transistor PD1 und PD2 können in der Struktur nach dem anderen der NMOS-Transistoren TR1 bis TR4 aus 1 gebildet werden. Außerdem können der erste und zweite Pull-up-Transistor PU1 und PU2 aus 14 in der Struktur nach einem der PMOS-Transistoren TR5 bis TR8 aus 3 gebildet werden.
  • 15 ist ein Schaltungsdiagramm einer Halbleitervorrichtung 6, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. 16 ist ein Schaltbild einer in 15 dargestellten ersten SRAM-Zellenregion SMC1. 17 ist ein Anordnungsdiagramm der in 15 dargestellten ersten SRAM-Zellenregion SMC1. Der Einfachheit halber kann eine redundante Beschreibung der Elemente, die identisch zu denen der 1–14 sind weggelassen werden, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–14 liegt.
  • Obwohl hierin ein Beispiel beschrieben wird, in dem SRAM-Elemente in jedem Speicherzellenfeldbereich MR angeordnet sind, ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt. Obwohl hierin ein Beispiel beschrieben ist, in dem 8 SRAM-Elemente, von denen jedes 8 Transistoren umfasst, in jedem Speicherzellenfeldbereich MR angeordnet sind, ist die vorliegende Erfindung nicht auf dieses Beispiel beschränkt.
  • In 15 kann eine Vielzahl von SRAM-Zellenbereichen (z. B. SMC1, SMC2, etc.) in einem Speicherzellenfeldbereich MR der Halbleitervorrichtung 6 angeordnet sein.
  • Die SRAM-Zellenbereiche können in einem Gittermuster angeordnet sein, um ein Array zu bilden.
  • In 16 kann jeder SRAM-Zellenbereich (z. B. der erste SRAM-Zellenbereich SMC1) ein Paar von ersten und zweiten Invertern INV1 und INV2 umfassen, die parallel zwischen einem Stromquellenknoten VDD und einem Masseknoten VSS verbunden sind, ersten und zweiten Auswahltransistor PS1 und PS2 umfassen, die jeweils mit den Ausgangsknoten des ersten und zweiten Inverters INV1 und INV2 verbunden sind, einen Ansteuertransistor (drive transistor) DT umfassen, der durch einen Ausgang des ersten Inverters INV1 gesteuert wird, und einen Durchlasstransistor PT umfassen, der an einen Ausgangsknoten des Ansteuertransistors DT geschaltet ist. Dementsprechend kann in einigen Ausführungsformen jeder SRAM-Zellenbereich (z. B. der erste SRAM-Zellenbereich SMC1) ein SRAM-Element mit acht Transistoren umfassen.
  • Der erste und zweite Auswahltransistor PS1 und PS2 können mit einer Bitleitung BL und einer komplementären Bitleitung BLb verbunden sein. Gates des ersten und zweiten Auswahltransistors PS1 und PS2 können an eine Schreib-Wortleitung (write word line) WWL angeschlossen sein.
  • Der erste Inverter INV1 umfasst einen ersten Pull-up-Transistor PU1 und einen ersten Pull-down-Transistor PD1, die in Reihe geschaltet sind, und der zweite Inverter INV2 umfasst einen zweiten Pull-up-Transistor PU2 und einen zweiten Pull-down-Transistor PD2, die in Serie geschaltet sind. Der erste und der zweite Pull-up-Transistor PU1 und PU2 können PFETs sein, und der erste und zweite Pull-down-Transistor PD1 und PD2 können NFETs sein.
  • Ein Eingangsknoten des ersten Inverters INV1 kann mit dem Ausgangsknoten des zweiten Inverters INV2 verbunden sein, und ein Eingangsknoten des zweiten Inverters INV2 kann mit dem Ausgangsknoten des ersten Inverters INV1 verbunden sein, so dass der erste und der zweite Inverter INV1 und INV2 eine einzelne Latch-Schaltung bilden können.
  • Der Ansteuertransistor DT und der Durchlasstransistor PT können verwendet werden, um Daten auszulesen, die in der Latch-Schaltung gespeichert sind, die durch den ersten Inverter INV1 und den zweiten Inverter INV2 gebildet werden. Ein Gate des Ansteuertransistors DT kann mit dem Ausgangsknoten des ersten Inverters INV1 verbunden sein, und ein Gate des Durchlasstransistors PT kann mit einer Lese-Wortleitung (read word line) RWL verbunden sein. Ein Ausgang der Ansteuertransistors DT kann mit dem Masseknoten VSS verbunden sein, und ein Ausgang des Durchlasstransistors PT kann mit einer Lese-Bitleitung RBL verbunden werden.
  • Die obige Schaltungskonfiguration der Halbleitervorrichtung 6, gemäß einigen Ausführungsformen, macht es möglich, auf Daten, die in einem SRAM-Element gespeichert sind, über zwei Ports (z. B. ein Doppelport) zuzugreifen. Zuerst ist es durch die Auswahl der Schreib-Wortleitung WWL, der Bitleitung BL und der komplementären Bitleitung BLb möglich, Daten in die Latch-Schaltung zu schreiben, die von dem ersten Inverter INV1 und dem zweiten Inverter INV2 gebildet wird, oder Daten zu lesen, die in der Latch-Schaltung gespeichert sind. Das heißt, dass dieser Pfad als ein erster Port verwendet werden kann. Darüber hinaus ist es möglich durch Auswahl der Lese-Wortleitung RWL und der Lese-Bitleitung RBL, Daten zu lesen, die in der Latch-Schaltung gespeichert sind, die durch den ersten Inverter INV1 und den zweiten Inverter INV2 gebildet wird. Das heißt, dass dieser Pfad als ein zweiter Port verwendet werden kann.
  • In dem SRAM-Element, kann eine Operation zum Lesen von Daten durch den zweiten Port durchgeführt werden, unabhängig von einer Operation des Schreibens von Daten durch den ersten Port. Daher muss die Operation des Lesens von Daten, die in der Latch-Schaltung gespeicherten Daten nicht beeinträchtigen. Mit anderen Worten, die Operation des Lesens von in der Latch-Schaltung gespeicherten Daten und die Operation des Schreibens von in der Latch-Schaltung gespeicherten Daten können unabhängig voneinander durchgeführt werden.
  • Mit zusätzlichem Bezug auf 17, kann jeder SRAM-Zellenbereich (z. B. der erste SRAM-Zellenbereich SMC1) neun aktive Grate (F1 bis F9) umfassen, fünf Gateelektroden (G1 bis G5) umfassen, und eine Vielzahl von Kontakten umfassen (300, 302, 304, 306, 308, 310, 312, 314, 316, 318, 320, 322, 324 und 326).
  • Der erste bis neunte aktive Grat F1 bis F9 können sich in einer ersten Richtung Y erstrecken.
  • Eine erste Gateelektrode G1 kann den ersten bis dritten aktiven Grat F1 bis F3 überlappen und kann sich in einer zweiten Richtung X erstrecken. Der erste Pull-down-Transistor PD1 kann an jedem der Schnittpunkte des ersten und zweiten aktiven Grats F1 und F2 mit der ersten Gateelektrode G1 gebildet werden. Der erste Pull-up-Transistor PU1 kann an dem Schnittpunkt des dritten aktiven Grats F3 mit der ersten Gateelektrode G1 gebildet werden.
  • Eine Source des ersten Pull-down-Transistors PD1 kann mit einem zweiten Kontakt 302 verbunden werden. Der zweite Kontakt 302 kann mit dem Masseknoten VSS verbunden werden. Eine Source des ersten Pull-up-Transistors PU1 kann mit einem fünften Kontakt 308 verbunden werden. Der fünfte Kontakt 308 kann mit dem Stromquellenknoten VDD verbunden werden. Eine Drain des ersten Pull-down-Transistors PD1 und eine Drain des ersten Pull-up-Transistors PU1 können mit einem ersten Kontakt 300 verbunden werden. Das heißt, der erste Pull-down-Transistor PD1 und der erste Pull-up-Transistor PU1 können sich den ersten Kontakt 300 teilen.
  • Der erste Auswahltransistor PS1 kann an jedem der Schnittpunkte des ersten und zweiten aktiven Grats F1 und F2 mit einer zweiten Gateelektrode G2 gebildet werden. Eine Drain des ersten Auswahltransistors P51 kann mit dem ersten Kontakt 300 verbunden werden. Das heißt, der erste Pull-down-Transistor PD1, der erste Pull-up-Transistor PU1 und der erste Auswahltransistor PS1 können sich den ersten Kontakt 300 teilen. Eine Source des ersten Auswahltransistors PS1 kann mit einem vierten Kontakt 306 verbunden werden. Der vierte Kontakt 306 kann mit der Bitleitung BL verbunden werden. Die zweite Gateelektrode G2 kann mit einem dritten Kontakt 304 verbunden werden. Der dritte Kontakt 304 kann mit der Schreib-Wortleitung WWL verbunden werden.
  • Der erste Pull-down-Transistor PD1 und der erste Auswahltransistor PS1 können unter Verwendung von zwei aktiven Graten F1 und F2 gebildet werden, und der erste Pull-up-Transistor PU1 kann unter Verwendung eines aktiven Grates F3 gebildet werden. Daher können der erste Pull-down-Transistor PD1 und der erste Auswahltransistor PS1 größer sein, als der erste Pull-up-Transistor PU1.
  • Ein sechster Kontakt 310 kann mit dem ersten Kontakt 300 durch den dritten aktiven Grat F3 verbunden werden. Der sechste Kontakt 310 kann mit einer fünften Gateelektrode G5 verbunden werden. Die fünfte Gateelektrode G5 kann sich in der zweiten Richtung X erstrecken, um den vierten bis neunten aktiven Grat F4 bis F9 zu überschneiden.
  • Der zweite Pull-up-Transistor PU2 kann an dem Schnittpunkt des vierten aktiven Grats F4 mit der fünften Gateelektrode G5 gebildet werden. Der zweite Pull-down-Transistor PD2 kann an jedem der Schnittpunkte des fünften und sechsten aktiven Grats F5 und F6 mit dee fünften Gateelektrode G5 gebildet werden. Der Ansteuertransistor DT kann an jedem der Schnittpunkte des siebten bis neunten aktiven Grats F7 bis F9 mit der fünften Gateelektrode G5 gebildet werden.
  • Da der erste Kontakt 300 mit der fünften Gateelektrode G5 durch den dritten aktiven Grat F3 und dem sechsten Kontakt 310 verbunden ist, können Ausgaben des ersten Pull-up-Transistors PU1, des ersten Pull-down-Transistors PD1 und des ersten Auswahltransistors PS1 zu Gates des zweiten Pull-up-Transistors PU2, des zweiten Pull-down-Transistors PD2 und des Treibertransistors DT übertragen werden.
  • Eine Drain des zweiten Pull-up-Transistors PU2 und eine Drain des zweiten Pull-down-Transistors PD2 können mit einem siebten Kontakt 312 und einem vierzehnten Kontakt 326 verbunden werden. Der siebte Kontakt 312 kann mit der ersten Gateelektrode G1 verbunden werden. Daher können eine Ausgabe des zweiten Pull-up-Transistors PU2 und eine Ausgabe des zweiten Pull-down-Transistors PD2 an Gates des ersten Pull-up-Transistors PU1 und des ersten Pull-down-Transistors PD1 übertragen werden.
  • Eine Source des zweiten Pull-up-Transistors PU2 kann mit einem achten Kontakt 314 verbunden werden. Der achte Kontakt 314 kann mit dem Stromquellenknoten VDD verbunden werden. Eine Source des zweiten Pull-down-Transistors PD2 und eine Source des Ansteuertransistors DT können mit einem dreizehnten Kontakt 324 verbunden werden. Der dreizehnte Kontakt 324 kann mit dem Masseknoten VSS verbunden werden.
  • Der zweite Auswahltransistor PS2 kann an jedem der Schnittpunkte des fünften und sechsten aktiven Grats F5 und F6 mit einer dritten Gateelektrode G3 gebildet werden. Der Durchlasstransistor PT kann an jedem der Schnittpunkte des siebten bis neunten aktiven Grats F7 bis F9 mit einer vierten Gateelektrode G4 gebildet werden.
  • Eine Source des zweiten Auswahltransistors PS2 kann mit einem neunten Kontakt 316 verbunden werden. Der neunte Kontakt 316 kann an die komplementäre Bitleitung BLb geschaltet werden. Eine Drain des zweiten Auswahltransistors PS2 kann mit dem vierzehnten Kontakt 326 verbunden werden. Da der vierzehnte Kontakt 326 mit dem siebten Kontakt 312 durch den vierten aktiven Grat F4 verbunden ist, kann eine Ausgabe des zweiten Auswahltransistors PS2 an die Gates des ersten Pull-up-Transistors PU1 und des ersten Pull-down-Transistors PD1 übertragen werden. Die dritte Gateelektrode G3 kann mit einem zehnten Kontakt 318 verbunden werden. Die zehnte Kontakt 318 kann an die Schreib-Wortleitung WWL verbunden werden. Mit anderen Worten, der zehnten Kontakt 318 und der vierte Kontakt 306 können elektrisch miteinander verbunden sein.
  • Eine Source des Durchlasstransistors PT kann mit einem elften Kontakt 320 verbunden sein. Die elfte Kontakt 320 kann mit der Lese-Bitleitung RBL verbunden sein. Eine Drain des Durchgangstransistors PT kann mit einer Drain des Ansteuertransistors DT verbunden sein.
  • Die vierte Gateelektrode G4 kann mit dem zwölften Kontakt 322 verbunden sein. Der zwölfte Kontakt 322 kann mit der Lese-Wortleitung RWL verbunden sein. In einigen Ausführungsformen können der erste SRAM-Zellenbereich SMC1 und der zweite SRAM-Zellenbereich SMC2 den zwölften Kontakt 322 und den dreizehnten Kontakt 324 miteinander teilen. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt, und jegliche Modifikationen können vorgenommen werden. Zum Beispiel müssen sich in einigen Ausführungsformen der vorliegenden Erfindung, der erste SRAM-Zellenbereich SMC1 und der zweite SRAM-Zellenbereich SMC2 keinen Kontakt miteinander teilen, und können jeweils an die Schreib-Wortleitung RWL und den Masseknoten VSS durch getrennte Kontakte verbunden sein.
  • Der Ansteuertransistor DT und der Durchlasstransistor PT können mittels drei aktiven Graten F7 bis F9 gebildet werden. Der zweite Pull-down-Transistor PD2 und der zweite Auswahltransistor PS2 können unter Verwendung von zwei aktiven Graten F5 und F6 gebildet werden. Der zweite Pull-up-Transistor PU2 kann unter Verwendung eines aktiven Grats F4 gebildet werden. Daher können der Ansteuertransistor DT und der Durchlasstransistor PT größer sein, als der zweite Pull-down-Transistor PD2 und der zweite Auswahltransistor PS2, und der zweite Pull-down-Transistor PD2 und der zweite Auswahltransistor PS2 kann größer sein, als der zweite Pull-up-Transistor PU2. Mit anderen Worten, in einigen Ausführungsformen können Transistoren, die an einer Grenze zwischen dem ersten SRAM-Zellenbereich SMC1 und dem zweiten SRAM-Zellenbereich SMC2 angeordnet sind, größer sein, als die Transistoren, die weit entfernt sind von der Grenze zwischen dem ersten SRAM-Zellenbereich SMC1 und dem zweiten SRAM-Zellenbereich SMC1 angeordnet sind.
  • Die Transistoren PU1 und PU2, PD1 und PD2, PS1 und PS2, PT und DT, die in der Halbleitervorrichtung 6 enthalten sind, können die Strukturen der 1–5 umfassen.
  • 18 ist ein Diagramm einer Halbleitervorrichtung 13, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. 19 ist ein Diagramm einer Halbleitervorrichtung 14, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. Der Einfachheit halber kann eine redundante Beschreibung der Elemente, die identisch zu denen der 1–17 sind, und verschiedene Ausführungsformen werden nachfolgend beschrieben, wobei der Schwerpunkt vor allem auf die Unterschiede in Bezug auf die 1–17 liegt.
  • In 18 kann die Halbleitervorrichtung 13 einen Logikbereich 410 und einen SRAM-Bereich 420 umfassen. Ein elfter Transistor 411 kann in dem Logikbereich 410 angeordnet sein, und ein zwölfter Transistor 421 kann in dem SRAM-Bereich 420 angeordnet sein.
  • In einigen Ausführungsformen der vorliegenden Erfindung kann die Schwellenspannung des elften Transistors 411 höher sein, als die des zwölften Transistors 421. Wenn dementsprechend der erste Transistor TR1 aus 1 als der elfte Transistor 411 verwendet wird, kann jeder des zweiten bis vierten Transistors TR2 bis TR4 aus 1 als der zwölfte Transistor 421 verwendet werden.
  • In 19 kann die Halbleitervorrichtung 14 einen Logikbereich 410 umfassen. In dem Logikbereich 410 können ein dreizehnter und vierzehnter Transistor 412 und 422, die voneinander verschieden sind, angeordnet sein. In einigen Ausführungsformen können der dreizehnte und vierzehnte Transistor 412 und 422, die voneinander verschieden sind, auch in einem SRAM-Bereich angeordnet sein.
  • In einigen Ausführungsformen der vorliegenden Erfindung kann die Schwellenspannung des dreizehnten Transistors 412 höher sein, als die des vierzehnten Transistors 422. Falls dementsprechend der erste Transistor TR1 aus 5 als der dreizehnte Transistor 412 verwendet wird, kann jeder des zweiten bis vierten Transistors TR2 bis TR4 aus 5 als der vierzehnte Transistor 422 verwendet werden.
  • In 18 und 19 sind der Logikbereich 410 und der SRAM-Bereich 420 als ein Beispiel veranschaulicht, aber die vorliegende Erfindung ist nicht auf dieses Beispiel beschränkt. Die vorliegende Erfindung ist auch auf den Logikbereich 410 und auf einem Bereich anwendbar, wo ein anderer Speicher (z. B. Dynamic Random Access Memory (DRAM), Magnetoresistiver Random Access Memory (MRAM), Resistiver Random Access Memory (RRAM), Phase-Change Random Access Speicher (PRAM), etc.) verwendet wird.
  • 20 ist ein Blockdiagramm eines System-on-Chip (SoC) Systems 1000, das Halbleitervorrichtungen, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung umfasst. Bezugnehmend auf 20 umfasst das SoC-System 1000 einen Anwendungsprozessor 1001 und einen dynamischen Direktzugriffsspeicher (DRAM) 1060.
  • Der Anwendungsprozessor 1001 kann eine zentrale Recheneinheit (CPU) 1010, ein Multimedia-System 1020, einen Bus 1030, ein Speichersystem 1040 und eine periphere Schaltung 1050 umfassen.
  • Die CPU 1010 kann Operationen durchführen, die notwendig sind, um das SoC-System 1000 zu betreiben. In einigen Ausführungsformen der vorliegenden Erfindung kann die CPU 1010 als Mehrkern-Umgebung ausgelegt sein, die eine Vielzahl von Kernen umfasst.
  • Das Multimedia-System 1020 kann verwendet werden, um verschiedene Multimedia-Funktionen in dem SoC-System 1000 durchzuführen. Das Multimedia-System 1020 kann ein 3D-Engine-Modul, einen Video-Codec, ein Anzeigesystem, ein Kamerasystem, einen Postprozessor usw. umfassen.
  • Der Bus 1030 kann für die Datenkommunikation zwischen der CPU 1010, dem Multimedia-System 1020, dem Speichersystem 1040 und der periphere Schaltung 1050 verwendet werden. In einigen Ausführungsformen der vorliegenden Erfindung kann der Bus 1030 eine mehrschichtige Struktur aufweisen. Genauer gesagt, kann der Bus 1030 ein mehrschichtige Advanced High-Performance Bus (AHB) sein, oder ein mehrschichtiges Advanced-Extensible-Interface (AXI) sein, ist aber nicht darauf beschränkt.
  • Das Speichersystem 1040 kann eine für den Anwendungsprozessor 1001 benötigte Umgebung umfassen, um an einen externen Speicher (beispielsweise dem DRAM 1060) angeschlossen zu sein und kann mit hoher Geschwindigkeit arbeiten. In einigen Ausführungsformen kann das Speichersystem 1040 eine Steuerung (beispielsweise eine DRAM-Steuereinheit) zum Steuern des externen Speichers (z. B. des DRAMs 1060) umfassen.
  • Die Peripherieschaltung 1050 kann eine für das SoC-System 1000 benötigte Umgebung umfassen, um eine glatte Verbindung zu einem externen Gerät (beispielsweise zu einem Mainboard) bereitzustellen. Dementsprechend kann die Peripherieschaltung 1050 verschiedene Schnittstellen umfassen, die dem externen gerät ermöglicht, sich mit dem SoC-System 1000 zu verbinden, um mit dem SoC-System 1000 kompatibel zu sein.
  • Der DRAM 1060 kann als ein Arbeitsspeicher fungieren, der für den Betrieb des Anwendungsprozessors 1001 benötigt wird. In einigen Ausführungsformen kann der DRAM 1060 außerhalb des Anwendungsprozessors 1001 angeordnet werden, wie in 20 gezeigt. Insbesondere kann der DRAM 1060 mit dem Anwendungsprozessor 1001 in die Form eines Package-on-Package (PoP) gebracht werden.
  • Wenigstens eines der Elemente des SoC-Systems 1000 kann eine der Halbleitervorrichtungen 1–6, 13 und 14, gemäß den oben beschriebenen Ausführungsformen der vorliegenden Erfindung verwenden.
  • 21 ist ein Blockdiagramm eines elektronischen Systems 1100, das Halbleitervorrichtungen, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung umfasst. Bezugnehmend auf 21 kann das elektronische System 1100 eine Steuerung 1110, eine Eingabe-/Ausgabe-(I/O-)Vorrichtung 1120, eine Speichervorrichtung 1130, eine Schnittstelle 1140, und einen Bus 1150 umfassen. Die Steuerung 1110, die I/O-Vorrichtung 1120, die Speichervorrichtung 1130, und/oder die Schnittstelle 1140 können miteinander durch den Bus 1150 verbunden sein. Der Bus 1150 kann als ein Pfad zur Übertragung von Daten dienen.
  • Die Steuerung 1110 kann wenigstens einen Mikroprozessor, einen digitalen Signalprozessor, einen Mikrocontroller und Logikvorrichtungen, die ähnliche Funktionen zu denen eines Mikroprozessors ausführen können, einen digitalen Signalprozessor und/oder einen Mikrokontroller umfassen. Die I/O-Vorrichtung 1120 kann ein Tastenfeld, eine Tastatur und eine Anzeigevorrichtung umfassen. Die Speichervorrichtung 1130 kann Daten und/oder Befehle speichern. Die Schnittstelle 1140 kann dazu verwendet werden, um Daten zu senden oder von einem Datenübertragungsnetzwerk zu empfangen. Die Schnittstelle 1140 kann eine drahtgebundene oder drahtlose Schnittstelle sein. In einem Beispiel kann die Schnittstelle 1140 eine Antenne oder einen drahtgebundenen oder drahtlosen Sendeempfänger umfassen.
  • In manchen Ausführungsformen kann das elektronische System 1100 ein Betriebsspeicher zur Verbesserung des Betriebs der Steuerung 1110 sein, und kann auch einen Hochgeschwindigkeits-DRAM oder SRAM umfassen. Hier kann jede der Halbleitervorrichtungen 1–6, 13 und 14, gemäß der oben beschriebenen Ausführungsformen der vorliegenden Erfindung, als der Betriebsspeicher verwendet werden. Darüber hinaus kann jede der Halbleitervorrichtungen 1–6, 13 und 14, entsprechend den oben beschriebenen Ausführungsformen, in der Speichereinrichtung 1130, oder in der Steuerung 1110, oder der I/O-Vorrichtung 1120 vorgesehen werden.
  • Das elektronische System 1100 kann für nahezu alle Arten von elektronischen Produkten verwendet werden, die geeignet sind zur Übertragung oder zum Empfangen von Information in einer drahtlosen Umgebung, wie etwa ein Persönlicher Digitaler Assistent (PDA), ein tragbarer Computer, ein Web-Tablet, ein drahtloses Telefon, ein Mobiltelefon, ein digitaler Musik-Player, eine Speicherkarte usw.
  • 22 bis 24 sind Diagramme, die Beispiele für ein Halbleitersystem darstellen, auf die Halbleitervorrichtungen gemäß verschiedener Ausführungsformen der vorliegenden Erfinderischen angewendet werden können.
  • 22 zeigt einen Tablet-Computer (z. B. einen persönlichen Tablet-Computer (PC), oder irgendeine andere Art von Computer-Tablet) 1200, 23 zeigt ein Notebook oder einen Laptop-Computer 1300, und 24 zeigt ein Smartphone 1400. Wenigstens eine der Halbleitervorrichtungen 1–6, 13 und 14, nach den oben beschriebenen Ausführungsformen der vorliegenden Erfindung wie hierin ausgeführt, kann in dem Tablet-Computer 1200, dem Notebook, oder dem Laptop-Computer 1300, und dem Smartphone 1400 verwendet werden.
  • Die Halbleitervorrichtungen 1–6, 13 und 14, gemäß verschiedener Ausführungsformen der vorliegenden Erfindung wie hierin ausgeführt, können auch in verschiedenen integrierten Schaltungen (ICs) verwendet werden. Mit anderen Worten, obwohl der Tablet-Computer 1200, das Notebook oder der Laptop-Computer 1300, und das Smartphone 1400, gemäß einigen Ausführungsformen der vorliegenden Erfindung, als Beispiele für eine Halbleiteranordnung beschrieben wurden, sind Beispiele für das Halbleitersystem nicht auf den Tablet-Computer 1200, das Notebook oder den Laptop-Computer 1300, und das Smartphone 1400 beschränkt. In einigen Ausführungsformen der vorliegenden Erfindung kann das Halbleitersystem als ein Computer, ein Ultramobile PC (UMPC), eine Arbeitsstation, ein Netbook-Computer, ein PDA, ein tragbarer Computer, ein drahtloses Telefon, ein Mobiltelefon, ein E-Book, ein tragbarer Multimedia-Player (PMP), eine tragbare Spielkonsole, ein Navigationsgerät, eine Digitalkamera, ein 3D-Fernseher, ein digitaler Audio-Recorder, ein digitaler Audio-Player, ein digitaler Bild-Recorder, ein digitaler Bild-Player, ein digitaler Videorecorder, ein digitaler Video-Player usw. zur Verfügung gestellt werden.
  • Die oben offenbarte Gegenstand soll als erläuternd und nicht einschränkend verstanden werden, und die beigefügten Ansprüche sollen alle derartigen Modifikationen, Verbesserungen und andere Ausführungsformen abdecken, die in den wahren Geist und Umfang fallen. Somit soll der Umfang der Erfindung von der breitesten zulässigen Auslegung der folgenden Ansprüche und deren Äquivalente bestimmt werden und soll nicht durch die vorstehende Beschreibung beschränkt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2013-0165541 [0001]

Claims (20)

  1. Halbleitervorrichtung, die umfasst: ein Substrat mit einem ersten bis vierten Bereich; eine erste bis vierte Gate-Isolationsschicht auf jeweils dem ersten bis vierten Bereich des Substrats; eine erste bis vierte Austrittsarbeitsschicht auf jeweils der ersten bis vierten Gate-Isolationsschicht; und ein erstes bis viertes Gate-Metall auf jeweils der ersten bis vierten Austrittsarbeitsschicht, wobei eine erste und zweite Stickstoffkonzentration der ersten und zweiten Gate-Isolationsschicht jeweils höher ist, als eine dritte und vierte Stickstoffkonzentration der dritten und der vierten Gate-Isolationsschicht, und wobei eine erste und zweite Dicke der ersten und dritten Gate-Isolationsschicht jeweils dicker ist, als eine dritte und vierte Dicke der zweiten und vierten Gate-Isolationsschicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die dritte und vierte Stickstoffkonzentration gleich Null ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die erste und zweite Stickstoffkonzentration gleiche Stickstoffkonzentrationen aufweisen.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die erste bis vierte Gate-Isolationsschicht jeweils eine erste bis vierte Zwischenschicht, und jeweils eine erste bis vierte High-k-Schicht umfasst.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die erste und zweite Dicke gleich dick sind, und wobei die dritte und die vierte Dicke gleich dick sind.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die erste bis vierte Gate-Isolationsschicht jeweils eine erste bis vierte Menge eines Austrittsarbeit-Regelmaterials umfasst, und wobei die erste und zweite Menge ungleich der dritten und vierten Menge ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei das Austrittsarbeit-Regelmaterial Lanthan umfasst.
  8. Halbleitervorrichtung nach Anspruch 6, wobei das Austrittsarbeit-Regelmaterial Aluminium umfasst.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die erste bis vierte Gate-Isolationsschicht, die erste bis vierte Austrittsarbeitsschicht, und das erste bis vierte Gate-Metall jeweils einen ersten bis vierten Transistor definieren, und wobei der erste bis vierte Transistor jeweils eine unterschiedliche erste bis vierte Schwellenspannung aufweist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die zweite Schwellenspannung höher ist, als die dritte Schwellenspannung.
  11. Halbleitervorrichtung nach Anspruch 9, wobei die vierte Schwellenspannung höher ist, als die erste Schwellenspannung.
  12. Halbleitervorrichtung nach Anspruch 9, wobei das Substrat des Weiteren einen fünften bis achten Bereich umfasst, wobei die Halbleitervorrichtung des Weiteren umfasst: eine fünfte bis achte Gate-Isolationsschicht auf jeweils dem fünften bis achten Bereich; eine fünfte bis achte Austrittsarbeitsschicht auf jeweils der fünften bis achten Gate-Isolationsschicht, und ein fünftes bis achtes Gate-Metall auf jeweils der fünften bis achten Austrittsarbeitsschicht, wobei eine fünfte und sechste Stickstoffkonzentration der fünften und sechsten Gate-Isolationsschicht jeweils höher ist, als eine siebte und achte Stickstoffkonzentration der siebten und der achten Gate-Isolationsschicht, und wobei eine fünfte und sechste Dicke der fünften und siebten Gate-Isolationsschicht jeweils dicker ist, als eine siebte und achte Dicke der sechsten und achten Gate-Isolationsschicht.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die erste bis achte Gate-Isolationsschicht, die erste bis achte Austrittsarbeitsschicht, und das erste bis achte Gate-Metall jeweils einen ersten bis achten Transistor definieren, und wobei der erste bis achte Transistor jeweils eine unterschiedliche erste bis achte Schwellenspannung aufweist, wobei die erste Schwellenspannung höher ist, als die vierte Schwellenspannung, und wobei die fünfte Schwellenspannung niedriger ist, als die achte Schwellenspannung.
  14. Halbleitervorrichtung nach Anspruch 12, wobei die erste bis achte Gate-Isolationsschicht, die erste bis achte Austrittsarbeitsschicht, und das erste bis achte Gate-Metall jeweils einen ersten bis achten Transistor definieren, und wobei der erste bis achte Transistor jeweils eine unterschiedliche erste bis achte Schwellenspannung aufweist, wobei die erste Schwellenspannung höher ist, als die vierte Schwellenspannung, und wobei die fünfte Schwellspannung größer ist, als die achte Schwellenspannung.
  15. Halbleitervorrichtung, die umfasst: ein Substrat mit einem ersten bis vierten Bereich; eine erste bis vierte Gate-Isolationsschicht auf jeweils dem ersten bis vierten Bereich; eine erste bis vierte Austrittsarbeitsschicht auf jeweils der ersten bis vierten Gate-Isolationsschicht; und ein erstes bis viertes Gate-Metall auf jeweils der ersten bis vierten Austrittsarbeitsschicht, wobei die erste und zweite Gate-Isolationsschicht, aber nicht die dritte und vierte Gate-Isolationsschicht, Stickstoff umfasst, und wobei das erste und dritte Gate-Isolationsmaterial verschiedene erste und zweite Mengen eines Austrittsarbeit-Regelmaterials umfasst.
  16. Halbleitervorrichtung, die umfasst: ein Substrat mit einem ersten bis vierten Bereich davon, wobei der zweite Bereich zwischen dem ersten und dritten Bereich ist, und wobei der dritte Bereich zwischen dem zweiten und vierten Bereich ist; und einen ersten bis vierten Transistor auf jeweils dem ersten bis vierten Bereich des Substrats, wobei der erste bis vierte Transistor jeweils eine erste bis vierte Gate-Isolationsschichten aufweist, und die erste Gate-Isolationsschicht eine erste Menge eines Austrittsarbeit-Regelmaterials umfasst, die unterschiedlich von einer zweiten Menge des Austrittsarbeit-Regelmaterials ist, das in einem der zweiten bis vierten Gate-Isolationsschicht ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die erste Gate-Isolationsschicht eine erste Dicke aufweist, die sich von einer zweiten Dicke von einer der zweiten bis vierten Gate-Isolationsschicht unterscheidet.
  18. Halbleitervorrichtung nach Anspruch 17, wobei jeder des ersten bis vierten Transistors des Weiteren umfasst: eine Austrittsarbeit-Schicht auf der jeweiligen der ersten bis vierten Gate-Isolationsschicht; und ein Gate-Metall auf der Austrittsarbeit-Schicht, und wobei die erste Dicke eine Dicke eines Teils der ersten Gate-Isolationsschicht aufweist, die sich entlang einer Seitenwand des Austrittsarbeit-Schicht des ersten Transistors erstreckt.
  19. Halbleitervorrichtung nach Anspruch 16, wobei die erste Gate-Isolationsschicht eine erste Stickstoffkonzentration aufweist, die sich von einer zweiten Stickstoffkonzentration von einer der zweiten bis vierten Gate-Isolationsschicht unterscheidet.
  20. Halbleitervorrichtung nach Anspruch 16, wobei: die erste und dritte Gate-Isolationsschicht eine erste Dicke aufweisen, die dicker ist, als eine zweite Dicke der zweiten und vierten Gate-Isolationsschicht; die erste und zweite Gate-Isolationsschicht eine erste Stickstoffkonzentration umfasst, die höher ist, als eine zweite Stickstoffkonzentration der dritten und der vierten Gate-Isolationsschicht; die erste Menge des Austrittsarbeit-Regelmaterials kleiner ist, als die zweite Menge des Austrittsarbeit-Regelmaterials; die dritte und vierte Gate-Isolationsschicht die zweite Menge des Austrittsarbeit-Regelmaterials umfasst; und die erste und zweite Gate-Isolationsschicht die erste Menge des Austrittsarbeit-Regelmaterials umfasst, die kleiner ist, als die zweite Menge des Austrittsarbeit-Regelmaterials der dritten und vierten Gate-Isolationsschicht.
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