DE102014212359B4 - Halbleiterbauelemente mit reduzierter Elektromigration - Google Patents

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Abstract

Halbleiterbauelement mit
- einer ersten Source-Elektrode (24a), die so konfiguriert ist, dass sie eine erste Stromschiene (44) mit einem ersten Störstellenbereich (12) verbindet, wobei die erste Stromschiene (44) mit einer ersten Spannungsquelle gekoppelt ist;
- einer zweiten Source-Elektrode (24b), die so konfiguriert ist, dass sie eine zweite Stromschiene (46) mit einem zweiten Störstellenbereich (14) verbindet, wobei die zweite Stromschiene (46) mit einer zweiten Spannungsquelle gekoppelt ist, wobei sich die erste und die zweite Spannungsquelle unterscheiden;
- einer Gate-Elektrode (22) auf dem ersten und dem zweiten Störstellenbereich (12, 14);
- einer ersten Drain-Elektrode (26a) auf dem ersten Störstellenbereich (12);
- einer zweiten Drain-Elektrode (26b) auf dem zweiten Störstellenbereich (14); und
- einer Zwischenverbindungsleitung, die mit der ersten Drain-Elektrode (26a) und der zweiten Drain-Elektrode (26b) verbunden ist und einen ersten Zwischenverbindungsleitungsteil (64a; 64e) beinhaltet, der eine erste geschlossene Schleife bildet, dadurch gekennzeichnet, dass
- die Zwischenverbindungsleitung einen zweiten Zwischenverbindungsleitungsteil (64b; 64f) beinhaltet, der von dem ersten Zwischenverbindungsleitungsteil (64a; 64e) getrennt ist und eine zweite geschlossene Schleife bildet, und
- eine Brückenleitung (64c; 64g) gebildet ist, die mit dem ersten Zwischenverbindungsleitungsteil (64a; 64e) und dem zweiten Zwischenverbindungsleitungsteil (64b; 64f) verbunden ist.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 oder 10.
  • Ein derartiges Halbleiterbauelement ist beispielsweise in der Offenlegungsschrift JP 2007-95890 A offenbart.
  • Elektromigration (EM) ist ein Phänomen, bei dem Atome einer Elektrode mittels Ladungsträgern zum Beispiel in einer Leitung bewegt werden. Die Bewegung der Atome der Elektrode kann Fehlstellen in der Leitung erzeugen, wodurch die elektrische Leitfähigkeit der Leitung erschwert wird. Daher wird aktiv Forschung betrieben, um die Elektromigration zu reduzieren.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements mit einer reduzierten Elektromigration zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 oder des Anspruchs 10. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Verweis in die Beschreibung aufgenommen ist, um eine unnötige Textwiederholung zu vermeiden.
  • Die Erfindung stellt außerdem ein nicht beanspruchtes Verfahren zum Herstellen eines Halbleiterbauelements mit reduzierter Elektromigration bereit.
  • Gemäß einer weiteren beispielhaften Ausführungsform wird ein Halbleiterbauelement bereitgestellt, das einen ersten Transistor, einen zweiten Transistor, der sich von dem ersten Transistor unterscheidet, sowie eine Zwischenverbindungsleitung beinhaltet, die mit jeweiligen Ausgangsanschlüssen des ersten und des zweiten Transistors und einem Schaltkreiselement verbunden ist, wobei die Zwischenverbindungsleitung wenigstens eine geschlossene Schleife bildet.
  • Gemäß einer Ausführungsform der Erfindung wird ein Halbleiterbauelement bereitgestellt, das einen Inverter, der so konfiguriert ist, dass er einen Spannungspegel eines Eingangssignals invertiert und das Eingangssignal mit dem invertierten Spannungspegel abgibt, ein Schaltkreiselement, das so konfiguriert ist, dass es ein Ausgangssignal des Inverters empfängt, sowie eine Zwischenverbindungsleitung beinhaltet, die so konfiguriert ist, dass sie dem Schaltkreiselement das Ausgangssignal des Inverters zuführt, wobei die Zwischenverbindungsleitung wenigstens eine geschlossene Schleife bildet.
  • Gemäß der Erfindung wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, wobei das Verfahren ein Herstellen eines Halbleiterbauelements unter Verwendung einer Standard-Zelle beinhaltet, wobei die Standard-Zelle einen PMOS-Transistor, einen NMOS-Transistor sowie eine Zwischenverbindungsleitung aufweist, die mit jeweiligen Ausgangsanschlüssen des PMOS-Transistors und des NMOS-Transistors und einem Schaltkreiselement verbunden ist, wobei die Zwischenverbindungsleitung wenigstens eine geschlossene Schleife bildet.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet ein Halbleiterbauelement eine Eingangsleitung, ein Schaltkreiselement sowie eine Zwischenverbindungsleitung mit wenigstens einem geschlossenen Schleifenanteil, wobei die Zwischenverbindungsleitung mit einer Mehrzahl von Transistoren gekoppelt ist und wobei die Zwischenverbindungsleitung und die Mehrzahl von Transistoren so konfiguriert sind, dass sie die Eingangsleitung selektiv mit dem Schaltkreiselement verbinden.
  • Gemäß einer Ausführungsform der Erfindung beinhaltet ein Halbleiterbauelement eine Eingangsleitung, ein Schaltkreiselement sowie eine Zwischenverbindungsleitung, die mit einer Mehrzahl von Transistoren gekoppelt ist, wobei die Mehrzahl von Transistoren so konfiguriert ist, dass ein erster Strom in einer ersten Richtung entlang der Zwischenverbindungsleitung und ein zweiter Strom in einer zweiten Richtung entlang der Zwischenverbindungsleitung angelegt wird, wobei die Zwischenverbindungsleitung und die Mehrzahl von Transistoren so konfiguriert sind, dass sie die Eingangsleitung selektiv mit dem Schaltkreiselement verbinden.
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den angefügten Zeichnungen dargestellt, in denen:
    • 1 ein Layout-Diagramm eines Halbleiterbauelements ist;
    • 2 ein teilweises Layout-Diagramm ist, das eine erste und eine zweite Drain-Elektrode sowie eine Zwischenverbindungsleitung von 1 darstellt;
    • 3 eine Querschnittansicht entlang einer Linie A-A von 1 ist;
    • 4 ein Schaltbild des Halbleiterbauelements gemäß der beispielhaften Ausführungsform von 1 ist;
    • 5 eine detaillierte Version des Schaltbilds von 4 ist;
    • 6 und 7 teilweise Layout-Diagramme sind, die den Effekt des Halbleiterbauelements gemäß der Ausführungsform von 1 darstellen;
    • 8 ein teilweises Layout-Diagramm eines weiteren Halbleiterbauelements ist;
    • 9 eine teilweise perspektivische Ansicht eines Bereichs B1 von 8 ist;
    • 10 ein teilweises Layout-Diagramm eines weiteren Halbleiterbauelements ist;
    • 11 eine teilweise perspektivische Ansicht eines Bereichs B2 von 10 ist;
    • 12 ein teilweises Layout-Diagramm eines weiteren Halbleiterbauelements ist;
    • 13 ein teilweises Layout-Diagramm eines weiteren Halbleiterbauelements ist;
    • 14 ein Layout-Diagramm eines weiteren Halbleiterbauelements ist;
    • 15 eine perspektivische Teilansicht eines Bereichs C von 14 ist;
    • 16 eine Querschnittansicht entlang der Linie D-D von 15 ist;
    • 17 eine Querschnittansicht entlang der Linie E-E von 15 ist;
    • 18 ein Schaltbild eines weiteren Halbleiterbauelements ist;
    • 19 ein Schaltbild eines weiteren Halbleiterbauelements ist;
    • 20 ein Blockdiagramm eines drahtlosen Kommunikationsbauelements ist, das Halbleiterbauelemente beinhaltet;
    • 21A ein Blockdiagramm eines System-auf-Chip(SoC)-Systems ist, das Halbleiterbauelemente beinhaltet;
    • 21B ein schematisches Blockdiagramm einer Zentralprozessoreinheit (CPU) von 21A ist;
    • 21C eine schematische Ansicht ist, welche das Halbleiterbauelement von 21A darstellt, nachdem es gepackt ist;
    • 22 ein Blockdiagramm ist, das ein elektronisches System darstellt, das Halbleiterbauelemente beinhaltet;
    • 23 bis 25 schematische Ansichten sind, die Beispiele eines Halbleitersystems darstellen, auf das Halbleiterbauelemente gemäß der Erfindung angewendet werden können; und
    • 26 ein Flussdiagramm ist, das ein Verfahren zum Herstellen eines Halbleiterbauelements darstellt.
  • Vorteile und Merkmale von Ausführungsformen und Verfahren der Erfindung, welche dieselbe realisieren, werden durch Bezugnahme auf die folgende detaillierte Beschreibung von bevorzugten Ausführungsformen und die begleitenden Zeichnungen leichter verständlich. Es versteht sich, dass, wenn ein Element oder eine Schicht als „auf‟ einem weiteren Element oder einer weiteren Schicht liegend oder „verbunden mit“ diesem/dieser bezeichnet wird, dieses/diese direkt auf dem weiteren Element oder der weiteren Schicht liegen oder direkt mit diesem/dieser verbunden sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als „direkt auf‟ einem weiteren Element oder einer weiteren Schicht liegend oder „direkt verbunden mit“ diesem/dieser bezeichnet wird. Gleiche Bezugszeichen beziehen sich durchweg auf gleichartige Elemente.
  • Räumlich relative Ausdrücke, wie beispielsweise „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen können hierin zwecks Erleichterung der Beschreibung verwendet werden, um ein Element oder eine Beziehung eines Merkmals zu einem weiteren Element (weiteren Elementen) oder einem weiteren Merkmal (weiteren Merkmalen) zu beschreiben, wie in den Figuren dargestellt. Es versteht sich, dass die räumlich relativen Ausdrücke verschiedene Orientierungen des Bauelements in der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung umfassen sollen. Wenn zum Beispiel das Bauelement in den Figuren umgedreht wird, sind Elemente, die als „unter“ oder als „unterhalb“ von weiteren Elementen oder Merkmalen beschrieben sind, dann „über“ den weiteren Elementen oder Merkmalen orientiert. Somit kann der exemplarische Ausdruck „unter“ sowohl eine Orientierung von über als auch von unter umfassen. Das Bauelement kann auf andere Weise orientiert sein (um 90 Grad oder in anderen Orientierungen gedreht sein), und die hierin verwendeten räumlich relativen Beschreibungen sind entsprechend zu interpretieren.
  • Es werden beispielhafte Ausführungsformen unter Bezugnahme auf perspektivische Ansichten, Querschnittansichten und/oder Draufsichten beschrieben, in denen beispielhafte Ausführungsformen gezeigt sind. So kann das Profil einer exemplarischen Ansicht gemäß Herstellungstechniken und/oder Fehlergrenzen modifiziert sein. Das heißt, die beispielhaften Ausführungsformen sollen den Umfang von beispielhaften Ausführungsformen nicht begrenzen, sondern sämtliche Änderungen und Modifikationen abdecken, die aufgrund einer Änderung in dem Herstellungsprozess verursacht werden können. Somit sind Bereiche, die in den Zeichnungen gezeigt sind, in schematischer Form dargestellt, und die Formen der Bereiche werden lediglich zwecks Darstellung und nicht als eine Beschränkung präsentiert.
  • Nunmehr wird ein Halbleiterbauelement gemäß einer beispielhaften Ausführungsform unter Bezugnahme auf die 1 bis 5 beschrieben. 1 ist ein Layout-Diagramm eines Halbleiterbauelements 1 gemäß einer beispielhaften Ausführungsform. 2 ist ein teilweises Layout-Diagramm, das erste und zweite Drain-Elektroden 26a und 26b sowie eine Zwischenverbindungsleitung 64 von 1 darstellt. 3 ist eine Querschnittansicht entlang der Linie A-A von 1. 4 ist ein Schaltbild des Halbleiterbauelements 1 gemäß der beispielhaften Ausführungsform in 1. 5 ist eine detaillierte Version des Schaltbilds von 4. Nachfolgend wird ein Inverter als ein Beispiel des Halbleiterbauelements 1 gemäß der vorliegenden beispielhaften Ausführungsform beschrieben. Das Halbleiterbauelement 1 ist jedoch nicht auf den Inverter beschränkt.
  • Bezugnehmend auf die 1 bis 5 beinhaltet das Halbleiterbauelement 1 einen ersten und einen zweiten Störstellenbereich 12 und 14, Gate-Elektroden 22, eine erste und eine zweite Source-Elektrode 24a und 24b, die erste und die zweite Drain-Elektrode 26a und 26b sowie die Zwischenverbindungsleitung 64.
  • Der erste Störstellenbereich 12 und der zweite Störstellenbereich 14 können sich in einer x-Richtung erstrecken. Der erste Störstellenbereich 12 und der zweite Störstellenbereich 14 können in oder auf einem Substrat gebildet sein. Hierbei kann das Substrat, in/auf dem der erste Störstellenbereich 12 und der zweite Störstellenbereich 14 ausgebildet sind, ein Halbleitersubstrat sein. Das Halbleitersubstrat kann aus einem oder mehreren Halbleitermaterialen gebildet sein, die aus der Gruppe ausgewählt sind, die aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP besteht.
  • In beispielhaften Ausführungsformen kann jeder von dem ersten Störstellenbereich 12 und dem zweiten Störstellenbereich 14 eine epitaxiale Schicht sein, die aus einem Halbleitermaterial gebildet ist. Die epitaxiale Schicht kann z.B. auf einem isolierenden Substrat gebildet sein. Mit anderen Worten kann jeder von dem ersten Störstellenbereich 12 und dem zweiten Störstellenbereich 14 als ein Silicium-auf-Isolator (SOI) gebildet sein.
  • Der erste Störstellenbereich 12 und der zweite Störstellenbereich 14, die als SOls ausgebildet sind, können eine Verzögerungszeit in dem Betriebsprozess des Halbleiterbauelements 1 reduzieren.
  • In der vorliegenden beispielhaften Ausführungsform können der erste Störstellenbereich 12 und der zweite Störstellenbereich 14 unterschiedliche Leitfähigkeitstypen aufweisen. In einer beispielhaften Ausführungsform kann der erste Störstellenbereich 12 einen n-leitenden Störstellenbereich beinhalten, und der zweite Störstellenbereich 14 kann einen p-leitenden Störstellenbereich beinhalten.
  • Die Gate-Elektroden 22 können auf dem ersten und dem zweiten Störstellenbereich 12 und 14 angeordnet sein und sich in einer y-Richtung erstrecken. Wie in 1 gezeigt, können die Gate-Elektroden 22 den ersten und den zweiten Störstellenbereich 12 und 14 queren.
  • Die Gate-Elektroden 22 können ein leitfähiges Material beinhalten. In einer beispielhaften Ausführungsform können die Gate-Elektroden 22 Polysilicium beinhalten. In einigen weiteren Ausführungsformen können die Gate-Elektroden ein Metall beinhalten.
  • Zwischen den Gate-Elektroden 22 und dem ersten und zweiten Störstellenbereich 12 und 14 kann eine Gate-Isolationsschicht ausgebildet sein. Die Gate-Isolationsschicht 20 kann aus einer Oxidschicht gebildet sein. In einigen beispielhaften Ausführungsformen kann die Gate-Isolationsschicht 20 aus SiO2, HfO2, Al2O3 ZrO2 oder TaO2 gebildet sein, ohne jedoch darauf beschränkt zu sein.
  • Die Gate-Elektroden 22 können mittels einer Bauelement- Isolationsschicht 16 voneinander getrennt sein. Die Bauelement- Isolationsschicht 16 kann in dem ersten und dem zweiten Störstellenbereich 12 und 14 ausgebildet sein. In einer beispielhaften Ausführungsform kann die Bauelement-Isolationsschicht 16 eine Schicht für eine flache Grabenisolation (STI) beinhalten. Die Bauelement-Isolationsschicht 15 ist jedoch nicht auf die STI-Schicht beschränkt. In einer beispielhaften Ausführungsform kann die Bauelement-Isolationsschicht 16 auch eine Schicht für eine tiefe Grabenisolation (DTI) beinhalten.
  • In jedem des ersten und des zweiten Störstellenbereichs 12 und 14 kann ein Source-Bereich 17 ausgebildet sein, der auf einer Seite von jeder Gate-Elektrode 22 angeordnet ist. In jedem des ersten und des zweiten Störstellenbereichs 12 und 14 kann ein Drain-Bereich 18 ausgebildet sein, der auf der anderen Seite von jeder Gate-Elektrode 22 angeordnet ist.
  • In einer beispielhaften Ausführungsform können der Source-Bereich 17 und der Drain-Bereich 18, die in dem ersten Störstellenbereich 12 ausgebildet sind, p-leitende Störstellen beinhalten, und der Source-Bereich 17 und der Drain-Bereich 18, die in dem zweiten Störstellenbereich 14 ausgebildet sind, können n-leitende Störstellen beinhalten. Die beispielhaften Ausführungsformen sind jedoch nicht darauf beschränkt, und der Leitfähigkeitstyp kann variieren.
  • Auf beiden Seiten von jeder Gate-Elektrode 22 können jeweils Abstandshalter 21 ausgebildet sein. In einigen beispielhaften Ausführungsformen kann jeder der Abstandshalter 21 z.B. eine Nitrid-Schicht beinhalten. Im Einzelnen kann jeder der Abstandshalter 21 eine Siliciumnitrid(SiN)-Schicht beinhalten, ohne jedoch darauf beschränkt zu sein.
  • In 3 sind die Abstandshalter 21 säulenförmig. Die Form der Abstandshalter ist jedoch nicht auf die Säulenform beschränkt. Die Form der Abstandshalter 21 kann zu irgendeiner Form modifiziert sein, wie eine L-Form.
  • Der Source-Bereich 17, der Drain-Bereich 18, die Gate-Isolationsschicht 20 und eine Gate-Elektrode 22, die in jedem des ersten und des zweiten Störstellenbereichs 12 und 14 ausgebildet sind, können einen Transistor TR bilden. Wenn daher der Source-Bereich 17 und der Drain-Bereich 18, die in dem ersten Störstellenbereich 12 ausgebildet sind, p-leitende Störstellen beinhalten und wenn der Source-Bereich 17 und der Drain-Bereich 18, die in dem zweiten Störstellenbereich 14 ausgebildet sind, n-leitende Störstellen beinhalten, wie vorstehend beschrieben, kann ein Metall-Oxid-Halbleiter-Transistor vom p-Typ (PMOS-Transistor) auf dem ersten Störstellenbereich 12 ausgebildet sein, und ein Metall-Oxid-Halbleiter-Transistor vom n-Typ (NMOS-Transistor) kann auf dem zweiten Störstellenbereich 14 ausgebildet sein.
  • In den 1, 4 und 5 sind acht PMOS-Transistoren MP1 bis MP8 auf dem ersten Störstellenbereich 12 ausgebildet, und acht NMOS-Transistoren MN1 bis MN8 sind auf dem zweiten Störstellenbereich 14 ausgebildet. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Die Anzahl von Transistoren, die ausgebildet sind, kann gemäß der Leistungsfähigkeit des Inverters variieren.
  • Die erste Source-Elektrode 24a kann auf einer Seite von jeder Gate-Elektrode 22 ausgebildet sein, um einen Kontakt zu dem Source-Bereich 17 herzustellen, der in dem ersten Störstellenbereich 12 ausgebildet ist. Die erste Source-Elektrode 24a kann mit einer ersten Stromschiene 44 verbunden sein, an die mittels eines Kontakts 34 der Stromschiene eine erste Spannung VDD angelegt wird. Demgemäß kann die erste Source-Elektrode 24a die erste Stromschiene 44, an welcher die erste Spannung VDD angelegt ist, mit dem Source-Bereich 17 elektrisch verbinden, der in dem ersten Störstellenbereich 12 ausgebildet ist.
  • Die zweite Source-Elektrode 24b kann auf der Seite von jeder Gate-Elektrode 22 ausgebildet sein, um einen Kontakt zu dem Source-Bereich 17 herzustellen, der in dem zweiten Störstellenbereich 14 ausgebildet ist. Die zweite Source-Elektrode 24b kann mit einer zweiten Stromschiene 46 verbunden sein, an die mittels eines weiteren Kontakts 34 der Stromschiene eine zweite Spannung VSS angelegt wird. Demgemäß kann die zweite Source-Elektrode 24b die zweite Stromschiene 46, an welcher die zweite Spannung VSS angelegt ist, mit dem Source-Bereich 17 elektrisch verbinden, der in dem zweiten Störstellenbereich 14 ausgebildet ist.
  • In einer beispielhaften Ausführungsform kann die erste Spannung VDD, die an der ersten Stromschiene 44 angelegt ist, eine Leistungsversorgungsspannung beinhalten, und die zweite Spannung VSS, die an die zweite Leistungsschiene 46 angelegt ist, kann eine Massespannung beinhalten. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt, und die erste Spannung VDD und die zweite Spannung VSS können variieren. In einigen weiteren beispielhaften Ausführungsformen kann die erste Spannung VDD, die an der ersten Stromschiene 44 angelegt ist, zum Beispiel eine erste Leistungsversorgungsspannung beinhalten, und die zweite Spannung, die an der zweiten Stromschiene 46 angelegt ist, kann eine zweite Leistungsversorgungsspannung beinhalten, die niedriger als die erste Leistungsversorgungsspannung ist.
  • Die erste Drain-Elektrode 26a kann auf der anderen Seite von jeder Gate-Elektrode 22 ausgebildet sein, um einen Kontakt zu dem Drain-Bereich 18 herzustellen, der in dem ersten Störstellenbereich 12 ausgebildet ist. Die erste Drain-Elektrode 26a kann mittels eines Drain-Kontakts 36 mit der Zwischenverbindungsleitung 64 verbunden sein.
  • Die zweite Drain-Elektrode 26b kann auf der anderen Seite von jeder Gate-Elektrode 22 ausgebildet sein, um einen Kontakt zu dem Drain-Bereich 18 herzustellen, der in dem zweiten Störstellenbereich 14 ausgebildet ist. Die zweite Drain-Elektrode 26b kann mittels eines weiteren Drain-Kontakts 36 mit der Zwischenverbindungsleitung 64 verbunden sein.
  • Wie in 3 gezeigt, können die erste und die zweite Source-Elektrode 24a und 24b mittels eines ersten isolierenden Zwischenschichtfilms 28 von der ersten und der zweiten Drain-Elektrode 26a und 26b isoliert sein. Die Drain-Kontakte 36 können mittels eines zweiten isolierenden Zwischenschichtfilms 38 von der ersten und der zweiten Stromschiene 44 und 46, den Gate-Kontakten 32, einer Verteilungsleitung 42 und einem Eingangskontakt 52 isoliert sein.
  • Die Gate-Elektroden 22 können mittels der Gate-Kontakte 32 mit der Verteilungsleitung 42 elektrisch verbunden sein. Die Verteilungsleitung 42, die sich in der x-Richtung erstreckt, kann mittels des Eingangskontakts 52 mit einer Eingangsleitung 62 elektrisch verbunden sein.
  • In einer beispielhaften Ausführungsform können die Eingangsleitung 62, der Eingangskontakt 52, die Verteilungsleitung 42, die Gate-Kontakte 32, die Zwischenverbindungsleitung 64 und die Drain-Kontakte 36 ein leitfähiges Material beinhalten. Das leitfähige Material kann ein Metall sein, ohne jedoch darauf beschränkt zu sein.
  • In einer beispielhaften Ausführungsform können die Eingangsleitung 62 und die Zwischenverbindungsleitung 64 auf der gleichen Höhe ausgebildet sein. Darüber hinaus können die Verteilungsleitung 42 und die erste und die zweite Stromschiene 44 und 46 auf der gleichen Höhe ausgebildet sein. Hierbei können die Eingangsleitung 62 und die Zwischenverbindungsleitung 64 um eine Höhe des Eingangskontakts 52 höher als die Verteilungsleitung 42 und die erste und die zweite Stromschiene 44 und 46 ausgebildet sein.
  • Die Gate-Elektroden 22, die erste und die zweite Source-Elektrode 24a und 24b sowie die erste und die zweite Drain-Elektrode 26a und 26b können auf der gleichen Höhe ausgebildet sein. Hierbei können die Verteilungsleitung 42 und die erste und die zweite Stromschiene 44 und 46 um eine Höhe der Gate-Kontakte 32 oder eine Höhe der Kontakte 34 der Stromschienen höher als die Gate-Elektroden 22, die erste und die zweite Source-Elektrode 24a und 24b und die erste und die zweite Drain-Elektrode 26a und 26b ausgebildet sein.
  • Die Eingangsleitung 62 und die Zwischenverbindungsleitung 64 können um eine Höhe der Drain-Kontakte 36 höher als die Gate-Elektroden 22, die erste und die zweite Source-Elektrode 24a und 24b und die ersten und die zweiten Drain-Elektroden 26a und 26b ausgebildet sein. Daher kann die Höhe der Drain-Kontakte 36 größer als die Höhe der Gate-Kontakte 32 oder die Höhe der Kontakte 34 der Stromschienen sein.
  • Ein Schaltkreiselement 72 kann mit der Zwischenverbindungsleitung 64 elektrisch verbunden sein. Wenngleich in den Zeichnungen nicht spezifisch gezeigt, kann das Schaltkreiselement 72 mit der Zwischenverbindungsleitung 64 mittels eines Kontakts (nicht gezeigt) verbunden sein, der z.B. als Durchkontakt ausgebildet ist, und ein Teil der Zwischenverbindungsleitung 64 kann sich in der x-Richtung weiter als dargestellt erstrecken und kann mit dem Schaltkreiselement 72 verbunden sein. Das heißt, in der vorliegenden beispielhaften Ausführungsform kann das Schaltkreiselement 72 in irgendeiner Form mit der Zwischenverbindungsleitung 64 verbunden sein.
  • Das Schaltkreiselement 72 kann ein passives Schaltkreiselement und ein aktives Schaltkreiselement beinhalten. Beispiele für das passive Schaltkreiselement können einen Widerstand, einen Kondensator sowie eine Induktivität beinhalten, sind jedoch nicht darauf beschränkt. Beispiele für das aktive Schaltkreiselement können einen Diodentransistor beinhalten, sind jedoch nicht darauf beschränkt.
  • Bezugnehmend auf 4 kann das Halbleiterbauelement 1 als ein Inverter dargestellt werden, der von der ersten Spannung VDD und der zweiten Spannung VSS getrieben wird. Daher kann ein Eingangssignal, das der Eingangsleitung 62 zugeführt wird, bezüglich des Spannungspegels durch die Eingangsleitung 62 invertiert werden und anschließend gemäß der Zwischenverbindungsleitung 64 abgegeben werden. Das Ausgangssignal kann dem Schaltkreiselement 72 über die Zwischenverbindungsleitung 64 zugeführt werden, die eine geschlossene Schleife bildet.
  • Speziell bezugnehmend auf 5 wird der Spannungspegel des Eingangssignals, das der Eingangsleitung 62 zugeführt wird, durch den Inverter invertiert, der die acht PMOS-Transistoren MP1 bis MP8 und die acht NMOS-Transistoren MN1 bis MN8 beinhaltet. Das Eingangssignal, dessen Spannungspegel invertiert ist, wird als ein Ausgangssignal abgegeben. Dann wird das Ausgangssignal dem Schaltkreiselement 72 über die Zwischenverbindungsleitung 64 zugeführt, die eine geschlossene Schleife bildet.
  • In dem Halbleiterbauelement 1 kann, da die Zwischenverbindungsleitung eine geschlossene Schleife bildet, die Elektromigration in dem Halbleiterbauelement 1 reduziert sein. Dies wird unter Bezugnahme auf die 6 und 7 in größerem Detail beschrieben. Die 6 und 7 sind Diagramme, welche die Wirkung des Halbleiterbauelements 1 gemäß der beispielhaften Ausführungsform von 1 darstellen.
  • 6 ist ein Diagramm, das einen Stromfluss in einem Halbleiterbauelement 9a darstellt, in dem eine Zwischenverbindungsleitung 96 keine geschlossene Schleife bildet, anders als die Zwischenverbindungsleitung 64 in dem Halbleiterbauelement 1. Bezugnehmend auf 6 fließt ein elektrischer Strom 11, der von einer ersten und einer zweiten Drain-Elektrode 91a und 91b über Drain-Kontakte 92 zugeführt wird, lediglich in einer Richtung innerhalb der Zwischenverbindungsleitung 96. Demgemäß erfahren Atome der Zwischenverbindungsleitung 96 kontinuierlich eine Kraft in einer Richtung (angezeigt durch eine gestrichelte Linie), während das Halbleiterbauelement 9a in Betrieb ist. Wenn die Atome der Zwischenverbindungsleitung 96 kontinuierlich eine Kraft in einer Richtung erfahren (angezeigt durch die gestrichelte Linie), nimmt die Wahrscheinlichkeit dafür zu, dass durch Elektromigration Fehlstellen in der Zwischenverbindungsleitung 96 erzeugt werden.
  • Wenn jedoch die Zwischenverbindungsleitung 64 eine geschlossene Schleife bildet, wie in dem Halbleiterbauelement 1, das in 7 dargestellt ist, fließt ein elektrischer Strom in einer verteilten Weise innerhalb des Halbleiterbauelements 1. Speziell bezugnehmend auf 7 fließen in dem Halbleiterbauelement 1 elektrische Ströme I2 und 13, die von der ersten und der zweiten Drain-Elektrode 26a und 26b über die Drain-Kontakte zugeführt werden, innerhalb der Zwischenverbindungsleitung 64 in beiden Richtungen. Demgemäß ist die Kraft, die Atome der Zwischenverbindungsleitung 64 erfahren, im Vergleich zu dem vorstehend beschriebenen Halbleiterbauelement 9a reduziert. In einigen Fällen erfahren einige der Atome der Zwischenverbindungsleitung 64 Kräfte in beiden Richtungen (angezeigt durch eine gestrichelte Linie), während das Halbleiterbauelement 1 in Betrieb ist. Daher ist die Wahrscheinlichkeit, dass durch Elektromigration Fehlstellen in der Zwischenverbindungsleitung 64 erzeugt werden, im Vergleich dazu signifikant reduziert, wenn die Zwischenverbindungsleitung 96 keine geschlossene Schleife bildet, wie vorstehend beschrieben.
  • Nunmehr wird unter Bezugnahme auf die 8 und 9 ein Halbleiterbauelement gemäß einer weiteren beispielhaften Ausführungsform beschrieben. 8 ist ein teilweises Layout-Diagramm eines Halbleiterbauelements 2. 9 ist eine teilweise perspektivische Ansicht eines Bereichs B1 von 8. Der Einfachheit halber wird eine redundante Beschreibung von Elementen weggelassen, die bereits beschrieben wurden, und die vorliegende Ausführungsform wird im Folgenden so beschrieben, dass das Hauptaugenmerk auf Unterschiede zu den 1 bis 5 gerichtet ist.
  • Bezugnehmend auf die 8 und 9 kann eine Zwischenverbindungsleitung 66a, 66b des Halbleiterbauelements 2 eine erste Zwischenverbindungsleitung 66a und eine zweite Zwischenverbindungsleitung 66b beinhalten.
  • Die erste Zwischenverbindungsleitung 66a kann mittels Drain-Kontakten 36 mit einer ersten und einer zweiten Drain-Elektrode 26a und 26b verbunden sein. Die erste Zwischenverbindungsleitung 66a kann U-förmig sein. Speziell kann die erste Zwischenverbindungsleitung 66a wie ein „U“ ausgebildet sein, das lateral liegt.
  • Die zweite Zwischenverbindungsleitung 66b kann mittels erster Kontakte 65 mit der ersten Zwischenverbindungsleitung 66a verbunden sein. Die zweite Zwischenverbindungsleitung 66b kann sich in einer y-Richtung erstrecken. Da die erste Zwischenverbindungsleitung 66a mittels der ersten Kontakte 65 mit der zweiten Zwischenverbindungsleitung 66b verbunden ist, kann die Zwischenverbindungsleitung 66a, 66b des Halbleiterbauelements 2 gemäß der vorliegenden Ausführungsform eine geschlossene Schleife bilden.
  • In einer beispielhaften Ausführungsform kann die zweite Zwischenverbindungsleitung 66b höher als die erste Zwischenverbindungsleitung 66a ausgebildet sein. Speziell kann die zweite Zwischenverbindungsleitung 66b um eine Höhe der ersten Kontakte 65 höher als die erste Zwischenverbindungsleitung 66a ausgebildet sein. Wenngleich zwecks einfachen Verständnisses ein Zwischenschichtisolationsfilm aus 9 weggelassen ist, können die erste und die zweite Zwischenverbindungsleitung 66a und 66b sowie die ersten Kontakte 65 von dem Zwischenschichtisolationsfilm umgeben sein.
  • In dem Halbleiterbauelement 2 kann, da die Zwischenverbindungsleitung 66a, 66b eine geschlossene Schleife bildet, die Elektromigration in der Zwischenverbindungsleitung 66a, 66b reduziert sein, wie vorstehend beschrieben. Des Weiteren kann in dem Halbleiterbauelement 2 unter der zweiten Zwischenverbindungsleitung 66b zusätzlich eine unabhängige Leitung ausgebildet sein, die nicht mit der ersten Zwischenverbindungsleitung 66a verbunden ist.
  • Nunmehr wird unter Bezugnahme auf die 10 und 11 ein Halbleiterbauelement gemäß einer beispielhaften Ausführungsform beschrieben. 10 ist ein teilweises Layout-Diagramm eines Halbleiterbauelements 3. 11 ist eine teilweise perspektivische Ansicht eines Bereichs B2 von 10. Die vorliegende Ausführungsform wird im Folgenden so beschrieben, dass das Hauptaugenmerk auf Unterschiede zu den vorherigen Ausführungsformen gerichtet ist.
  • Bezugnehmend auf die 10 und 11 kann eine Zwischenverbindungsleitung 68a, 68b, 68c des Halbleiterbauelements 3 eine dritte Zwischenverbindungsleitung 68a, vierte Zwischenverbindungsleitungen 68b sowie eine fünfte Zwischenverbindungsleitung 68c beinhalten.
  • Die dritte Zwischenverbindungsleitung 68a kann mittels Drain-Kontakten 36 mit einer ersten und einer zweiten Drain-Elektrode 26a und 26b verbunden sein. Die dritte Zwischenverbindungsleitung 68a kann sich in Richtung einer Seite der ersten und der zweiten Drain-Elektrode 26a und 26b erstrecken.
  • Die dritte Zwischenverbindungsleitung 68a kann U-förmig sein. Speziell kann die dritte Zwischenverbindungsleitung 68a wie ein „U“ ausgebildet sein, das lateral liegt.
  • Die vierten Zwischenverbindungsleitungen 68b können sich in einer x-Richtung erstrecken. Die vierten Zwischenverbindungsleitungen 68b können sich in Richtung der anderen Seite von der ersten und der zweiten Drain-Elektrode 26a und 26b erstrecken.
  • Die vierten Zwischenverbindungsleitungen 68b können mittels zweiter Kontakte 67 mit der dritten Zwischenverbindungsleitung 68a verbunden sein. In einer beispielhaften Ausführungsform können die vierten Zwischenverbindungsleitungen 68b höher als die dritte Zwischenverbindungsleitung 68a ausgebildet sein. Speziell können die vierten Zwischenverbindungsleitungen um eine Höhe der zweiten Kontakte 67 höher als die dritte Zwischenverbindungsleitung 68a ausgebildet sein.
  • Die fünfte Zwischenverbindungsleitung 68c kann mittels dritter Kontakte 69 mit den vierten Zwischenverbindungsleitungen 68b verbunden sein. Die fünfte Zwischenverbindungsleitung 68c kann sich in der y-Richtung erstrecken. Da die fünfte Zwischenverbindungsleitung 68c mittels der dritten Kontakte 69 mit den vierten Zwischenverbindungsleitungen 68b verbunden ist und die vierten Zwischenverbindungsleitungen 68b mittels der zweiten Kontakte 67 mit der dritten Zwischenverbindungsleitung 68a verbunden sind, kann die Zwischenverbindungsleitung 68a, 68b, 68c des Halbleiterbauelements 3 gemäß der vorliegenden Ausführungsform eine geschlossene Schleife bilden.
  • In einer beispielhaften Ausführungsform kann die fünfte Zwischenverbindungsleitung 68c höher als die vierten Zwischenverbindungsleitungen 68b ausgebildet sein. Speziell kann die fünfte Zwischenverbindungsleitung 68c um eine Höhe der dritten Kontakte 69 höher als die vierten Zwischenverbindungsleitungen 68b ausgebildet sein. Wenngleich zwecks einfachen Verständnisses ein Zwischenschichtisolationsfilm aus 11 weggelassen ist, können die dritte bis fünfte Zwischenverbindungsleitung 68a bis 68c sowie die zweiten und dritten Kontakte 67 und 69 von dem Zwischenschichtisolationsfilm umgeben sein.
  • In dem Halbleiterbauelement 3 kann, da die Zwischenverbindungsleitung 68a, 68b, 68c eine geschlossene Schleife bildet, die Elektromigration in der Zwischenverbindungsleitung 68a, 68b, 68c reduziert sein, wie vorstehend beschrieben. Des Weiteren können in dem Halbleiterbauelement 3 zusätzlich unter den vierten und der fünften Zwischenverbindungsleitungen 68b und 68c unabhängige Leitungen ausgebildet sein, die nicht mit der dritten Zwischenverbindungsleitung 68a verbunden sind.
  • 12 ist ein teilweises Layout-Diagramm eines Halbleiterbauelements 4 gemäß einer weiteren beispielhaften Ausführungsform. Die vorliegende Ausführungsform wird im Folgenden so beschrieben, dass das Hauptaugenmerk auf Unterschiede zu vorherigen Ausführungsformen gerichtet ist.
  • In dem Layout-Diagramm von 12 sind zwecks Einfachheit der Beschreibung unter den Elementen von 1 lediglich erste und zweite Stromschienen 44 und 46 sowie Zwischenverbindungsleitungen 64a, 64b dargestellt. Mit anderen Worten sind die Gate-Elektroden 22, die erste und die zweite Source-Elektrode 24a und 24b, die erste und die zweite Drain-Elektrode 26a und 26b etc., die zwischen der ersten Stromschiene 44 und der zweiten Stromschiene 46 von 1 ausgebildet sind, aus 12 weggelassen.
  • Bezugnehmend auf 12 kann die erste Stromschiene 44 des Halbleiterbauelements 4 gemäß der vorliegenden Ausführungsform auch unter der zweiten Stromschiene 46 angeordnet sein. Die Zwischenverbindungsleitungen 64a, 64b können eine sechste Zwischenverbindungsleitung 64a und eine siebte Zwischenverbindungsleitung 64b beinhalten, die voneinander getrennt sind und jeweilige geschlossene Schleifen bilden.
  • Wie vorstehend beschrieben, können eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren zwischen der ersten Stromschiene 44 unter der sechsten Zwischenverbindungsleitung 64a und der zweiten Stromschiene 46 ausgebildet sein. Darüber hinaus können eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren zwischen der ersten Stromschiene 44 unter der siebten Zwischenverbindungsleitung 64b und der zweiten Stromschiene 46 ausgebildet sein.
  • Erfindungsgemäß verbinden Brückenleitungen 64c die sechste Zwischenverbindungsleitung 64a und die siebte Zwischenverbindungsleitung 64b. Speziell können die Brückenleitungen 64c und die siebte Zwischenverbindungsleitung 64b mittels Brückenkontakten 64d verbunden sein. Die Brückenleitungen 64c können höher als die sechste Zwischenverbindungsleitung 64a und die siebte Zwischenverbindungsleitung 64b ausgebildet sein. Speziell können die Brückenleitungen 64c um eine Höhe der Brückenkontakte 64d höher als die sechste Zwischenverbindungsleitung 64a und die siebte Zwischenverbindungsleitung 64b ausgebildet sein.
  • Die Brückenleitungen 64c können eine Mehrzahl von Transistoren, die zwischen der ersten Stromschiene 44 unter der sechsten Zwischenverbindungsleitung 64a und der zweiten Stromschiene 46 ausgebildet sind, mit einer Mehrzahl von Transistoren parallel schalten, die zwischen der ersten Stromschiene 44 unter der siebten Zwischenverbindungsleitung 64b und der zweiten Stromschiene 46 ausgebildet sind. Mit anderen Worten kann die Konfiguration von 12 das Halbleiterbauelement 4 erzeugen, das mehr Transistoren beinhaltet als die Halbleiterbauelemente 1 bis 3.
  • Wenngleich in 12 drei Brückenleitungen 64c die sechste Zwischenverbindungsleitung 64a und die siebte Zwischenverbindungsleitung 64b verbinden, sind beispielhafte Ausführungsformen nicht darauf beschränkt. Die Anzahl der Brückenleitungen 64c kann nach Wunsch variieren.
  • Wenngleich darüber hinaus die sechste Zwischenverbindungsleitung 64a und die siebte Zwischenverbindungsleitung 64b, die voneinander getrennt sind und jeweilige geschlossene Schleifen bilden, in 12 in einer y-Richtung angeordnet sind, sind beispielhafte Ausführungsformen nicht darauf beschränkt. In einer beispielhaften Ausführungsform können die sechste Zwischenverbindungsleitung 64a und die siebte Zwischenverbindungsleitung 64b, die voneinander getrennt sind und jeweilige geschlossene Schleifen bilden, auch in einer x-Richtung angeordnet sein.
  • 13 ist ein teilweises Layout-Diagramm eines Halbleiterbauelements 5 gemäß einer weiteren beispielhaften Ausführungsform. Die vorliegende Ausführungsform wird im Folgenden so beschrieben, dass das Hauptaugenmerk auf Unterschiede zu vorherigen Ausführungsformen gerichtet ist.
  • In dem Layout-Diagramm von 13 sind zwecks einfacher Beschreibung unter den Elementen von 1 lediglich erste und zweite Stromschienen 44 und 46 sowie Zwischenverbindungsleitungen 64a, 64b dargestellt. Mit anderen Worten sind die Gate-Elektroden 22, die erste und die zweie Source-Elektrode 24a und 24b, die erste und die zweite Drain-Elektrode 26a und 26b etc., die zwischen der ersten Stromschiene 44 und der zweiten Stromschiene 46 von 1 ausgebildet sind, aus 13 weggelassen.
  • Bezugnehmend auf 13 kann eine Zwischenverbindungsleitung 64e, 64f des Halbleiterbauelements 5 eine achte Zwischenverbindungsleitung 64e, die eine geschlossene Schleife bildet, sowie eine neunte Zwischenverbindungsleitung 64f beinhalten, die U-förmig ist.
  • Wie vorstehend beschrieben, können eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren zwischen der ersten Stromschiene 44 unter der achten Zwischenverbindungsleitung 64e und der zweiten Stromschiene 46 ausgebildet sein. Darüber hinaus können eine Mehrzahl von PMOS-Transistoren und eine Mehrzahl von NMOS-Transistoren zwischen der ersten Stromschiene 44 unter der neunten Zwischenverbindungsleitung 64f und der zweiten Stromschiene 46 ausgebildet sein.
  • Brückenleitungen 64g können die achte Zwischenverbindungsleitung 64e und die neunte Zwischenverbindungsleitung 64f verbinden. Speziell können die Brückenleitungen 64g mittels Brückenkontakten 64h mit der achten Zwischenverbindungsleitung 64e und der neunten Zwischenverbindungsleitung 64f verbunden sein. Die Brückenleitungen 64g können höher als die achte Zwischenverbindungsleitung 64e und die neunte Zwischenverbindungsleitung 64f ausgebildet sein. Speziell können die Brückenleitungen 64g um eine Höhe der Brückenkontakte 64h höher als die achte Zwischenverbindungsleitung 64e und die neunte Zwischenverbindungsleitung 64f ausgebildet sein.
  • Die Brückenleitungen 64g können eine Mehrzahl von Transistoren, die zwischen der ersten Stromschiene 44 unter der achten Zwischenverbindungsleitung 64 und der zweiten Stromschiene 46 ausgebildet sind, mit einer Mehrzahl von Transistoren parallel verbinden, die zwischen der ersten Stromschiene 44 unter der neunten Zwischenverbindungsleitung 64f und der zweiten Stromschiene 46 ausgebildet sind. Mit anderen Worten kann die Konfiguration von 13 das Halbleiterbauelement 5 erzeugen, das mehr Transistoren beinhaltet als die Halbleiterbauelemente 1 bis 3.
  • Wenngleich die achte Zwischenverbindungsleitung 64e, die eine geschlossene Schleife bildet, und die neunte Zwischenverbindungsleitung 64f, die U-förmig ist, in 13 in einer y-Richtung angeordnet sind, sind beispielhafte Ausführungsformen nicht darauf beschränkt. In einer beispielhaften Ausführungsform können die achte Zwischenverbindungsleitung 64e und die neunte Zwischenverbindungsleitung 64f auch in einer x-Richtung angeordnet sein.
  • Nunmehr wird unter Bezugnahme auf die 14 bis 17 ein Halbleiterbauelement gemäß einer weiteren beispielhaften Ausführungsform beschrieben. 14 ist ein Layout-Diagramm eines Halbleiterbauelements 6 gemäß einer beispielhaften Ausführungsform. 15 ist eine teilweise perspektivische Ansicht eines Bereichs C von 14. 16 ist eine Querschnittansicht entlang der Linie D-D von 15. 17 ist eine Querschnittansicht entlang der Linie E-E von 15.
  • Im Folgenden wird ein Fall, in dem das Halbleiterbauelement 6 Fin-Transistoren (FinFets) beinhaltet, als ein Beispiel beschrieben. Beispielhafte Ausführungsformen sind jedoch nicht auf diesen Fall beschränkt. Beispielhafte Ausführungsformen sind auch auf ein Halbleiterbauelement anwendbar, das dreidimensionale Halbleiterelemente (z.B. Transistoren, die Nanodrähte verwenden) anstelle von Fin-Transistoren beinhaltet.
  • Bezugnehmend auf die 14 bis 17 kann das Halbleiterbauelement 6 des Weiteren einen ersten und einen zweiten aktiven Fin F1 und F2 beinhalten, die sich in einer x-Richtung erstrecken.
  • Der erste und der zweite aktive Fin F1 und F2 können aus einer aktiven Schicht 100 in einer dritten Richtung z vorragen. In einigen beispielhaften Ausführungsformen können der erste und der zweite aktive Fin F1 und F2 mittels partiellen Ätzens der aktiven Schicht 100 gebildet werden. Die beispielhaften Ausführungsformen sind jedoch nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform kann die aktive Schicht 100 ein Halbleitersubstrat sein. Wenn die aktive Schicht 100 ein Halbleitersubstrat ist, kann das Halbleitersubstrat aus einem oder mehreren Halbleitermaterialien gebildet sein, die aus der Gruppe ausgewählt sind, die aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP besteht.
  • In wenigstens einer beispielhaften Ausführungsform kann die aktive Schicht 100 eine epitaxiale Schicht sein, die aus einem Halbleitermaterial gebildet ist. Hierbei kann die epitaxiale Schicht auf einem isolierenden Substrat ausgebildet sein. Mit anderen Worten kann die aktive Schicht 100 ein SOI-Substrat sein.
  • Der erste und der zweite aktive Fin F1 und F2 können sich in der x-Richtung erstrecken und können in einer y-Richtung voneinander getrennt sein.
  • Ein Paar des ersten und des zweiten aktiven Fins F1 und F2 können jede Gruppe bilden. Dies liegt daran, dass die aktiven Fins F1 und F2 aus einem einzigen Dummy-Gate gebildet sind, das als ein Mandrel bezeichnet wird.
  • In dem ersten und dem zweiten aktiven Fin F1 und F2 können ein erster und ein zweiter Störstellenbereich 12 und 14 ausgebildet sein (siehe 1).
  • Eine Bauelementisolationsschicht 101 kann Seitenflächen von jedem des ersten und des zweiten aktiven Fins F1 und F2 bedecken. Speziell kann die Bauelementisolationsschicht 101 einen unteren Teil von jedem des ersten und des zweiten aktiven Fins F1 und F2 bedecken, wie in den 15 und 16 gezeigt. Die Bauelementisolationsschicht 101 kann zum Beispiel eine isolierende Schicht sein. Spezifischer kann die Bauelementisolationsschicht 101 eine Schicht aus Siliciumoxid (SiO2), eine Schicht aus Siliciumnitrid (SiN) oder eine Schicht aus Siliciumoxynitrid (SiON) sein, ohne jedoch darauf beschränkt zu sein.
  • In den Zeichnungen kann ein Querschnitt von jedem des ersten und des zweiten aktiven Fins F1 und F2 konisch sein, das heißt, kann von oben nach unten breiter werden. Die Querschnittform von jedem des ersten und des zweiten aktiven Fins F1 und F2 ist jedoch nicht auf die konische Form beschränkt. Jeder des ersten und des zweiten aktiven Fins F1 und F2 kann eine viereckige Querschnittform aufweisen. In weiteren beispielhaften Ausführungsformen kann jeder des ersten und des zweiten aktiven Fins F1 und F2 eine abgeschrägte Querschnittform aufweisen. Das heißt, Ecken von jedem des ersten und des zweiten aktiven Fins F1 und F2 können gekrümmt sein.
  • Auf jedem des ersten und des zweiten aktiven Fins F1 und F2 kann eine Gate-Struktur 102 so ausgebildet sein, dass sie sich in der y-Richtung erstreckt. Auf beiden Seiten der Gate-Struktur 192 können Abstandshalter 115 angeordnet sein. Die Abstandshalter 115 können auf jedem des ersten und des zweiten aktiven Fins F1 und F2 so angeordnet sein, dass sie sich in der y-Richtung erstrecken.
  • In einem Teil von jedem des ersten und des zweiten aktiven Fins F1 und F2 können Transistoren ausgebildet sein. Jeder der Transistoren kann die Gate-Struktur 192, die Abstandshalter 115 und Source-/Drain-Bereiche 161 beinhalten.
  • Die Gate-Struktur 192 kann eine Grenzflächenschicht 120, eine Gate-Isolationsschicht 132, eine Steuerschicht 142 für die Austrittsarbeit sowie eine Gate-Elektrode 162 beinhalten, die sequentiell auf jedem des ersten und des zweiten aktiven Fins F1 und F2 gebildet werden.
  • Die Grenzflächenschicht 120 kann auf der Gate-Isolationsschicht 101 und auf jedem des ersten und des zweiten aktiven Fins F1 und F2 so angeordnet sein, dass sie sich in der y-Richtung erstreckt. Die Grenzflächenschicht 120 kann eine Schicht aus einem Material mit niedrigem k beinhalten, das eine Dielektrizitätskonstante k von 9 oder weniger aufweist, wie beispielsweise eine Schicht aus Siliciumoxid (das eine Dielektrizitätskonstante von ungefähr 4 aufweist) oder eine Schicht aus Siliciumoxynitrid (das eine Dielektrizitätskonstante von ungefähr 4 bis 8 aufweist, in Abhängigkeit von dem Gehalt an Sauerstoffatomen und Stickstoffatomen). Alternativ kann die Grenzflächenschicht 120 aus Silicat oder einer Kombination der vorstehenden beispielhaften Schichten gebildet sein.
  • Die Gate-Isolationsschicht 132 kann auf der Grenzflächenschicht 120 angeordnet sein. Speziell kann sich die Gate-Isolationsschicht 132 in der y-Richtung erstrecken oder einen oberen Teil von jedem des ersten und des zweiten aktiven Fins F1 und F2 teilweise bedecken. Wie in 17 gezeigt, kann sich die Gate-Isolationsschicht 132 entlang von Seitenwänden der Abstandshalter 115 nach oben erstrecken, die auf beiden Seiten der Gate-Elektrode 162 angeordnet sind. In 17 ist die Gate-Isolationsschicht 132 geformt, wie vorstehend beschrieben, da sie durch einen Ersetzungs-Prozess (oder einen Gate-last-Prozess) gebildet ist. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt, und die Form der Gate-Isolationsschicht kann nach Wunsch variieren.
  • Das heißt, in weiteren beispielhaften Ausführungsformen kann die Gate-Isolationsschicht 132 durch einen Gate-first-Prozess gebildet sein. Somit ist es möglich, dass sich die Gate-Isolationsschicht 132 nicht entlang der Seitenwände der Abstandshalter 115 nach oben erstreckt, anders als in 17.
  • Die Gate-Isolationsschicht 132 kann aus einem Material mit hohem k gebildet sein. In einigen beispielhaften Ausführungsformen kann die Gate-Isolationsschicht 132 aus HfO2, Al2O3, ZrO2, TaO2 etc. gebildet sein, ist jedoch nicht darauf beschränkt.
  • Die Steuerschicht 142 für die Austrittsarbeit kann auf der Gate-Isolationsschicht 132 angeordnet sein. Die Steuerschicht 142 für die Austrittsarbeit kann sich in der y-Richtung erstrecken und den oberen Teil von jedem des ersten und des zweiten aktiven Fins F1 und F2 teilweise bedecken. Wie die Gate-Isolationsschicht 132 kann sich die Steuerschicht 142 für die Austrittsarbeit entlang der Seitenwände der Abstandshalter nach oben erstrecken. Die Steuerschicht 142 für die Austrittsarbeit ist geformt, wie vorstehend beschrieben, da sie durch einen Ersetzungs-Prozess (oder einen Gate-last-Prozess) gebildet wird. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt, und die Form der Steuerschicht 142 für die Austrittsarbeit kann nach Wunsch variieren.
  • Die Steuerschicht 142 für die Austrittsarbeit kann eine Schicht sein, die dazu verwendet wird, die Austrittsarbeit eines Transistors zu steuern. Die Steuerschicht 142 für die Austrittsarbeit kann wenigstens eine von einer n-leitenden Steuerschicht für die Austrittsarbeit oder einer p-leitenden Steuerschicht für die Austrittsarbeit sein. Wenn die Steuerschicht 142 für die Austrittsarbeit eine n-leitende Steuerschicht für die Austrittsarbeit ist, kann sie aus TiAl, TiAIN, TaC, TaAlN, TiC oder HfSi bestehen, ist jedoch nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen kann die Steuerschicht 142 für die Austrittsarbeit, die auf dem zweiten aktiven Fin F2 ausgebildet ist, zum Beispiel TiAl, TiAIN, TaC, TaAIN, TiC oder HfSi beinhalten.
  • Wenn die Steuerschicht 142 für die Austrittsarbeit eine p-leitende Steuerschicht für die Austrittsarbeit ist, kann sie zum Beispiel ein Metallnitrid beinhalten. Speziell kann die Steuerschicht 142 für die Austrittsarbeit wenigstens eines von TiN und TaN beinhalten. Spezifischer kann die Steuerschicht 142 für die Austrittsarbeit eine einzelne Schicht, die aus TiN gebildet ist, oder eine Doppelschicht sein, die aus einer unteren Schicht aus TiN und einer oberen Schicht aus TaN zusammengesetzt ist, ist jedoch nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen kann die Steuerschicht 142 für die Austrittsarbeit, die auf dem ersten aktiven Fin F1 ausgebildet ist, eine einzelne Schicht, die aus TiN gebildet ist, oder eine Doppelschicht sein, die aus einer unteren Schicht aus TiN und einer oberen Schicht aus TaN zusammengesetzt ist, ohne jedoch darauf beschränkt zu sein.
  • Die Gate-Elektrode 162 kann auf der Steuerschicht 142 für die Austrittsarbeit angeordnet sein. Die Gate-Elektrode 162 kann sich in der y-Richtung erstrecken und den oberen Teil von jedem des ersten und des zweiten aktiven Fins F1 und F2 teilweise bedecken.
  • Die Gate-Elektrode 162 kann ein hoch-leitfähiges Material beinhalten. In einigen beispielhaften Ausführungsformen kann die Gate-Elektrode 162 ein Metall beinhalten. Beispiele für das Metall können AI und W beinhalten, sind jedoch nicht darauf beschränkt.
  • In jedem des ersten und des zweiten aktiven Fins F1 und F2 können auf beiden Seiten der Gate-Struktur 192 Vertiefungen 125 ausgebildet sein. Jede der Vertiefungen 125 kann schräge Seitenwände aufweisen. Somit können die Vertiefungen 125 mit zunehmendem Abstand von der aktiven Schicht 100 breiter werden. Wie in 15 gezeigt, können die Vertiefungen 125 breiter als der erste und der zweite aktive Fin F1 und F2 sein.
  • Die Source-/Drain-Bereiche 161 können jeweils in den Vertiefungen 125 ausgebildet sein. In einigen beispielhaften Ausführungsformen können die Source-/Drain-Bereiche 161 erhöhte Source-/Drain-Bereiche sein. Das heißt, Oberseiten der Source-/Drain-Bereiche können höher als Oberseiten des ersten und des zweiten aktiven Fins F1 und F2 sein. Darüber hinaus können die Source-/Drain-Bereiche 161 mittels Abstandshaltern 115 von der Gate-Struktur 192 isoliert sein.
  • In dem Fall eines p-leitenden Transistors können die Source-/Drain-Bereiche 161 ein Druckbelastungsmaterial beinhalten. Das Druckbelastungsmaterial kann ein Material sein (z.B. SiGe), das eine größere Gitterkonstante als Si aufweist. Das Druckbelastungsmaterial kann die Beweglichkeit von Ladungsträgern in einem Kanalbereich durch Anwenden einer Druckbelastung auf jeden des ersten und des zweiten aktiven Fins F1 und F2 verbessern. In einigen beispielhaften Ausführungsformen können die Source-/Drain-Bereiche 161, die auf dem ersten aktiven Fin F1 ausgebildet sind, das Druckbelastungsmaterial beinhalten.
  • In dem Fall eines n-leitenden Transistors können die Source-/Drain-Bereiche 161 das gleiche Material wie die aktive Schicht 100 oder ein Zugbelastungsmaterial beinhalten. Wenn zum Beispiel die aktive Schicht 100 Si beinhaltet, können die Source-/Drain-Bereiche 161 Si oder ein Material (z.B. SiC) beinhalten, das eine kleinere Gitterkonstante als Si aufweist. In einigen beispielhaften Ausführungsformen können die Source-/Drain-Bereiche 161, die auf dem zweiten aktiven Fin F2 ausgebildet sind, das Zugbelastungsmaterial beinhalten.
  • In einer beispielhaften Ausführungsform sind die Vertiefungen 125 in jedem von dem ersten und dem zweiten aktiven Fin F1 und F2 ausgebildet, und die Source-/Drain-Bereiche 161 sind in den Vertiefungen 125 ausgebildet. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. In einigen weiteren beispielhaften Ausführungsformen können die Source-/Drain-Bereiche 161 in jedem von dem ersten und dem zweiten aktiven Fin F1 und F2 gebildet werden, indem Störstellen direkt in jeden von dem ersten und dem zweiten aktiven Fin F1 und F2 injiziert werden.
  • Die erste und die zweite Source-Elektrode 24a und 24b sowie die erste und die zweite Drain-Elektrode 26a und 26b können auf den Source-/Drain-Bereichen 161 ausgebildet sein. Speziell können die erste Source-Elektrode 24a und die erste Drain-Elektrode 26a auf den Source-/Drain-Bereichen 161 ausgebildet sein, die auf dem ersten aktiven Fin F1 ausgebildet sind, und die zweite Source-Elektrode 24b sowie die zweite Drain-Elektrode 26b können auf den Source-/Drain-Bereichen 161 ausgebildet sein, die auf dem zweiten aktiven Fin F2 ausgebildet sind.
  • Wenngleich zwecks leichten Verständnisses lediglich ein Teil eines Zwischenschichtisolationsfilms 102 in 15 dargestellt ist, kann der Zwischenschichtisolationsfilm 102 die Source-/Drain-Bereiche 161 und die Gate-Struktur 192 bedecken.
  • In einer beispielhaften Ausführungsform können eine Mehrzahl von PMOS-Fin-Transistoren, die auf dem ersten aktiven Fin F1 ausgebildet sind, und eine Mehrzahl von NMOS-Fin-Transistoren, die auf dem zweiten aktiven Fin F2 ausgebildet sind, einen Inverter bilden, wie vorstehend unter Bezugnahme auf 1 beschrieben. Weitere Elemente des Halbleiterbauelements 6 wurden vorstehend unter Bezugnahme auf 1 vollständig beschrieben, und somit wird auf eine redundante Beschreibung derselben verzichtet.
  • Nunmehr wird unter Bezugnahme auf 18 ein Halbleiterbauelement gemäß einer weiteren beispielhaften Ausführungsform beschrieben. 18 ist ein Schaltbild eines Halbleiterbauelements 7. Ein statisches 6T-Speicherbauelement mit wahlfreiem Zugriff (SRAM), das sechs Transistoren beinhaltet, wird im Folgenden als ein Beispiel für das Halbleiterbauelement 7 beschrieben, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Bezugnehmend auf 18 kann das Halbleiterbauelement 7 ein Paar aus einem ersten und einem zweiten Inverter INV1 und INV2, die parallel zwischen einem Leistungsversorgungsknoten VCC und einem Masseknoten VSS eingeschleift sind, sowie einen ersten und einen zweiten Durchlasstransistor PS1 und PS2, die mit jeweiligen Ausgangsknoten des ersten und des zweiten Inverters INV1 und INV2 verbunden sind. Der erste und der zweite Durchlasstransistor PS1 und PS2 können mit einer Bitleitung BL beziehungsweise einer komplementären Bitleitung BLb verbunden sein. Gates des ersten und des zweiten Durchlasstransistors PS1 und PS2 können mit einer Wortleitung WL verbunden sein.
  • Der erste Inverter INV1 beinhaltet einen ersten Pull-up-Transistor PU1 und einen ersten Pull-down-Transistor PD1, die in Serie verbunden sind, und der zweite Inverter INV2 beinhaltet einen zweiten Pull-up-Transistor PU2 und einen zweiten Pull-down-Transistor PD2, die in Serie verbunden sind. Der erste und der zweite Pull-up-Transistor PU1 und PU2 können PMOS-Transistoren sein, und der erste und der zweite Pull-down-Transistor PD1 und PD2 können NMOS-Transistoren sein.
  • Ein Eingangsknoten des ersten Inverters INV1 ist mit dem Ausgangsknoten des zweiten Inverters INV2 verbunden, und ein Eingangsknoten des zweiten Inverters INV2 ist mit dem Ausgangsknoten des ersten Inverters INV1 derart verbunden, dass der erste und der zweite Inverter INV1 und INV2 einen einzelnen Latch-Schaltkreis bilden.
  • Jedes der Halbleiterbauelemente 1 bis 6 gemäß den vorstehend beschriebenen Ausführungsformen kann als wenigstens einer des ersten Inverters INV1 und des zweiten Inverters INV2 eingesetzt werden. Speziell wenigstens einer des ersten Pull-up-Transistors PU1 und des zweiten Pull-up-Transistors PU2 können aus einer Mehrzahl von PMOS-Transistoren bestehen, die mittels der ersten Drain-Elektrode 26a (z.B. siehe 1) mit einer Zwischenverbindungsleitung 64 (z.B. siehe 1) verbunden sind. Darüber hinaus kann wenigstens einer des ersten Pull-down-Transistors PD1 und des zweiten Pull-down-Transistors PD2 aus einer Mehrzahl von NMOS-Transistoren bestehen, die mittels der zweiten Drain-Elektrode 26b (z.B. siehe 1) mit der Zwischenverbindungsleitung 64 (siehe 1) verbunden sind.
  • Nunmehr wird unter Bezugnahme auf 19 ein Halbleiterbauelement gemäß einer weiteren beispielhaften Ausführungsform beschrieben. 19 ist ein Schaltbild eines Halbleiterbauelements 8. Ein 8T-SRAM-Bauelement, das acht Transistoren beinhaltet, wird im Folgenden als ein Beispiel für das Halbleiterbauelement 8 beschrieben, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
  • Bezugnehmend auf 19 kann das Halbleiterbauelement ein Paar aus einem ersten und einem zweiten Inverter INV1 und INV2, die parallel zwischen einem Leistungsversorgungsknoten VCC und einem Masseknoten VSS eingeschleift sind, einen ersten und zweiten Auswahltransistor PS1 und PS2, die mit jeweiligen Ausgangsknoten des ersten und des zweiten Inverters INV1 und INV2 verbunden sind, einen Treibertransistor DT, der durch einen Ausgang des ersten Inverters INV1 gesteuert wird, und einen Durchlasstransistor PT beinhalten, der mit einem Ausgangsknoten des Treibertransistors DT verbunden ist.
  • Der erste und der zweite Auswahltransistor PS1 und PS2 können mit einer Bitleitung BL beziehungsweise einer komplementären Bitleitung BLb verbunden sein. Gates des ersten und des zweiten Auswahltransistors PS1 und PS2 können mit einer Schreibwortleitung WWL verbunden sein.
  • Der erste Inverter INV1 beinhaltet einen ersten Pull-up-Transistor PU1 und einen ersten Pull-down-Transistor PD1, die in Serie geschaltet sind, und der zweite Inverter INV2 beinhaltet einen zweiten Pull-up-Transistor PU2 und einen zweiten Pull-down-Transistor PD2, die in Serie geschaltet sind. Der erste und der zweite Pull-up-Transistor PU1 und PU2 können p-leitende Feldeffekttransistoren (PFETs) sein, und der erste und der zweite Pull-down-Transistor PD1 und PD2 können n-leitende Feldeffekttransistoren (NFETs) sein.
  • Ein Eingangsknoten des ersten Inverters INV1 ist mit dem Ausgangsknoten des zweiten Inverters INV2 verbunden, und ein Eingangsknoten des zweiten Inverters INV2 ist mit dem Ausgangsknoten des ersten Inverters INV1 derart verbunden, dass der erste und der zweite Inverter INV1 und INV2 einen einzelnen Latch-Schaltkreis bilden.
  • Der Treibertransistor DT und der Durchlasstransistor PT können dazu verwendet werden, Daten zu lesen, die in dem Latch-Schaltkreis gespeichert sind, der von dem ersten Inverter INV1 und dem zweiten Inverter INV2 gebildet wird. Ein Gate des Treibertransistors DT kann mit dem Ausgangsknoten des ersten Inverters INV1 verbunden sein, und ein Gate des Durchlasstransistors PT kann mit einer Lesewortleitung RWL verbunden sein. Ein Ausgang des Treibertransistors D1 kann mit dem Masseknoten VSS verbunden sein, und ein Ausgang des Durchlasstransistors PT kann mit einer Lesebitleitung RBL verbunden sein.
  • Die Schaltkreiskonfiguration des Halbleiterbauelements 8 macht es möglich, auf Daten, die in dem SRAM-Bauelement gespeichert sind, durch zwei Anschlüsse (z.B. einen Doppelanschluss) zuzugreifen.
  • Durch Auswählen der Schreibwortleitung WWL, der Bitleitung BL und der komplementären Bitleitung BLb ist es zum Beispiel möglich, Daten in den Latch-Schaltkreis zu schreiben, der von dem ersten Inverter INV1 und dem zweiten Inverter INV2 gebildet wird, oder Daten zu lesen, die in dem Latch-Schaltkreis gespeichert sind. Darüber hinaus ist es durch Auswählen der Lesewortleitung RWL und der Lesebitleitung RBL möglich, Daten zu lesen, die in dem Latch-Schaltkreis gespeichert sind, der von dem ersten Inverter INV1 und dem zweiten Inverter INV2 gebildet wird.
  • In dem SRAM-Bauelement kann eine Operation des Lesens von Daten durch einen zweiten Anschluss unabhängig von einer Operation eines ersten Anschlusses durchgeführt werden. Daher braucht eine derartige Operation Daten nicht zu beeinflussen, die in dem Latch-Schaltkreis gespeichert sind. Mit anderen Worten können eine Operation des Lesens von Daten, die in dem Latch-Schaltkreis gespeichert sind, und eine Operation des Schreibens von Daten in den Latch-Schaltkreis unabhängig durchgeführt werden.
  • Jedes der Halbleiterbauelemente 1 bis 6 gemäß den zuvor beschriebenen beispielhaften Ausführungsformen kann als wenigstens einer von dem ersten Inverter INV1 und dem zweiten Inverter INV2 eingesetzt werden. Speziell kann wenigstens einer von dem ersten Pull-up-Transistor PU1 und dem zweiten Pull-up-Transistor PU2 aus einer Mehrzahl von PMOS-Transistoren bestehen, die mittels der ersten Drain-Elektroden 26a (siehe z.B. 1) mit einer Zwischenverbindungsleitung 64 (siehe z.B. 1) verbunden sind. Darüber hinaus kann wenigstens einer des ersten Pull-down-Transistors PD1 und des zweiten Pull-down-Transistors PD2 aus einer Mehrzahl von NMOS-Transistoren bestehen, die mittels der zweiten Drain-Elektroden 26b (siehe z.B. 1) mit der Zwischenverbindungsleitung 64 (siehe z.B. 1) verbunden sind.
  • Nunmehr wird unter Bezugnahme auf 20 ein drahtloses Kommunikationsbauelement beschrieben, das Halbleiterbauelemente gemäß beispielhaften Ausführungsformen beinhaltet. 20 ist ein Blockdiagramm einer drahtlosen Kommunikationseinheit 900, das Halbleiterbauelemente gemäß einer beispielhaften Ausführungsform beinhaltet.
  • Bezugnehmend auf 20 kann die drahtlose Kommunikationseinheit ein Mobiltelefon, ein Smartphone-Terminal, ein Handset, ein Personal-Digital-Assistant (PDA), ein Laptop-Computer, eine Videospieleinheit oder irgendeine andere Einheit sein. Die Einheit 900 kann Code-Division-Multiple-Access (CDMA), Time-Division-Multiple-Access (TDMA), wie beispielsweise ein Global System for Mobile Communications (GSM) oder irgendeinen anderen drahtlosen Kommunikationsstandard verwenden.
  • Die Einheit 900 kann über einen Empfangspfad und einen Sendepfad eine bidirektionale Kommunikation bereitstellen. Auf dem Empfangspfad können Signale, die von einer oder mehreren Basisstationen übertragen werden, durch eine Antenne 911 empfangen und einem Empfänger (RCVR) 913 zugeführt werden. Der RCVR 913 konditioniert und digitalisiert das empfangene Signal und führt einem digitalen Abschnitt 120 Samples zur weiteren Verarbeitung zu. Auf dem Sendepfad empfängt ein Sender (TMTR) 915 Daten, die von dem digitalen Abschnitt 120 übertragen werden, verarbeitet und konditioniert die Daten, erzeugt ein moduliertes Signal und überträgt das modulierte Signal über die Antenne 911 zu einer oder mehreren Basisstationen.
  • Der digitale Abschnitt 920 kann mit einem oder mehreren digitalen Signalprozessoren (DSPs), Mikroprozessoren, Reduced-Instruction-Set-Computern (RISCs) etc. ausgeführt sein. Darüber hinaus kann der digitale Abschnitt auf einem oder mehreren anwendungsspezifischen integrierten Schaltkreisen (ASICs) oder irgendeinem anderen Typ von integrierten Schaltkreisen (ICs) hergestellt sein.
  • Der digitale Abschnitt 920 kann verschiedene Prozess- und Schnittstelleneinheiten beinhalten, wie zum Beispiel einen Modem-Prozessor 934, einen Video-Prozessor 922, einen Anwendungsprozessor 924, einen Anzeige-Prozessor 928, einen Controller/Multi-Core-Prozessor 926, eine Zentralprozessoreinheit (CPU) 930 sowie eine externe Bus-Schnittstelle (EBI) 932.
  • Der Video-Prozessor 922 kann eine Verarbeitung für Graphik-Anwendungen durchführen. Im Allgemeinen kann der Video-Prozessor 922 irgendeine Anzahl von Verarbeitungseinheiten oder Modulen für irgendeinen Satz von Graphik-Operationen beinhalten. Bestimmte Anteile des Video-Prozessors 922 können in Firmware und/oder Software ausgeführt sein. Eine Steuereinheit kann zum Beispiel mit Firmware- und/oder Software-Modulen ausgeführt sein (z.B. Prozeduren, Funktionen etc.), die hierin beschriebene Funktionen durchführen. Die Firmware- und/oder Software-Codes können in einem Speicher gespeichert sein und durch einen Prozessor (z.B. den Multi-Core-Prozessor 926) ausgeführt werden. Der Speicher kann innerhalb oder außerhalb des Prozessors implementiert sein.
  • Der Video-Prozessor 922 kann eine Software-Schnittstelle implementieren, wie beispielsweise Open-Graphics-Library (OpenGL), Direct3D etc. Die CPU 930 kann zusammen mit dem Video-Prozessor 922 eine Reihe von Graphik-Verarbeitungsoperationen ausführen. Der Controller/Multi-Core-Prozessor 926 kann zwei oder mehr Cores beinhalten. Der Controller/Multi-Core-Prozessor 926 kann eine zu verarbeitende Arbeitslast gemäß der Arbeitslast zwei Cores zuweisen und die Arbeitslast gleichzeitig verarbeiten.
  • In der Zeichnung ist der Anwendungs-Prozessor 924 als ein Element des digitalen Abschnitts 920 dargestellt. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen kann der digitale Abschnitt 920 in einen Anwendungs-Prozessor 924 oder einen Anwendungs-Chip integriert sein.
  • Der Modem-Prozessor 934 kann Operationen durchführen, die notwendig sind, um Daten zwischen dem RCVR 913 und dem TMTR 915 sowie dem digitalen Abschnitt 920 auszutauschen. Der Anzeige-Prozessor 928 kann Operationen durchführen, die notwendig sind, um eine Anzeige 910 zu steuern.
  • Die Halbleiterbauelemente 1 bis 8 können direkt in den Prozessoren 922, 924, 926, 928, 930 und 934 eingesetzt sein oder können als ein Cache-Speicher verwendet sein, der für die Operationen der Prozessoren 922, 924, 926, 928, 930 und 934 verwendet wird.
  • Nunmehr wird unter Bezugnahme auf die 21A bis 21C ein System-auf-Chip-System (SoC) beschrieben, das Halbleiterbauelemente gemäß beispielhaften Ausführungsformen beinhaltet. 21A ist ein Blockdiagramm eines SoC-Systems 1000, das Halbleiterbauelemente gemäß beispielhaften Ausführungsformen beinhaltet. 21B ist ein schematisches Blockdiagramm einer CPU 1010 von 21A. 21C ist eine Ansicht, die ein Halbleiterbauelement von 21A darstellt, nachdem es gepackt wurde.
  • Bezugnehmend auf 21A beinhaltet das SoC-System 1000 einen Anwendungsprozessor 1001 und einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) 1060.
  • Der Anwendungsprozessor 1001 kann die CPU 1010, ein Multimedia-System 1020, einen Bus 1030, ein Speichersystem 1040 sowie einen peripheren Schaltkreis 1050 beinhalten.
  • Die CPU 1010 kann Operationen durchführen, die notwendig sind, um das SoC-System 10000 zu treiben. In einigen beispielhaften Ausführungsformen kann die CPU 1010 als eine Multi-Core-Umgebung konfiguriert sein, die eine Mehrzahl von Cores beinhaltet.
  • In einigen beispielhaften Ausführungsformen kann die CPU 1010 einen ersten Cluster 1012 und einen zweiten Cluster 1016 beinhalten, wie in 21B gezeigt.
  • Der erste Cluster 1012 kann in der CPU 1010 untergebracht sein und n (wobei n eine natürliche Zahl ist) erste Cores 1014 beinhalten. In 21B wird zwecks einfacher Beschreibung ein Fall als ein Beispiel beschrieben, in dem der erste Cluster 1012 vier (d.h. n=4) erste Cores 1014a bis 1014d beinhaltet. Beispielhafte Ausführungsformen sind jedoch nicht auf diesen Fall beschränkt.
  • Der zweite Cluster 1016 kann ebenfalls in der CPU 1010 untergebracht sein und n zweite Cores 1018 beinhalten. Der zweite Cluster 1016 kann von dem ersten Cluster 1012 getrennt sein. Zwecks einfacher Beschreibung wird ein Fall als ein Beispiel beschrieben, in dem der zweite Cluster 1016 vier (d.h. n=4) zweite Cores 1018a bis 1018d beinhaltet. Beispielhafte Ausführungsformen sind jedoch nicht auf diesen Fall beschränkt.
  • In 21B ist die Anzahl der ersten Cores 1014, die in dem ersten Cluster 1012 enthalten sind, gleich der Anzahl der zweiten Cores 1018, die in dem zweiten Cluster 1016 enthalten sind. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann sich die Anzahl der ersten Cores 1014, die in dem ersten Cluster 1012 enthalten sind, von der Anzahl der zweiten Cores 1018 unterscheiden, die in dem zweiten Cluster 1016 enthalten sind.
  • Darüber hinaus sind in 21B lediglich der erste Cluster 1012 und der zweite Cluster 1016 in der CPU 1010 untergebracht. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Wenn notwendig, kann ein dritter Cluster (nicht gezeigt), der von dem ersten und dem zweiten Cluster 1012 und 1016 getrennt ist und dritte Cores (nicht gezeigt) enthält, zusätzlich in der CPU 1010 untergebracht sein.
  • In der vorliegenden Ausführungsform kann sich die Menge an Berechnungen pro Einheitszeit der ersten Cores 1014, die in dem ersten Cluster 1012 enthalten sind, von der Menge an Berechnungen pro Einheitszeit der zweiten Cores 1018 unterscheiden, die in dem zweiten Cluster 1016 enthalten sind.
  • In einigen beispielhaften Ausführungsformen kann der erste Cluster 1012 ein kleiner Cluster sein, und der zweite Cluster 1016 kann ein großer Cluster sein. In diesem Fall kann die Menge an Berechnungen pro Einheitszeit der ersten Cores 1014, die in dem ersten Cluster 1012 enthalten sind, kleiner als die Menge an Berechnungen pro Einheitszeit der zweiten Cores 1018 sein, die in dem zweiten Cluster 1016 enthalten sind.
  • Daher kann die Menge an Berechnungen pro Einheitszeit in einem Fall, in dem alle ersten Cores 1014, die in dem ersten Cluster 1012 enthalten sind, aktiviert sind, um eine Operation durchzuführen, kleiner als die Menge an Berechnungen pro Einheitszeit in einem Fall sein, in dem alle zweiten Cores 1018, die in dem zweiten Cluster 1016 enthalten sind, aktiviert sind, um eine Operation durchzuführen.
  • Die jeweiligen Mengen an Berechnungen pro Einheitszeit der (1-1)-ten bis (1-4)-ten Cores 1014a bis 1014d, die in dem ersten Cluster 1012 enthalten sind, können gleich sein, und die jeweiligen Mengen an Berechnungen pro Einheitszeit der (2-1)-ten bis (2-4)-ten Cores 1018a bis 1018d, die in dem zweiten Cluster 1016 enthalten sind, können gleich sein. Das heißt, unter der Annahme, dass die Menge an Berechnungen pro Einheitszeit von jedem der (1-1)-ten bis (1-4)-ten Cores 1014a bis 1014d 10 ist, kann die Menge an Berechnungen pro Einheitszeit von jedem der (2-1)-ten bis (2-4)-ten Cores 1018a bis 108d 40 sein.
  • Eine Leistungsmanagement-Einheit 1019 kann den ersten Cluster 1012 und den zweiten Cluster 1016 nach Bedarf aktivieren oder deaktivieren. Wenn speziell eine Operation von dem ersten Cluster 1012 durchgeführt werden muss, kann die Leistungsmanagement-Einheit 1019 den ersten Cluster 1012 aktivieren und den zweiten Cluster 1016 deaktivieren. Wenn im Gegensatz dazu eine Operation von dem zweiten Cluster 1016 durchgeführt werden muss, kann die Leistungsmanagement-Einheit 1019 den zweiten Cluster 1016 aktivieren und den ersten Cluster 1012 deaktivieren. Wenn die erforderliche Menge an Berechnungen vollständig von dem (1-1)-ten Core 1014a verarbeitet werden kann, kann die Leistungsmanagement-Einheit 1019 den ersten Cluster 1014a aktivieren und den zweiten Cluster 1016 deaktivieren. Selbst innerhalb des ersten Clusters 1012 kann die Leistungsmanagement-Einheit 1019 den (1-1)-ten Core 1014a aktivieren und die (1-2)-ten bis (1-4)-ten Cores 1014b bis 1014d deaktivieren. Mit anderen Worten kann die Leistungsmanagement-Einheit 1019 bestimmen, ob der erste Cluster 1012 und der zweite Cluster 1016 zu aktivieren sind, und kann außerdem bestimmen, ob jeder der (1-1)-ten bis (1-4)-ten Cores 1014a bis 1014d, die in dem ersten Cluster 1012 enthalten sind, und jeder der (2-1)-ten bis (2-4)-ten Cores 1018a bis 1018d zu aktivieren sind, die in dem zweiten Cluster 1016 enthalten sind.
  • In einigen beispielhaften Ausführungsformen kann die Leistungsmanagement-Einheit 1019 den ersten und den zweiten Cluster 1012 und 1016 und/oder die Cores 1014a bis 1014d sowie 1018a bis 1018d, die in dem ersten und dem zweiten Cluster 1012 und 1016 enthalten sind, mittels Zuführen von Leistung zu dem ersten und dem zweiten Cluster 1012 und 1016 und/oder den Cores 1014a bis 1014d sowie 1018a bis 1018d aktivieren, die in dem ersten und dem zweiten Cluster 1012 und 1016 enthalten sind. Darüber hinaus kann die Leistungsmanagement-Einheit 1019 den ersten und den zweiten Cluster 1012 und 1016 und/oder die Cores 1014a bis 1014d sowie 1018a bis 1018d, die in dem ersten und dem zweiten Cluster 1012 und 1016 enthalten sind, mittels Unterbrechen der Leistungsversorgung zu dem ersten und dem zweiten Cluster 1012 und 1016 und/oder den Cores 1014a bis 1014d sowie 1018a bis 1018d deaktivieren, die in dem ersten und dem zweiten Cluster 1012 und 1016 enthalten sind.
  • Die Leistungsmanagement-Einheit 1019 kann lediglich einen spezifischen Cluster 1012 oder 1016 und/oder die Cores 1014a bis 1014d oder 1018a bis 1018d, die in dem spezifischen Cluster 1012 oder 1016 enthalten sind, gemäß der Betriebsumgebung des SoC-Systems aktivieren, wodurch ein Leistungsverbrauch des gesamten SoC-Systems 100 gehandhabt wird.
  • Rückbezug nehmend auf die 21A kann das Multimedia-System 1020 dazu verwendet werden, verschiedene Multimedia-Funktionen in dem SoC-System 1000 durchzuführen. Das Multimedia-System 1020 kann ein 3D-Funktionseinheit-Modul, einen Video-Codec, ein Anzeigesystem, ein Kamerasystem, einen Post-Prozessor etc. beinhalten.
  • Der Bus 1030 kann für eine Datenkommunikation zwischen der CPU 1010, dem Multimedia-System 1020, dem Speichersystem 1040 und dem peripheren Schaltkreis 1050 verwendet werden. In einigen beispielhaften Ausführungsformen kann der Bus 1030 eine Mehrschicht-Struktur aufweisen. Speziell kann der Bus 1030 ein hochentwickelter Mehrschicht-Bus mit hoher Leistungsfähigkeit (AHB) oder eine hochentwickelte erweiterbare Mehrschicht-Schnittstelle (AXI) sein.
  • Das Speichersystem 1040 kann eine Umgebung bereitstellen, die für den Anwendungs-Prozessor 1001 notwendig ist, um mit einem externen Speicher (z.B. dem DRAM 1060) verbunden zu werden und bei einer hohen Geschwindigkeit zu arbeiten. In einigen beispielhaften Ausführungsformen kann das Speichersystem 1040 eine Steuereinheit (z.B. eine DRAM-Steuereinheit) beinhalten, die notwendig ist, um den externen Speicher (z.B. den DRAM 1060) zu steuern.
  • Der periphere Schaltkreis 1050 kann eine Umgebung bereitstellen, die notwendig ist, um das SoC-System 1000 problemlos mit einer externen Einheit (z.B. einer Hauptplatine) zu verbinden. Demgemäß kann der periphere Schaltkreis 1050 verschiedene Schnittstellen beinhalten, die ermöglichen, dass die externe Einheit, die mit dem SoC-System 1000 verbunden ist, kompatibel mit dem SoC-System 1000 ist.
  • Der DRAM 1060 kann als ein Betriebsspeicher fungieren, der für den Betrieb des Anwendungs-Prozessors 1001 notwendig ist. In einigen beispielhaften Ausführungsformen kann der DRAM 1060 außerhalb des Anwendungs-Prozessors 1001 untergebracht sein. Speziell kann der DRAM 1060 mit dem Anwendungs-Prozessor 1001 in der Form einer Packung-auf-Packung (PoP) gepackt sein, wie in 21C gezeigt.
  • Bezugnehmend auf 21C kann die Halbleiterpackung ein Packungssubstrat PS, den DRAM 1060 und den Anwendungs-Prozessor 1001 beinhalten.
  • Das Packungssubstrat PS kann eine Mehrzahl von Packungskugeln PB beinhalten. Die Packungskugeln PB können mit Chipkugeln CB des Anwendungs-Prozessors 1001 mittels Signalleitungen innerhalb des Packungssubstrats PS elektrisch verbunden sein und können mittels Signalleitungen innerhalb des Packungssubstrats PS mit Verbindungs-Kugeln JB elektrisch verbunden sein.
  • Der DRAM 1060 kann mittels Drahtbonden mit den Verbindungs-Kugeln JB elektrisch verbunden sein.
  • Der Anwendungs-Prozessor 1001 kann unter dem DRAM 1060 angeordnet sein. Die Chipkugeln CB des Anwendungs-Prozessors 1001 können mittels der Verbindungs-Kugeln JB mit dem DRAM 1060 elektrisch verbunden sein.
  • In 21A ist der DRAM 1060 außerhalb des Anwendungs-Prozessors 1001 untergebracht. Beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Bei Bedarf kann der DRAM 1060 auch innerhalb des Anwendungs-Prozessors 1001 untergebracht sein.
  • Jedes der Halbleiterbauelemente 1 bis 8 kann als irgendeines der Elemente des SoC-Systems 1000 bereitgestellt sein.
  • Nunmehr wird unter Bezugnahme auf 22 ein elektronisches System beschrieben, das Halbleiterbauelemente gemäß beispielhaften Ausführungsformen beinhaltet. 22 ist ein Blockdiagramm, das ein elektronisches System 1100 darstellt, das Halbleiterbauelemente gemäß beispielhaften Ausführungsformen beinhaltet.
  • Bezugnehmend auf 22 kann das elektronische System 1100 eine Steuereinheit 1110, eine Eingangs-/Ausgangs(E/A)-Einheit 1120, ein Speicherbauelement 1130, eine Schnittstelle 1140 sowie einen Bus 1150 beinhalten. Die Steuereinheit 1110, die E/A-Einheit 1120, das Speicherbauelement 1130 und/oder die Schnittstelle 1140 können mittels des Busses 1150 miteinander verbunden sein. Der Bus 1150 kann als ein Pfad für eine Übertragung von Daten dienen.
  • Die Steuereinheit 1110 kann wenigstens einen von einem Mikroprozessor, einem Microcontroller und logischen Einheiten beinhalten, die in der Lage sind, ähnliche Funktionen wie jene eines Mikroprozessors, eines Prozessors für digitale Signale und eines Microcontrollers durchzuführen. Die E/A-Einheit 1120 kann eine Kleintastatur, eine Tastatur sowie eine Anzeige-Einheit beinhalten. Das Speicherbauelement 1130 kann Daten und/oder Befehle speichern. Die Schnittstelle 1140 kann dazu verwendet werden, Daten zu übertragen oder Daten von einem Kommunikationsnetzwerk zu empfangen. Die Schnittstelle 1140 kann eine drahtgebundene oder eine drahtlose Schnittstelle sein. In einem Beispiel kann die Schnittstelle 1140 eine Antenne oder einen drahtgebundenen oder drahtlosen Sendeempfänger beinhalten.
  • Wenngleich in der Zeichnung nicht gezeigt, kann das elektronische System 1100 ein Betriebsspeicher sein, um den Betrieb der Steuereinheit 1110 zu verbessern, und kann außerdem einen DRAM oder SRAM mit hoher Geschwindigkeit beinhalten. Hierbei kann jegliches der Halbleiterbauelemente 1 bis 8 als der Betriebsspeicher eingesetzt werden. Darüber hinaus kann jegliches der Halbleiterbauelemente 1 bis 8 in dem Speicherbauelement 1130 oder in der Steuereinheit 1110 oder der E/A-Einheit 1120 bereitgestellt sein.
  • Das elektronische System 1100 kann auf nahezu sämtliche Typen von elektronischen Produkten angewendet werden, die in der Lage sind, Informationen in einer drahtlosen Umgebung zu übertragen oder zu empfangen, wie beispielsweise einen PDA, einen tragbaren Computer, ein Web-Tablet, ein schnurloses Telefon, ein Mobiltelefon, ein digitales Musikabspielgerät, eine Speicherkarte etc.
  • Die 23 bis 25 sind Diagramme, die Beispiele für ein Halbleitersystem darstellen, auf die Halbleiterbauelemente gemäß beispielhaften Ausführungsformen angewendet werden können. 23 stellt einen Tablet-Personalcomputer (PC) 1200 dar, 24 stellt einen Notebook-Computer 1300 dar, und 25 stellt ein Smartphone 1400 dar. Wenigstens eines der Halbleiterbauelemente 1 bis 8 gemäß den vorstehend beschriebenen beispielhaften Ausführungsformen, wie hierin dargelegt, kann in dem Tablet-PC 1200, dem Notebook-Computer 1300 und dem Smartphone 1400 verwendet werden.
  • Die Halbleiterbauelemente 1 bis 8, wie hierin dargelegt, können auch auf verschiedene andere IC-Einheiten als jene angewendet werden, die hierin dargelegt sind. Das heißt, wenngleich der Tablet-PC 1200, der Notebook-Computer 1300 und das Smartphone 1400 vorstehend als Beispiele für ein Halbleitersystem gemäß einer beispielhaften Ausführungsform beschrieben wurden, sind die Beispiele für das Halbleitersystem gemäß der Ausführungsform nicht auf den Tablet-PC 1200, den Notebook-Computer 1300 und das Smartphone 1400 beschränkt. In einigen beispielhaften Ausführungsformen kann das Halbleitersystem als ein Computer, ein Ultra-Mobile-PC (UMPC), eine Workstation, ein Net-Book-Computer, ein PDA, ein tragbarer Computer, ein schnurloses Telefon, ein Mobiltelefon, ein e-Book, ein tragbarer Multimedia-Player (PMP), eine tragbare Spielkonsole, ein Navigationsgerät, eine Blackbox, eine Digitalkamera, ein 3D-Fernseher-Set, ein digitaler Audiorekorder, ein digitaler Audioplayer, ein digitales Bildaufzeichnungsgerät, ein digitales Bildabspielgerät, ein digitaler Videorekorder, ein digitaler Videoplayer etc. bereitgestellt sein.
  • Nunmehr wird unter Bezugnahme auf 26 ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer beispielhaften Ausführungsform beschrieben. 26 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer beispielhaften Ausführungsform darstellt.
  • Bezugnehmend auf 26 wird eine Standardzelle bereitgestellt (Operation S100). Die Standardzelle kann irgendeines der Layouts der Halbleiterbauelemente 1 bis 8 aufweisen. Speziell kann die bereitgestellte Standardzelle einen Inverter beinhalten, der aus einer Mehrzahl von PMOS-Transistoren und einer Mehrzahl von NMOS-Transistoren und einer Zwischenverbindungsleitung zusammengesetzt ist, die mit einem Ausgangsanschluss des Inverters verbunden ist und eine geschlossene Schleife bildet.
  • Als nächstes wird unter Verwendung der bereitgestellten Standardzelle ein Halbleiterbauelement hergestellt (Operation S110). Speziell werden unter Verwendung der bereitgestellten Standardzelle ein Depositionsprozess, ein Ätzprozess etc. an einem Halbleitersubstrat durchgeführt, wobei die bereitgestellte Standardzelle verwendet wird. Als ein Ergebnis kann irgendeines der Halbleiterbauelemente 1 bis 8 hergestellt werden.

Claims (14)

  1. Halbleiterbauelement mit - einer ersten Source-Elektrode (24a), die so konfiguriert ist, dass sie eine erste Stromschiene (44) mit einem ersten Störstellenbereich (12) verbindet, wobei die erste Stromschiene (44) mit einer ersten Spannungsquelle gekoppelt ist; - einer zweiten Source-Elektrode (24b), die so konfiguriert ist, dass sie eine zweite Stromschiene (46) mit einem zweiten Störstellenbereich (14) verbindet, wobei die zweite Stromschiene (46) mit einer zweiten Spannungsquelle gekoppelt ist, wobei sich die erste und die zweite Spannungsquelle unterscheiden; - einer Gate-Elektrode (22) auf dem ersten und dem zweiten Störstellenbereich (12, 14); - einer ersten Drain-Elektrode (26a) auf dem ersten Störstellenbereich (12); - einer zweiten Drain-Elektrode (26b) auf dem zweiten Störstellenbereich (14); und - einer Zwischenverbindungsleitung, die mit der ersten Drain-Elektrode (26a) und der zweiten Drain-Elektrode (26b) verbunden ist und einen ersten Zwischenverbindungsleitungsteil (64a; 64e) beinhaltet, der eine erste geschlossene Schleife bildet, dadurch gekennzeichnet, dass - die Zwischenverbindungsleitung einen zweiten Zwischenverbindungsleitungsteil (64b; 64f) beinhaltet, der von dem ersten Zwischenverbindungsleitungsteil (64a; 64e) getrennt ist und eine zweite geschlossene Schleife bildet, und - eine Brückenleitung (64c; 64g) gebildet ist, die mit dem ersten Zwischenverbindungsleitungsteil (64a; 64e) und dem zweiten Zwischenverbindungsleitungsteil (64b; 64f) verbunden ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die Zwischenverbindungsleitung höher als die erste und die zweite Source-elektrode, die Gate-Elektrode und die erste und die zweite Drain-Elektrode ausgebildet ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei sich die Gate-Elektrode in einer ersten Richtung erstreckt und der erste Zwischenverbindungsleitungsteil einen ersten, U-förmigen Abschnitt und einen zweiten Abschnitt beinhaltet, der sich in der ersten Richtung erstreckt, wobei der zweite Abschnitt höher als der erste Abschnitt ausgebildet ist.
  4. Halbleiterbauelement nach Anspruch 3, wobei der erste Abschnitt folgendes beinhaltet: - einen ersten Teilabschnitt, der sich in Richtung einer Seite der ersten und der zweiten Drain-Elektrode erstreckt, und - einen zweiten Teilabschnitt, der sich in Richtung einer anderen Seite der ersten und der zweiten Drain-Elektrode erstreckt, wobei der zweite Teilabschnitt höher als der dritte Teilabschnitt ausgebildet ist.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, wobei der erste Störstellenbereich einen Störstellenbereich vom n-Typ beinhaltet und der zweite Störstellenbereich einen Störstellenbereich vom p-Typ beinhaltet.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die erste Spannungsquelle so konfiguriert ist, dass sie eine Leistungsversorgungsspannung bereitstellt, und die zweite Spannungsquelle so konfiguriert ist, dass sie eine Massespannung bereitstellt.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, das des Weiteren einen von einer aktiven Schicht (100) vorstehend gebildeten, aktiven Fin (F1, F2) beinhaltet, wobei sich der erste und der zweite Störstellenbereich in dem aktiven Fin befinden.
  8. Halbleiterbauelement nach Anspruch 7, das des Weiteren beinhaltet: - eine Gate-Isolationsschicht (132) zwischen der Gate-Elektrode und dem aktiven Fin; und - einen Abstandshalter (115) auf dem aktiven Fin und auf einer Seite der Gate-Elektrode, - wobei sich die Gate-Isolationsschicht entlang von Seitenwänden des Abstandshalters erstreckt.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, wobei die Brückenleitung höher als der erste und der zweite Zwischenverbindungsleitungsteil ausgebildet ist.
  10. Halbleiterbauelement, das beinhaltet: - einen ersten Transistor (MP1); - einen zweiten Transistor (MN1), der sich von dem ersten Transistor unterscheidet; und - eine Zwischenverbindungsleitung, die mit je einem Anschluss des ersten und des zweiten Transistors (MP1, MN1) und einem Schaltkreiselement (72) verbunden ist, wobei die Zwischenverbindungsleitung einen ersten Zwischenverbindungsleitungsteil (64a; 64e) beinhaltet, der eine erste geschlossene Schleife bildet, dadurch gekennzeichnet, dass - die Zwischenverbindungsleitung einen zweiten Zwischenverbindungsleitungsteil (64b; 64f) beinhaltet, der von dem ersten Zwischenverbindungsleitungsteil (64a; 64e) getrennt ist und eine zweite geschlossene Schleife bildet, und - eine Brückenleitung (64c; 64g) gebildet ist, die mit dem ersten Zwischenverbindungsleitungsteil (64b; 64f) und dem zweiten Zwischenverbindungsleitungsteil (64a; 64e) verbunden ist.
  11. Halbleiterbauelement nach Anspruch 10, - wobei der erste Transistor einen Metall-Oxid-Halbleiter-Transistor vom p-Typ (PMOS) beinhaltet und der zweite Transistor einen Metall-Oxid-Halbleiter-Transistor vom n-Typ (NMOS) beinhaltet, und/oder - wobei eine Source-Elektrode des ersten Transistors so konfiguriert ist, dass sie eine erste Spannung empfängt, und eine zweite Source-Elektrode so konfiguriert ist, dass sie eine zweite Spannung empfängt, die sich von der ersten Spannung unterscheidet, und/oder - wobei die erste Spannung eine Leistungsversorgungsspannung beinhaltet und die zweite Spannung eine Massespannung beinhaltet, und/oder - wobei das Schaltkreiselement wenigstens einen von einem Widerstand, einem Kondensator, einer Induktivität, einer Diode und einem Transistor beinhaltet, und/oder - wobei das Halbleiterbauelement einen Inverter bildet.
  12. Halbleiterbauelement nach Anspruch 10 oder 11, wobei der erste Transistor und der zweite Transistor in Serie zwischen einer ersten Stromschiene und einer zweiten Stromschiene eingeschleift sind.
  13. Halbleiterbauelement nach Anspruch 12, wobei der erste Transistor eine Mehrzahl von ersten Transistoren beinhaltet, die parallel geschaltet sind, und der zweite Transistor eine Mehrzahl von zweiten Transistoren beinhaltet, die parallel geschaltet sind.
  14. Halbleiterbauelement nach Anspruch 12 oder 13, wobei die erste Stromschiene so konfiguriert ist, dass sie eine Leistungsversorgungsspannung empfängt, und die zweite Stromschiene so konfiguriert ist, dass sie eine Massespannung empfängt.
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