JP4338952B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路を構成するトランジスタのレイアウトに関するものである。
【0002】
近年、半導体集積回路は高集積化、微細化がますます要請されている。このような半導体集積回路に搭載される論理回路のレイアウト面積を縮小することが必要となっている。
【0003】
【従来の技術】
図3は、3入力NAND回路を示す。すなわち、並列に接続されたPチャネルMOSトランジスタTr1〜Tr3のソースは電源VDDに接続され、各トランジスタTr1〜Tr3のゲートには入力信号A1〜A3がそれぞれ入力される。
【0004】
前記各トランジスタTr1〜Tr3のソースは、直列に接続されたNチャネルMOSトランジスタTr4〜Tr6を介して電源Vssに接続される。また、前記トランジスタTr4〜Tr6のゲートには前記入力信号A3〜A1がそれぞれ入力される。
【0005】
そして、トランジスタTr1〜Tr3のドレインと、トランジスタTr4のドレインとの接続点から、出力信号Xが出力される。
このような構成により、入力信号A1〜A3がともにHレベルとなるとき、出力信号XはLレベルとなり、それ以外の場合すなわち入力信号A1〜A3の少なくともいずれかがLレベルとなるとき、出力信号XはHレベルとなる。
【0006】
図4は、上記3入力NAND回路のセルレイアウトを示す。基板上のセル枠1a内にP型拡散領域P1と、N型拡散領域N1とが形成され、その上層にはポリシリコン層にてなるゲート配線g1〜g3がP型拡散領域P1及びN型拡散領域N1を横切るように形成される。
【0007】
各ゲート配線g1〜g3は、P型拡散領域P1とN型拡散領域N1の間において、コンタクトホールc1〜c3を介してポリシリコン層の上層の金属配線L1〜L3にそれぞれ接続される。そして、各金属配線L1〜L3から各ゲート配線g1〜g3に前記入力信号A1〜A3がそれぞれ入力される。
【0008】
前記P型拡散領域P1には各ゲート配線g1〜g2の両側にそれぞれPチャネルMOSトランジスタのソース領域Sとドレイン領域Dが形成され、各ゲート配線g1〜g3には前記トランジスタTr1〜Tr3がそれぞれ形成される。
【0009】
そして、各トランジスタTr1〜Tr3のソース領域Sは電源VDDが供給される金属配線L4にコンタクトホールC4,C5を介して接続され、各トランジスタTr1〜Tr3のドレイン領域DはコンタクトホールC6,C7を介して前記出力信号Xを出力する金属配線L5に接続される。
【0010】
前記N型拡散領域N1において、前記ゲート配線g3には前記トランジスタTr4が形成され、前記ゲート配線g2には前記トランジスタTr5が形成され、前記ゲート配線g1には前記トランジスタTr6が形成される。
【0011】
トランジスタTr4のソース領域SはトランジスタTr5のドレイン領域Dとなり、トランジスタTr5のソース領域SはトランジスタTr6のドレイン領域Dとなる。
【0012】
そして、トランジスタTr4のドレイン領域DがコンタクトホールC8を介して前記金属配線L5に接続され、トランジスタTr6のソース領域SがコンタクトホールC9を介して電源Vssが供給される金属配線L6に接続される。上記のようなセルレイアウトにより、3入力NAND回路が構成される。
【0013】
図5は、上記3入力NAND回路の電流駆動能力を4倍とした第一の従来例を示す。すなわち、入力信号A1が入力されるトランジスタTr1が4つのトランジスタTr1a〜Tr1dに置換され、入力信号A2が入力されるトランジスタTr2が4つのトランジスタTr2a〜Tr2dに置換される。入力信号A3が入力されるトランジスタTr3が4つのトランジスタTr3a〜Tr3dに置換されている。
【0014】
また、入力信号A3が入力されるトランジスタTr4が4つのトランジスタTr4a〜Tr4dに置換され、入力信号A2が入力されるトランジスタTr5が4つのトランジスタTr5a〜Tr5dに置換され、入力信号A1が入力されるトランジスタTr6が4つのトランジスタTr6a〜Tr6dに置換されている。
【0015】
そして、トランジスタTr4a〜Tr4dのソース端子である中間ノードND2はブリッジ接続されて同一電位となるように構成され、トランジスタTr5a〜Tr5dのソース端子である中間ノードND1はブリッジ接続されて同一電位となるように構成される。
【0016】
図6は、図5に示す3入力NAND回路のセルレイアウトを示す。基板上のセル枠1b内にP型拡散領域P2と、N型拡散領域N2,N3とが形成され、その上層にはポリシリコン層にてなるゲート配線g4〜g15がP型拡散領域P2とN型拡散領域N2あるいは同N3を横切るように形成される。
【0017】
ゲート配線g4〜g7は、P型拡散領域P2とN型拡散領域N2の間において接続され、コンタクトホールC10を介して上層の金属配線L7に接続される。そして、金属配線L7から各ゲート配線g4〜g7に前記入力信号A1が入力される。
【0018】
ゲート配線g8〜g11は、P型拡散領域P2とN型拡散領域N2の間において接続され、コンタクトホールC11を介して上層の金属配線L8に接続される。そして、金属配線L8から各ゲート配線g8〜g11に前記入力信号A2が入力される。
【0019】
ゲート配線g12〜g15は、P型拡散領域P2とN型拡散領域N3の間において接続され、コンタクトホールC12を介して上層の金属配線L9に接続される。そして、金属配線L9から各ゲート配線g12〜g15に前記入力信号A3が入力される。
【0020】
前記P型拡散領域P2には各ゲート配線g4〜g15の両側にそれぞれPチャネルMOSトランジスタのソース領域とドレイン領域が形成さる。そして、ゲート配線g4〜g7には前記トランジスタTr1a〜Tr1dがそれぞれ形成され、ゲート配線g8〜g11には前記トランジスタTr2a〜Tr2dがそれぞれ形成され、ゲート配線g12〜g15には前記トランジスタTr3a〜Tr3dがそれぞれ形成される。
【0021】
各トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dのソース領域は電源VDDが供給される金属配線L10にコンタクトホールC13〜C19を介して接続される。各トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dのドレイン領域はコンタクトホールC20〜C25を介して前記出力信号Xを出力する金属配線L11に接続される。
【0022】
前記N型拡散領域N2において、前記ゲート配線g4〜g7には前記トランジスタTr6a〜Tr6dが形成され、前記ゲート配線g8〜g11には前記トランジスタTr5a〜Tr5dが形成される。
【0023】
前記N型拡散領域N3において、前記ゲート配線g12〜g15には前記トランジスタTr4a〜Tr4dが形成される。
トランジスタTr4a〜Tr4dのドレイン領域は、コンタクトホールC26,C27を介して金属配線L11に接続される。トランジスタTr4a〜Tr4dのソース領域は、コンタクトホールC28〜C30を介して、前記ブリッジ配線を構成する金属配線L12に接続される。
【0024】
トランジスタTr5a〜Tr5dのドレイン領域は、コンタクトホールC31,C32を介して金属配線L12に接続され、ソース領域はコンタクトホールC33〜C35を介して、ブリッジ配線を構成する金属配線L13に接続される。
【0025】
トランジスタTr6a〜Tr6dのドレイン領域は、コンタクトホールC35〜C37を介して金属配線L13に接続され、ソース領域は電源Vssが供給される金属配線L14にコンタクトホールC38,C39を介して接続される。
【0026】
図7は、図5と同様な電流駆動能力を備えた3入力NAND回路の第二の従来例を示す。
この従来例は、図5に示す構成からトランジスタTr4a〜Tr4dのソースを接続するブリッジ配線及びトランジスタTr5a〜Tr5dのソースを接続するブリッジ配線を省略したものである。その他の構成は、図5と同様である。
【0027】
図8は、図7に示す3入力NAND回路のセルレイアウトを示す。基板上のセル枠1c内にP型拡散領域P3と、N型拡散領域N4とが形成され、その上層にはポリシリコン層にてなるゲート配線g16〜g27がP型拡散領域P3とN型拡散領域N4を横切るように形成される。
【0028】
ゲート配線g16,g21,g22,g27は、コンタクトホールC40〜C42を介して上層の金属配線L15に接続される。そして、金属配線L15から各ゲート配線g16,g21,g22,g27に前記入力信号A1が入力される。
【0029】
従って、P型拡散領域P3内では各ゲート配線g16,g21,g22,g27にはトランジスタTr1a〜Tr1dが形成され、N型拡散領域N4内では各ゲート配線g16,g21,g22,g27にトランジスタTr6a〜Tr6dが形成される。
【0030】
ゲート配線g17,g20,g23,g26は、コンタクトホールC43〜C46を介して上層の金属配線L16に接続される。そして、金属配線L16から各ゲート配線g17,g20,g23,g26に前記入力信号A2が入力される。
【0031】
従って、P型拡散領域P3内では各ゲート配線g17,g20,g23,g26にトランジスタTr2a〜Tr2dが形成され、N型拡散領域N4内では各ゲート配線g17,g20,g23,g26にトランジスタTr5a〜Tr5dが形成される。
【0032】
ゲート配線g18,g19,g24,g25は、コンタクトホールC47,C48を介して上層の金属配線L17に接続される。そして、金属配線L17から各ゲート配線g18,g19,g24,g25に前記入力信号A3が入力される。
【0033】
従って、P型拡散領域P3内では各ゲート配線g18,g19,g24,g25にトランジスタTr3a〜Tr3dが形成され、N型拡散領域N4内では各ゲート配線g18,g19,g24,g25にトランジスタTr4a〜Tr4dが形成される。
【0034】
各トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dのソース領域は電源VDDが供給される金属配線L18にコンタクトホールC49〜C55を介して接続される。各トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dのドレイン領域はコンタクトホールC56〜C61を介して前記出力信号Xを出力する金属配線L19に接続される。
【0035】
トランジスタTr4a〜Tr4dのドレイン領域は、コンタクトホールC62,C63を介して金属配線L19に接続される。
トランジスタTr4a〜Tr4dの各ソース領域は、トランジスタTr5a〜Tr5dの各ドレイン領域とそれぞれ一致する領域となる。また、トランジスタTr5a〜Tr5dの各ソース領域は、トランジスタTr6a〜Tr6dの各ドレイン領域とそれぞれ一致する領域となる。
【0036】
トランジスタTr6a〜Tr6dのソース領域は、電源Vssが供給される金属配線L20にコンタクトホールC64〜C66を介して接続される。
上記従来技術に関連する先行技術として、特許文献1,2が開示されている。
【0037】
【特許文献1】
特開昭59−23924
【特許文献2】
特開平6−266798
【0038】
【発明が解決しようとする課題】
第一の従来例では、同一の入力信号が入力される4つのトランジスタが集中してレイアウトされるため、各トランジスタのゲートをブリッジ接続するための金属配線は不要であるが、ノードND1,ND2を接続するための金属配線L12,L13が必要である。
【0039】
また、N型拡散領域をN2,N3に分離する必要がある。すなわち、N型拡散領域をN2,N3に分離しないと、トランジスタTr4a〜Tr4dのドレイン・ソースが短絡されてしまう。従って、図6に示すセル幅Wが増大するという問題点がある。
【0040】
第二の従来例では、トランジスタTr4a〜Tr4dのソースをブリッジ接続する金属配線及びトランジスタTr5a〜Tr5dのソースをブリッジ接続する金属配線は不要である。
【0041】
しかし、同一の入力信号が入力される4つのトランジスタが分散して配置されるため、そのトランジスタのゲートをブリッジ接続するための金属配線L15〜L17が必要となる。
【0042】
すると、図8に示すようにP型拡散領域P3とN型拡散領域N4との間においてセル高さH方向に2列のコンタクトホールが必要となり、セル高さHの増大をもたらす。
【0043】
また、セル高さHの増大を防止するためには、P型拡散領域P3若しくはN型拡散領域N4の高さを縮小する必要があるが、これはトランジスタサイズを縮小し、電流駆動能力を低下させることになる。
【0044】
この発明の目的は、セル領域の拡大を防止するとともに配線数を削減し、かつトランジスタサイズを縮小することのない半導体集積回路装置を提供することにある。
【0045】
【課題を解決するための手段】
半導体基板上で複数のトランジスタを並列に接続したトランジスタ群を複数形成し、前記トランジスタ群毎に同一の入力信号を入力し、前記トランジスタ群を並列若しくは直列に接続して論理回路を構成する。直列に接続される前記トランジスタ群を二つのグループに分割し、異なるグループ間の中間ノードのみをブリッジ接続する。前記二つ以上のグループのうち、第一のグループを構成するトランジスタを集中してレイアウトし、第二のグループを構成するトランジスタを分散してレイアウトする。前記第一のグループの前記第二のグループ側の最も外側のソース又はドレインと、前記第二のグループの前記第一のグループ側の最も外側のドレイン又はソースとが同一ノードになるようにレイアウトする。
【0046】
【発明の実施の形態】
図1は、この発明を具体化した3入力NAND回路(論理回路)を示す。この回路は、図5に示す回路からノードND1を接続するブリッジ配線を省略したものであり、その他の構成は図5と同様である。
【0047】
図2は、図1に示す3入力NAND回路のセルレイアウトを示す。半導体基板上のセル枠1d内にP型拡散領域P4と、N型拡散領域N5とが形成され、その上層にはポリシリコン層にてなるゲート配線g31〜g42がP型拡散領域P4とN型拡散領域N5を横切るように形成される。
【0048】
ゲート配線g32,g33,g36,g37は、コンタクトホールC71,C72を介して上層の金属配線L21に接続される。そして、金属配線L21から各ゲート配線g32,g33,g36,g37に前記入力信号A1が入力される。
【0049】
従って、P型拡散領域P4内では各ゲート配線g32,g33,g36,g37にトランジスタTr1a〜Tr1dが形成され、N型拡散領域N5内では各ゲート配線g32,g33,g36,g37にトランジスタTr6a〜Tr6dが形成される。
【0050】
ゲート配線g31,g34,g35,g38は、コンタクトホールC73〜C75を介して上層の金属配線L22に接続される。そして、金属配線L22から各ゲート配線g31,g34,g35,g38に前記入力信号A2が入力される。
【0051】
従って、P型拡散領域P4内では各ゲート配線g31,g34,g35,g38にトランジスタTr2a〜Tr2dが形成され、N型拡散領域N5内では各ゲート配線g31,g34,g35,g38にトランジスタTr5a〜Tr5dが形成される。
【0052】
ゲート配線g39〜g42は、P型拡散領域P4とN型拡散領域N5との間で接続され、コンタクトホールC76を介して上層の金属配線L23に接続される。そして、金属配線L23から各ゲート配線g39〜g42に前記入力信号A3が入力される。
【0053】
従って、P型拡散領域P4内では各ゲート配線g39〜g42にトランジスタTr3a〜Tr3dが形成され、N型拡散領域N5内では各ゲート配線g39〜g42にトランジスタTr4a〜Tr4dが形成される。
【0054】
前記トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dはそれぞれ第一のトランジスタ群を構成し、前記Tr4a〜Tr4d,Tr5a〜Tr5d,Tr6a〜Tr6dはそれぞれ第二のトランジスタ群を構成する。
【0055】
各トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dのソース領域は電源VDD(高電位側電源)が供給される金属配線L24にコンタクトホールC77〜C83を介して接続される。各トランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr3a〜Tr3dのドレイン領域はコンタクトホールC84〜C89を介して前記出力信号Xを出力する金属配線L25に接続される。
【0056】
トランジスタTr4a〜Tr4dのドレイン領域は、コンタクトホールC91,C92を介して金属配線L25に接続される。
トランジスタTr4a〜Tr4dの各ソース領域は、トランジスタTr5a〜Tr5dの各ドレイン領域とそれぞれ一致する領域となる。そして、トランジスタTr4a〜Tr4dの各ソース領域はブリッジ配線となる金属配線L26にコンタクトホールC93〜C95を介して接続される。
【0057】
また、トランジスタTr5a〜Tr5dのドレイン領域は、コンタクトホールC96,C97を介して金属配線L26に接続される。
トランジスタTr5a〜Tr5dの各ソース領域は、トランジスタTr6a〜Tr6dの各ドレイン領域とそれぞれ一致する領域となる。
【0058】
トランジスタTr6a〜Tr6dのソース領域は、電源Vss(低電位側電源)が供給される金属配線L27にコンタクトホールC98,C99を介して接続される。
上記のようなセルレイアウトでは、入力信号A3が入力されるトランジスタTr3a〜Tr3d,Tr4a〜Tr4dを集中してレイアウトし、入力信号A1,A2が入力されるトランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr5a〜Tr5d,Tr6a〜Tr6dを分散してレイアウトした。従って、ゲート配線g39〜g42をブリッジ接続する金属配線は必要ない。またN型拡散領域N5を2分割する必要はない。
【0059】
また、トランジスタTr1a〜Tr1d,Tr6a〜Tr6dのゲートをブリッジ接続する金属配線L21と、トランジスタTr2a〜Tr2d,Tr5a〜Tr5dのゲートをブリッジ接続する金属配線L22に接続されるコンタクトホールC71〜C75は、一列にレイアウトされる。
【0060】
また、ノードND2すなわちトランジスタTr4a〜Tr4dの各ソース及びトランジスタTr5a〜Tr5dのドレインをブリッジ接続する金属配線L26が1本レイアウトされる。
【0061】
上記のように構成された3入力NAND回路のレイアウトでは、次に示す作用効果を得ることができる。
(1)入力信号A3が入力されるトランジスタTr3a〜Tr3d,Tr4a〜Tr4dを第一のグループとし、入力信号A1,A2が入力されるトランジスタTr1a〜Tr1d,Tr2a〜Tr2d,Tr5a〜Tr5d,Tr6a〜Tr6dを第二のグループとして、レイアウトする。そして、第一のグループのトランジスタは集中してレイアウトし、第二のグループのトランジスタは分散してレイアウトする。
【0062】
このような構成により、N型拡散領域を分離する必要はない。従って、セル幅Wの拡大を防止することができる。
(2)第二のグループにおいてのみゲート配線をブリッジ接続する金属配線L21,L22が必要となる。このため、P型拡散領域P4とN型拡散領域N5との間において、入力信号A1〜A3を供給するために各ゲート配線に接続されるコンタクトホールC71〜C76を一列にレイアウトすることができる。従って、セル高さHを増大させることはない。
(3)セル高さの増大を防止するために、拡散領域の高さを縮小する必要もない。従って、トランジスタサイズの縮小による電流駆動能力の減少を防止することができる。
(4)第一のグループと第二のグループとの中間ノードND2においてのみ、ブリッジ配線を設けた。従って、金属配線数を削減することができる。
【0063】
上記実施の形態は、次に示すように変更することもできる。
・複数のトランジスタを並列に接続して構成する回路であれば、NAND回路以外の論理回路に応用することもできる。
・3入力以外の多入力論理回路に応用することもできる。
・各トランジスタを入力信号毎に2つのグループに分割したが、多入力の論理回路において、2以上のグループに分割してもよい。
【0064】
【発明の効果】
以上詳述したように、この発明はセル領域の拡大を防止するとともに配線数を削減し、かつトランジスタサイズを縮小することのない半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図1】 一実施の形態を示す回路図である。
【図2】 一実施の形態を示すセルレイアウト図である。
【図3】 NAND回路を示す回路図である。
【図4】 NAND回路を示すセルレイアウト図である。
【図5】 第一の従来例を示す回路図である。
【図6】 第一の従来例を示すセルレイアウト図である。
【図7】 第二の従来例を示す回路図である。
【図8】 第二の従来例を示すセルレイアウト図である。
【符号の説明】
A1〜A3 入力信号
Tr1a〜Tr1d トランジスタ群
Tr2a〜Tr2d トランジスタ群
Tr3a〜Tr3d トランジスタ群
Tr4a〜Tr4d トランジスタ群
Tr5a〜Tr5d トランジスタ群
Tr6a〜Tr6d トランジスタ群
ND2 中間ノード
Claims (4)
- 半導体基板上で複数のトランジスタを並列に接続したトランジスタ群を複数形成し、前記トランジスタ群毎に同一の入力信号を入力し、前記トランジスタ群を並列若しくは直列に接続して論理回路を構成する半導体集積回路装置であって、
直列に接続される前記トランジスタ群を、該トランジスタ群の数より少ない二つ以上のグループに分割し、異なるグループ間の中間ノードのみをブリッジ接続するとともに、
前記二つ以上のグループのうち、第一のグループを構成するトランジスタを集中してレイアウトし、第二のグループを構成するトランジスタを分散してレイアウトし、
前記第一のグループの前記第二のグループ側の最も外側のソース又はドレインと、前記第二のグループの前記第一のグループ側の最も外側のドレイン又はソースとが同一ノードになるようにレイアウトすることを特徴とする半導体集積回路装置。 - 前記トランジスタ群は、複数のPチャネルMOSトランジスタを並列に接続した第一のトランジスタ群と、複数のNチャネルMOSトランジスタを並列に接続した第二のトランジスタ群とで構成し、前記第一及び第二のトランジスタ群のそれぞれを3つ以上としたことを特徴とする請求項1記載の半導体集積回路装置。
- 前記第一のトランジスタ群を並列に接続して高電位側電源を供給し、該第一のトランジスタ群と低電位側電源との間に直列に接続した前記第二のトランジスタ群を接続し、第一及び第二のトランジスタ群のそれぞれに共通の入力信号を入力して論理回路を構成し、前記第二のトランジスタ群を二つ以上のグループに分割したことを特徴とする請求項2記載の半導体集積回路装置。
- 前記各グループは、前記第一及び第二のトランジスタ群のうち、それぞれが共通の入力信号で動作するトランジスタ群で構成したことを特徴とする請求項3記載の半導体集積回路装置。
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