KR100336455B1 - 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한파워라인 동시 동작 노이즈 최소화장치 - Google Patents

이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한파워라인 동시 동작 노이즈 최소화장치 Download PDF

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Abstract

본 발명은 고속으로 동작되는 PCB보드 상에 존재하는 기생 인덕터 성분에 의한 동시동작노이즈를 최소화하거나 집적회로의 온-칩상에서 출력패드와 연결되는 커다란 버퍼들의 동시 동작에 의해 파워라인에서 발생되는 노이즈를 최소화 하기 위한 것으로, 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)를 각각 반으로 나누어 풀업트랜지스터(M11)와 풀다운트랜지스터(M21), 풀업트랜지스터(M12)와 풀다운트랜지스터(M22)를 각각 형성하고, 풀업트랜지스터(M11)와 풀다운트랜지스터(M21) 그리고 풀업트랜지스터(M12)와 풀다운트랜지스터(M22)는 동일한 폭을 가지면서 인접된 곳에 위치하여 각각 서로 반대방향으로 흐르는 제1파워라인(VDD1, VSS1)과 제2파워라인(VDD2, VSS2)사이에 각각 연결됨으로써, 버퍼들의 동시동작에 의해 발생되는 노이즈가 최소화되어 입출력 데이터의 오류가 최소화되고, 속도를 향상시킬 수 있으며, 구조도 간단하여 추가적인 영역을 차지하지 않게 되는 장점이 있는 발명임.

Description

이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치{Simultaneous Switching Noise Minimization Technique for Power Lines using Dual Layer Power Line Mutual Inductors}
본 발명은 집적회로의 온-칩(on-chip) 또는 인쇄회로기판(PCB) 상에서 입출력단과 연결되는 커다란 버퍼(드라이버)들의 동시 동작에 의해 파워라인에서 발생되는 노이즈를 최소화 하기 위한 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치에 관한 것으로, 더욱 상세하게는 온-칩 또는 인쇄회로기판 상에서 듀얼 레이어 파워라인을 사용하여 뮤추얼 인덕터를 설계하고 여기에 버퍼에 의해 발생되는 전류를 방향이 같은 변화량을 가지고 서로 반대로 흐르도록 하여 발생되는 자기력을 통해 노이즈 전압을 효율적으로 줄일 수 있도록 하는 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치에 관한 것이다.
주지하고 있는 바와 같이, 칩에 집적화 된 회로의 입력/출력단은 칩 외부 회로와의 연결을 위해서 입출력단에 커다란 버퍼를 필수적으로 연결시켜야 정상적인 동작을 할 수 있다. 그런데 요즘의 집적화 기술이 발달함에 따라 칩은 고집적화가 되었고 다기능의 수행을 위해 많은 입출력을 가지게 되었으며 높은 속도에서 동작하게 되었다. 따라서 고속으로 동작하는 입출력 버퍼 또한 많아지게 되었으며, 이런 수 많은 버퍼들이 동시에 동작을 하게되자 버퍼에 연결된 파워라인의 기생 인덕터(Parasitic Inductor)에 의해 급전류가 흐르게 되어 파워라인의 전원공급에 왜곡을 가져오게 되었다.
도 2는 입출력단의 버퍼들과 그 파워라인에 존재하는 기생 인덕터의 모델을 나타낸다.
일반적으로 입출력단의 버퍼들은 파워라인(VDD)과 파워라인(VSS) 사이에 풀업트랜지스터(10a)와 풀다운트랜지스터(10b)가 연결되고, 상기 풀업트랜지스터(10a)와 풀다운트랜지스터(10b)의 드레인단이 연결되는 곳에 출력단이 연결되며, 상기 풀업트랜지스터(10a)와 풀다운트랜지스터(10b)의 게이트에는 신호입력단(Vin)이 연결되어 이루어지는 한편, 이러한 입출력단의 버퍼(101∼ 10n)들은 파워라인(VDD)과 파워라인(VSS) 사이에 다수 연결되는 추세에 있다.
또한 파워라인(VDD)과 풀업트랜지스터(10a) 사이에는 기생 인덕터(LVDD)가 존재하고 파워라인(VSS)과 풀다운트랜지스터(10b) 사이에는 기생 인덕터(LVSS)가 존재한다.
이때 노드 A에서의 동시동작 노이즈(SSN: Simultaneous Switching Noise)는 다음 (수학식1)과 같다.
여기서 Vn은 동시동작 노이즈이고 n은 출력버퍼들의 갯수를 나타낸다.
상기 식에서 동시동작 노이즈는 인덕턴스가 클수록 증가하게 되고 또한 전류의 변화량 dI가 클 때 동시동작 노이즈가 증가됨을 알 수 있다.
도 3은 한 예로 3.3 V 공급전원에 입출력 버퍼가 동시에 25개, 50개, 100개동작되었을 때 발생되는 노이즈를 나타낸다. 이러한 노이즈들이 파워라인에 왜곡을 주므로써 칩의 원활한 동작에 막대한 지장을 주고 있다.
최근 이런 노이즈를 줄이기 위하여 많은 연구가 진행되고 있으나, 도 3의 노이즈를 효율적으로 줄이지 못하면서 복잡하고 추가적인 많은 회로를 요구하게 되었다.
즉, 노이즈를 줄이기 위해 종래에 여러 가지 방법들이 제시되어 왔는데, 그중 먼저 여러 단의 버퍼를 사용하면서 버퍼 사이즈를 최적화 시키는 방법은 노이즈를 크게 줄일 수 없었으며, 기생 인덕터에 흐르는 전류의 변화를 느리게 하는 방법은 회로 속도가 느려지게 되는 단점이 있다. 따라서, 이러한 속도 저하를 보상하기 위해 부가적으로 여러 개의 풀다운 트랜지스터를 사용하였는데 이는 소형화에 역행할 뿐만 아니라 요즘 늘어나고 있는 입출력 버퍼들의 숫자를 고려할 때 비효율적인 결과를 가져오게 되며, 또한 여러 층의 파워라인을 사용하여 인덕터 값을 줄이는 방법은 인덕터의 값을 완전히 제거시킬 수는 없으므로 여전히 노이즈는 발생하게 되는 문제점이 있었다.
본 발명은 상기한 종래기술의 제반 문제점을 개선하기 위한 것으로, 두 개의 인덕터가 가까이 있으면서 각 인덕터에 동시에 서로 반대 방향의 전류를 흐르게 하면 발생되는 자기력에 의해 전압이 상쇄할 수 있는 것에 착안하여 두개의 파워라인을 가까이 겹치게 하므로써 저절로 노이즈를 효과적으로 제거하게 되고, 부가적인회로영역을 차지함이 없이 간단하게 설계할 수 있도록 된 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치를 제공하고자 함에 발명의 목적이 있다.
도 1은 PCB상의 파워라인에서 기생 인덕터에 의한 동시동작노이즈를 설명하기 위한 회로도,
도 2는 종래 출력버퍼의 기생 인덕터를 설명하기 위한 회로도,
도 3는 도 1 및 도 2의 출력버퍼들의 동시 동작에 의해 노드 A에서 발생되는 노이즈를 나타낸 그래프,
도 4는 본 발명에 따라 두개의 파워라인을 사용하여 동시 동작 노이즈를 줄이는 방법을 설명하기 위한 개념도,
도 5는 도 4의 제1,제2 인덕턴스(LVSS)(L'VSS)만을 분리하여 도시한 등가모델,
도 6은 본 발명에 따라 파워라인의 커플링계수 k에 따라 동시동작노이즈가 감소함을 나타내는 그래프,
도 7a는 본 발명에 따라 PCB 및 집적회로상에서의 VSS,VDD를 위한 듀얼레이어 파워라인 뮤추얼 인덕터를 나타내는 도면,
도 7b는 본 발명에 따라 PCB 및 집적회로상에서의 듀얼레이어 파워라인을 측면에서 본 도면,
도 8은 본 발명에 따라 듀얼레이어 파워라인 뮤추얼 인덕터를 사용한 집적회로의 출력버퍼회로도,
도 9는 본 발명에 따라 집적회로상에서의 듀얼레이어 파워라인 뮤추얼 인덕터가 구비된 입출력 드라이버의 배치회로 예시도,
도 10은 본 발명에 따라 집적회로상에서의 2메탈 프로세스를 위한 듀얼레이어 파워라인의 배치예시도이다.
*도면의 주요부분에 대한 부호의 설명*
10a -- 풀업트랜지스터, 10b -- 풀다운트랜지스터,
101∼ 10n-- 출력버퍼, LVDD,LVSS-- 기생 인덕터,
L'VDD,L'VSS-- 뮤추얼 인덕터,
M1,M11,M12-- 풀업트랜지스터, M2,M21,M22-- 풀다운트랜지스터,
상기한 목적을 실현하기 위한 본 발명의 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치는, 파워라인(VDD)과 파워라인(VSS) 사이에 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)가 연결되고, 상기 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)의 드레인단의 연결부에 출력단이 연결되며, 상기 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)의 게이트에는 신호입력단이 연결되어 이루어지는 집적회로 파워라인의 동시 동작 노이즈 제거장치에 있어서, 상기 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)를 각각 반으로 나누어 풀업트랜지스터(M11)와 풀다운트랜지스터(M21), 풀업트랜지스터(M12)와 풀다운트랜지스터(M22)를 각각 형성하고, 풀업트랜지스터(M11)와 풀다운트랜지스터(M21) 그리고 풀업트랜지스터(M12)와 풀다운트랜지스터(M22)는 동일한 폭을 가지면서 인접된 곳에 위치하여 각각 서로 반대방향으로 흐르는 제1파워라인(VDD1, VSS1)과 제2파워라인(VDD2, VSS2)사이에 각각 연결되어 이루어진 것이다.
도 4는 가까이 있는 두 개의 파워라인에 의한 두 개의 인덕터에 서로 반대의 전류를 흐르게 하는 회로를 나타낸 것으로, 도 4에서는 두 개의 인덕터를 트랜스포머 형태로 도시한 것이다.
파워라인(VDD)과 파워라인(VSS)에서의 동시동작 노이즈 제거동작은 동일하므로 중복된 설명을 피하기 위해 여기서는 파워라인(VSS)에서의 동시동작 노이즈 제거작용에 대하여만 설명한다. 그리고 파워라인(VSS)의 고유 기생인덕턴스를 제1인덕턴스(LVSS)로 하고 점선으로 표시된 추가적인 인덕턴스 즉 뮤추얼 인덕턴스를 제2인덕턴스(L'VSS)로 한다. 여기서 도시되는 제1,제2 인덕턴스(LVSS)(L'VSS)는 실제로 코일을 감아 형성하는 인덕턴스가 아니고 파워라인 그 자체가 가지고 있는 인덕턴스를 나타내는 것이다.
도 5는 도 4의 파워라인(VSS)에 형성되는 제1인덕턴스(LVSS)에 의해 발생되는 동시동작 노이즈의 감소작용을 설명하기 위해 도 4에 도시된 제1,제2 인덕턴스(LVSS)(L'VSS)만을 따로 분리하여 도시한 등가모델로써, 도 5중 점 A를 점 D에 연결하고 점 B를 점 C에 연결하면 도 4의 회로와 동일하게 구성된다.
먼저, 도 5에서 Vn과 V'n은 다음 (수학식2)와 (수학식3)과 같이 표현된다.
여기서 M은 자기력에 의해 발생되는 뮤추얼 인덕턴스이며, 제1,제2 인덕턴스(LVSS)(L'VSS)의 값이 서로 같고 매우 가깝게 절연되었을 때 LVSS, L'VSS와 뮤추얼 인덕턴스 M이 거의 같아지게 된다. 이를 커플링이 잘 되었다고 말하며, 이를 표현하는 계수는 k로 나타낸다. 또한 커플링 계수 k는 다음 (수학식 4)와 같이 구할 수 있다.
따라서 두 인덕터와 뮤추얼 인덕터가 모두 같게 되면 k가 1에 가까워 질 수 있음을 확인 할 수 있다.
도 5를 앞서 설명한 바와 같이 연결하게 되면이 되므로 (수학식 2),(수학식 3)으로부터 (수학식 5)와 같이 쓸 수 있다.
커플링계수 k가 1에 가까우면이므로 (수학식 5)는 (수학식 6)과 같이 됨을 알 수 있다.
따라서 다음 (수학식 7)의 결과를 얻을 수 있다.
(수학식 7)을 (수학식 2)와 (수학식 3)에 넣으면 다음 (수학식 8)을 얻을 수 있다.
즉, 본 발명에서와 같이 두 개의 파워라인을 절연층을 매개로 겹쳐 설치했을 때 커플링이 잘 되면 동시동작 노이즈는 '0'으로 될 수 있게 된다. 이와 같이 커플링이 잘 되게 하기 위해서는 제1,제2 인덕턴스(LVSS)(L'VSS)가 같아야 하고 또한 두 인덕터가 아주 가까이 접해 있어야 함과 아울러 두 인덕터에 흐르는 전류를 동시에 다른 방향으로 같은 양이 흐르게 하여야 한다.
도 6은 도 4와 같이 구성된 회로에 의해 줄어든 노이즈를 감소하기 전과 비교하여 나타낸 그래프이다.
여기서 k는 두개의 파워라인간의 자기력에 의한 커플링 계수를 나타내는 것으로, k가 1에 가깝게 설계될수록 노이즈는 0에 가까워짐을 알 수 있다.
따라서, 도 6의 그래프를 살펴본 바와 같이 본 발명에서는 커플링 계수가 상당히 중요한 바, 이를 위해서는 도 7a, 도 7b에서와 같은 방법으로 같은 폭의 VDD파워라인과 VSS파워라인을 겹쳐 지나가게 하여 뮤추얼 인덕터를 형성할 수 있다. 이와 같이 형성된 파워라인을 여기서 '듀얼 레이어 파워라인(Dual Layer Power Line)'이라 하는 바, 도 7a는 VSS, VDD를 위한 듀얼 레이어 파워라인 뮤추얼 인덕터를 나타내는 도면이고 도 7b는 듀얼 레이어 파워라인을 측면에서 본 도면으로서, 첫번째 파워라인(VDD1)은 두번째 파워라인(VDD2)과, 첫번째 파워라인(VSS1)은 두번째 파워라인(VSS2)과 각각 대칭구조로 파워라인을 구성함으로써 두 대칭구조의 파워라인의 고유 기생인덕턴스를 같게 한 것이다.
여기서 또한 고려해야 할 것은 입출력 버퍼들을 첫번째 파워라인(VSS1라인, VDD1라인)과 두 번째 파워라인(VSS2라인, VDD2라인)에 각각 따로 연결시에는 동시에 같은 개수가 동작하여 같은 변화량을 가지는 전류를 얻기 힘들다는 것이다. 이를 해결하기 위하여 다음 도 8과 같은 방법의 회로설계를 고안하였다.
도 8은 듀얼 레이어 파워라인 뮤추얼 인덕터를 사용한 출력버퍼회로도이다.
도 8에 도시된 출력버퍼는 하나의 커다란 출력 버퍼에서 똑같이 반으로 사이즈를 잘라서 하나(M11과 M21)는 첫번째 파워라인(VSS1라인, VDD1라인)에 연결하고 다른 하나(M12와 M22)는 두번째 파워라인(VSS2라인, VDD2라인)에 각각 연결함과 아울러 입력과 출력은 하나로 묶여 두 개의 버퍼이더라도 하나의 버퍼를 구성하게 되는 것이다. 예컨대, 폭이 600 ㎛인 큰 버퍼를 구현하기 위해서는 두 개의 절반크기 버퍼의 폭이 M11,M12의 경우 각각 300 ㎛로 형성하여 구현할 수 있다.
위와 같이 하여 연결을 할 경우 첫번째 파워라인(VSS1라인, VDD1라인)과 두번째 파워라인(VSS2라인, VDD2라인)에 각각 동일한 절반크기의 출력버퍼가 연결되게 되므로 두 파워라인(VSS1라인, VDD1라인)(VSS2라인, VDD2라인)에 항상 같은 변화량의 전류를 동시에 흐르게 할 수 있는 것이다. 그러므로 집적회로에서 레이아웃시 배치면적을 크게 차지하지 않게 된다.
도 9는 도 8에 도시된 회로와 동일하게 집적회로에서 구현하기 위한 레이아웃 회로도를 나타낸 것이다. 여기서 듀얼 레이어 파워라인의 구조를 위한 트랜지스터는 도시된 바와 같이 3개의 반쪽 트랜지스터들을 다른 두 번째 파워라인에 연결시킨 구조를 나타내고 있는 것으로, 첫 번째 파워라인(VSS1라인, VDD1라인)은 모두 메탈 1을 이용하였고 두 번째 파워라인(VSS2라인, VDD2라인)은 메탈 2를 이용한것인데, 종래기술과의 차이는 두 번째 파워라인(VSS2라인, VDD2라인)만을 추가로 형성한다는 것이다. 그리고 두개의 파워라인은 다른 레이어에서 서로 겹쳐 있으므로 여기서는 나타나지 않았다.
2메탈 프로세스에서 도 9에 도시된 바와 같은 레이아웃을 도 7a의 구조에 집적화하기 위해서는 도 10과 같이 레이아웃하는 것이 바람직하다. 듀얼 레이어 파워라인에서는 VDD와 VSS를 위하여 두 메탈라인을 모두 사용하므로 VDD와 VSS가 파워패드로 연결시 약간의 어려움이 발생하게 되는데 이를 도 10과 같이 배치하여 해결할 수 있도록 한 것이다. 이와 같은 방법은 보편적으로 공급업자들이 제공하는 칩패키지상의 파워패드 리드 프레임은 칩패키지상의 코너에서 많이 제공하므로 더욱 효율적이 된다. 그러나 더 많은 레이어를 제공하는 경우에는 위와 같은 제약을 벗어나 더욱 다양한 형태를 취할 수 있음은 본 발명의 기술사상을 벗어나지 않는 범위내에서 당업에 종사하는 자라면 명백히 이해할 수 있는 것이다.
또한, 앞에서는 집적회로를 위주로 설명하였으나 상기한 바와 같은 원리는 PCB에도 동일하게 적용할 수 있는 것으로, PCB 상에서의 파워라인을 두 개의 층으로 나누되 그 전류의 흐름을 서로 반대방향으로 흐르게 하면 상기한 바와 유사한 작용에 의거 PCB 보드상에 존재하는 기생 인턱터 성분에 의한 동시 동작 노이즈가 최소화 된다.
상기한 바와 같이 본 발명은 듀얼레이어 파워라인을 사용하여 뮤추얼 인덕터를 형성하고 여기에 버퍼에 의해 발생되는 전류를 방향이 다르면서 변화량이 같게 하여 흐르게 함으로써 집적회로 및 PCB의 입출력단과 연결되는 커다란 버퍼들의 동시동작에 의해 발생되는 노이즈를 효율적으로 제거할 수 있을 뿐만 아니라 구조도 간단하여 추가적인 영역을 차지하지 않게 되는 장점이 있다.

Claims (4)

  1. 파워라인(VDD)과 파워라인(VSS) 사이에 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)가 연결되고, 상기 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)의 소오스단과 드레인단의 연결부에 출력단이 연결되며, 상기 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)의 게이트에는 신호입력단이 연결되어 이루어지는 집적회로 파워라인의 동시 동작 노이즈 제거장치에 있어서, 상기 풀업트랜지스터(M1)와 풀다운트랜지스터(M2)를 각각 반으로 나누어 풀업트랜지스터(M11)와 풀다운트랜지스터(M21), 풀업트랜지스터(M12)와 풀다운트랜지스터(M22)를 각각 형성하고, 풀업트랜지스터(M11)와 풀다운트랜지스터(M21) 그리고 풀업트랜지스터(M12)와 풀다운트랜지스터(M22)는 동일한 폭을 가지면서 절연층을 매개로 인접된 곳에 위치하여 각각 서로 반대방향으로 흐르는 제1파워라인(VDD1, VSS1)과 제2파워라인(VDD2, VSS2)사이에 각각 연결되어 이루어진 것을 특징으로 하는 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치.
  2. 제1항에 있어서, 제1파워라인(VDD1, VSS1)과 제2파워라인(VDD2, VSS2)사이에는 방향은 반대이고 변화량은 동일한 전류가 흐르도록 이루어진 것을 특징으로 하는 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치.
  3. 제1항에 있어서, 상기 제1파워라인과 제2파워라인은 2층 구조로 된 PCB의 파워라인인 것을 특징으로 하는 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1파워라인과 제2파워라인은 다층 구조로 된 집적회로에 형성되는 파워라인인 것을 특징으로 하는 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한 파워라인 동시 동작 노이즈 최소화장치.
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