JPH11177025A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 扱う信号周波数が他の内部ロジックより高い
高速動作する内部ロジックにより電源配線に発生したノ
イズによる外部回路などへの悪影響を低減する。 【解決手段】 扱う信号周波数が他の内部ロジックより
高い内部ロジックの内部ロジック電源端子６，７と電源
端子パッド５とを、前記他の内部ロジックを経由してジ
グザグ状の電源配線１９で接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
に関し、特に電源端子と接続された電源配線上のノイズ
による電磁不要輻射の影響を抑制できる半導体集積回路
に関するものである。

【０００２】

【従来の技術】図３は、従来の半導体集積回路における
内部ロジックブロック、特殊機能端子、電源端子および
電源配線などの配置を示すレイアウト構成図である。図
３において、１は半導体集積回路、２，３，４は内部ロ
ジックブロック、５は半導体集積回路１へ電源を供給す
るための電源端子パッド、６は高い周波数で高速に変化
する例えばクロックを生成するクロック生成ブロックへ
電源を供給する特殊機能端子、７は例えば高速で変化す
る信号が入出力される図示していないアドレスバスやデ
ータバスなどへ電源を供給する特殊機能端子である。８
は電源端子パッド５や前記特殊機能端子６，７を除く例
えばＩ／Ｏポートの出力バッファ回路の電源供給用の端
子、９は内部ロジックブロック２，３，４、前記特殊機
能端子６，７、前記端子８へ電源端子パッド５から電力
を供給するための電源配線である。

【０００３】次に動作について説明する。この半導体集
積回路１では、電力を電源端子パッド５から電源配線９
を介して順番に、各端子の機能に関係なく特殊機能端子
６、特殊機能端子７、前記端子８などへ供給する。

【０００４】

【発明が解決しようする課題】従来の半導体集積回路は
以上のように構成されているので、前記特殊機能端子
６、前記アドレスバスやデータバスなどへ電源を供給す
る特殊機能端子７などが前記内部ロジックブロック２，
３，４や端子８と共通の電源配線９により接続され、共
通の電源端子パッド５から電力が供給されるため、前記
クロック生成ブロックで高速なクロックの生成動作が行
われたり、前記アドレスバスや前記データバスなどに対
し高速で変化する信号が入出力されると、そのとき生じ
る貫通電流がノイズとなって電源配線９を介し、前記内
部ロジックブロック２，３，４や端子８へ悪影響を及ぼ
すことがあり、また電磁不要輻射として半導体集積回路
１の外部に放射されて外部回路へ影響を及ぼすため、こ
れらノイズによる悪影響を抑制しなければならないとい
う課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、電源配線に発生するノイズによる
悪影響を低減できる半導体集積回路を得ることを目的と
する。

【０００６】

【課題を解決するための手段】この発明に係る半導体集
積回路は、各内部ロジックのうちで扱う信号周波数が他
の内部ロジックより高い内部ロジックの内部ロジック電
源端子と電源端子パッドとを、前記他の内部ロジックを
経由してジグザグ状の電源配線で接続した構成を備える
ようにしたものである。

【０００７】この発明に係る半導体集積回路は、各内部
ロジックのうちで扱う信号周波数が他の内部ロジックよ
り高いクロック系内部ロジック、アドレスバス系内部ロ
ジック、データバス系内部ロジックの各内部ロジック電
源端子と電源端子パッドとを、前記他の内部ロジックを
経由してジグザグ状の電源配線で接続した構成を備える
ようにしたものである。

【０００８】この発明に係る半導体集積回路は、扱う信
号周波数が高い内部ロジック用に使用される高速ロジッ
ク用電源端子パッドを含む、それぞれ分離して独立構成
された複数の電源端子パッドを設け、クロック系内部ロ
ジック、アドレスバス系内部ロジック、データバス系内
部ロジックなどの各内部ロジック電源端子と前記高速ロ
ジック用電源端子パッドとを、前記クロック系内部ロジ
ック、アドレスバス系内部ロジック、データバス系内部
ロジック以外の内部ロジックを経由してジグザグ状の高
速ロジック用電源配線により接続する一方、前記各内部
ロジックを除く入出力バッファロジックの内部ロジック
電源端子と、前記高速ロジック用電源端子パッドを除く
前記他の電源端子パッドとを入出力バッファ用電源配線
により接続するようにしたものである。

【０００９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路の内部ロジックブロック、特殊機能端
子、電源端子および電源配線などの配置を示すレイアウ
ト構成図である。図において、１００は半導体集積回
路、２，３，４は内部ロジックブロック（内部ロジッ
ク）、５は半導体集積回路１００へ電源を供給するため
の電源端子パッド、６は高い周波数で高速に変化する例
えばクロックを生成するクロック生成ブロックへ電源を
供給する特殊機能端子（内部ロジック電源端子）、７は
例えば高速で変化する信号が入出力される図示していな
いアドレスバスやデータバスなどへ電源を供給する特殊
機能端子（内部ロジック電源端子）である。８は電源端
子パッド５や前記特殊機能端子６，７を除く例えばＩ／
Ｏポートなどの出力バッファ回路の電源供給用の端子
（入出力バッファロジックの内部ロジック電源端子）、
１９は前記端子８へ電源端子パッド５から電力を供給す
るための電源配線（入出力バッファ用電源配線）、２０
は電源端子パッド５と内部ロジックブロック２の電源部
とを接続した第１の電源配線部（電源配線）、２１は内
部ロジックブロック２の電源部と内部ロジックブロック
３の電源部とを接続した第２の電源配線部（電源配
線）、２２は内部ロジックブロック３の電源部と内部ロ
ジックブロック４の電源部とを接続した第３の電源配線
部（電源配線）、２３は内部ロジックブロック４の電源
部と前記特殊機能端子６，７とを接続した第４の電源配
線部（電源配線）である。これら、第１の電源配線部２
０、第２の電源配線部２１、第３の電源配線部２２およ
び第４の電源配線部２３のレイアウトは、電源端子パッ
ド５から特殊機能端子６，７までの電源配線部が交流的
に持つことになるインダクタンス要素を大きくするた
め、図に示すように例えばジグザグ状にパターン形成さ
れている。

【００１０】次に動作について説明する。特殊機能端子
６，７へは、内部ロジックブロック２，３，４の各電源
部を経て第１の電源配線部２０，第２の電源配線部２
１，第３の電源配線部２２，第４の電源配線部２３によ
り電源端子パッド５から電源が供給される。また、端子
８へは電源配線１９を介して直接、電源端子パッド５か
ら電源が供給される。特殊機能端子６、前記アドレスバ
スや前記データバスなどへ電源を供給する特殊機能端子
７には、高い周波数のクロックを生成したり高速で変化
する信号を入出力する場合に生じる貫通電流によるノイ
ズが発生する。このノイズは特殊機能端子６，７から第
４の電源配線部２３にのるが、各内部ロジックブロック
２，３，４における電源部と基準電位との間の容量成分
により前記ノイズは前記基準電位側へ逃げるため、前記
ノイズが各内部ロジックブロック４，３，２および第３
の電源配線部２２，第２の電源配線部２１，第１の電源
配線部２０を介して電源端子パッド５へ及ぶ確率は小さ
くなる。

【００１１】また、電源端子パッド５から特殊機能端子
６，７までの電源配線部は、インダクタンス要素を大き
くするためレイアウトのパターンをジグザグ状に形成し
ているので、このインダクタンス要素によっても、前記
特殊機能端子６，７から第４の電源配線部２３にのった
ノイズが電源端子パッド５へ及ぶ確率は小さくなる。こ
の結果、電源端子パッド５、電源配線１９および前記端
子８から前記ノイズが電磁不要輻射として半導体集積回
路１００の外部に放射されて外部回路へ悪影響を及ぼす
のを抑制できる。

【００１２】なお、電源端子パッド５から特殊機能端子
６，７までの電源配線部はレイアウトのパターンをジグ
ザグ状にする以外に、さらに第１の電源配線部２０，第
２の電源配線部２１，第３の電源配線部２２，第４の電
源配線部２３の各電源配線部、または第４の電源配線部
２３にインダクタンス要素を大きくするためピッチの細
かいジグザグ状の部分パターンを形成したり、またさら
に各電源配線部の厚さ、幅などを調整したパターン構成
にしてもよい。

【００１３】以上のように、この実施の形態１によれ
ば、特殊機能端子６，７から第４の電源配線部２３にの
ったノイズを、各内部ロジックブロック２，３，４にお
ける電源部と基準電位との間の容量成分により基準電位
側へ逃すとともに、電源端子パッド５から特殊機能端子
６，７までのジグザグ状に形成された電源配線部のイン
ダクタンス要素により前記ノイズを抑制し、前記ノイズ
が電源端子パッド５へ及ぶ確率を小さくすることがで
き、さらに前記ノイズが電源端子パッド５および前記端
子８へ電源配線１９を介して伝達され電磁不要輻射とし
て外部回路へ悪影響を及ぼすのを防止できる半導体集積
回路が得られる効果がある。

【００１４】実施の形態２．図２は、この発明の実施の
形態２による半導体集積回路の内部ロジックブロック、
特殊機能端子、電源端子および電源配線などの配置を示
すレイアウト構成図である。図２において図１と同一ま
たは相当の部分については同一符号を付し説明を省略す
る。図において、２００は半導体集積回路、５ａ（他の
電源端子パッド）および５ｂ（高速ロジック用電源端子
パッド）は半導体集積回路２００へ電源を供給するため
のそれぞれ独立した電源端子パッドであり、電源端子パ
ッド５ａは特殊機能端子６，７を除く端子８へ電源配線
１９を介して電力を供給するための端子である。また、
電源端子パッド５ｂは第１の電源配線部２０により内部
ロジックブロック２の電源部と接続されている。また、
内部ロジックブロック２の電源部を経て第２の電源配線
部２１によりさらに内部ロジックブロック３の電源部と
接続されている。また、内部ロジックブロック２，３の
電源部を経て第３の電源配線部２２により内部ロジック
ブロック４の電源部と接続されている。また、内部ロジ
ックブロック２，３，４の電源部を経て第４の電源配線
部２３により特殊機能端子６，７と接続されている。

【００１５】次に動作について説明する。特殊機能端子
６，７へは、内部ロジックブロック２，３，４の各電源
部を経て第１の電源配線部（高速ロジック用電源配線）
２０，第２の電源配線部（高速ロジック用電源配線）２
１，第３の電源配線部（高速ロジック用電源配線）２
２，第４の電源配線部（高速ロジック用電源配線）２３
により電源端子パッド５ｂから電源が供給される。ま
た、端子８へは、電源配線１９を介して直接、前記電源
端子パッド５ｂとは別個独立して設けられている電源端
子パッド５ａから電源が供給される。

【００１６】特殊機能端子６、前記アドレスバスや前記
データバスなどへ電源を供給する特殊機能端子７には、
高い周波数のクロックを生成したり高速で変化する信号
を入出力する場合に生じる貫通電流によるノイズが発生
する。このノイズは特殊機能端子６，７から第４の電源
配線部２３にのるが、各内部ロジックブロック２，３，
４における電源部と基準電位との間の容量成分により前
記ノイズは前記基準電位側へ逃げるため、前記ノイズが
各内部ロジックブロック４，３，２および第３の電源配
線部２２，第２の電源配線部２１，第１の電源配線部２
０を介して電源端子パッド５ｂへ及ぶ確率は小さくな
る。

【００１７】また、電源端子パッド５ｂから特殊機能端
子６，７までの電源配線部は、インダクタンス要素を大
きくするためレイアウトのパターンをジグザグ状に形成
しているので、このインダクタンス要素によっても、前
記特殊機能端子６，７から第４の電源配線部２３にのっ
たノイズが電源端子パッド５ｂへ及ぶ確率は小さくな
る。

【００１８】また、電源端子パッド５ａは電源端子パッ
ド５ｂに対し分離独立して設けられているため、前記特
殊機能端子６，７から第４の電源配線部２３にのったノ
イズが電源端子パッド５ａへ直接漏れることが防止さ
れ、電源端子パッド５ａ、電源配線１９および端子８か
ら、前記特殊機能端子６，７において第４の電源配線部
２３にのったノイズが電磁不要輻射として半導体集積回
路２００の外部に放射されて外部回路へ悪影響を及ぼす
のを抑制できる。

【００１９】なお、電源端子パッド５ｂから特殊機能端
子６，７までの電源配線部はレイアウトのパターンをジ
グザグ状にする以外に、さらに第１の電源配線部２０，
第２の電源配線部２１，第３の電源配線部２２，第４の
電源配線部２３の各電源配線部、または第４の電源配線
部２３にインダクタンス要素を大きくするためピッチの
細かいジグザグ状の部分パターンを形成したり、各電源
配線部の厚さ、幅などを調整したパターン構成にしても
よい。

【００２０】以上のように、この実施の形態２によれ
ば、特殊機能端子６，７から第４の電源配線部２３にの
ったノイズを、各内部ロジックブロック２，３，４にお
ける電源部と基準電位との間の容量成分により基準電位
側へ逃すとともに、電源端子パッド５ｂから特殊機能端
子６，７までのジグザグ状に形成された電源配線部のイ
ンダクタンス要素により前記ノイズを抑制し、前記ノイ
ズが電源端子パッド５ｂへ及ぶ確率を小さくすることが
でき、さらに各内部ロジックブロック２，３，４および
特殊機能端子６，７へ電源を供給する電源配線に接続さ
れた電源端子パッドと、端子８へ電源を供給する電源配
線に接続された電源端子パッドとを別個の電源端子パッ
ド５ｂ、電源端子パッド５ａにしたので、特殊機能端子
６，７から第４の電源配線部２３にのったノイズが直
接、電源端子パッド５ａ、電源配線１９、前記端子８へ
漏れることがなく、電源端子パッド５、端子８、電源配
線１９などから前記ノイズが電磁不要輻射として外部回
路へ悪影響を及ぼすのを防止できる半導体集積回路が得
られる効果がある。

【００２１】

【発明の効果】以上のように、この発明によれば、扱う
信号周波数が他の内部ロジックより高い内部ロジックの
内部ロジック電源端子と電源端子パッドとを、前記他の
内部ロジックを経由してジグザグ状の電源配線で接続す
る構成を備えるようにしたので、前記扱う信号周波数が
他の内部ロジックより高い内部ロジックで発生した貫通
電流により当該内部ロジックの内部ロジック電源端子に
発生したノイズが前記電源配線を介して前記電源端子パ
ッドへ漏れるのを、前記他の内部ロジックにおいて基準
電位との間に生成された容量成分や前記ジグザグ状の電
源配線が有するインダクタンス要素により抑制でき、電
源配線に発生するノイズによる悪影響を低減できる効果
がある。

【００２２】この発明によれば、扱う信号周波数が他の
内部ロジックより高いクロック系内部ロジック、アドレ
スバス系内部ロジック、データバス系内部ロジックなど
の内部ロジック電源端子と電源端子パッドとを、前記他
の内部ロジックを経由してジグザグ状の電源配線で接続
する構成を備えるようにしたので、前記クロック系内部
ロジック、アドレスバス系内部ロジック、データバス系
内部ロジックで発生した貫通電流により当該各内部ロジ
ックの内部ロジック電源端子に発生したノイズが前記電
源配線を介して前記電源端子パッドへ漏れるのを、前記
他の内部ロジックにおいて基準電位との間に生成された
容量成分や前記ジグザグ状の電源配線が有するインダク
タンス要素により抑制でき、電源配線に発生するノイズ
による悪影響を低減できる効果がある。

【００２３】この発明によれば、電源端子パッドを高速
ロジック用電源端子パッドと他の電源端子パッドとにそ
れぞれ分離して複数構成するとともに、扱う信号周波数
が他の内部ロジックより高い内部ロジックの各内部ロジ
ック電源端子と前記高速ロジック用電源端子パッドと
を、前記他の内部ロジックを経由してジグザグ状に接続
する高速ロジック用電源配線と、前記各内部ロジックを
除く入出力バッファロジックの内部ロジック電源端子と
前記他の電源端子パッドとを接続する入出力バッファ用
電源配線とに電源配線を分離する構成を備えるようにし
たので、前記扱う信号周波数が高い内部ロジックで発生
した貫通電流により当該内部ロジックの内部ロジック電
源端子に発生したノイズが前記高速ロジック用電源配線
を介して前記高速ロジック用電源端子パッドへ漏れるの
を、前記他の内部ロジックにおいて基準電位との間に生
成された容量成分や前記ジグザグ状のパターン構成によ
り前記高速ロジック用電源配線が有することになるイン
ダクタンス要素により抑制できる効果がある。また、高
速ロジック用電源端子パッドは他の電源端子パッドに対
し分離して構成されていることから、前記ノイズが前記
高速ロジック用電源端子パッドへ漏れても前記他の電源
端子パッドへ直接漏れることはなく、当該他の電源端子
パッド、前記入出力バッファロジックの内部ロジック電
源端子、さらには前記入出力バッファ用電源配線からの
電磁不要放射を抑制できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体集積
回路のレイアウトにおける電源配線を示す図である。

【図２】 この発明の実施の形態２における半導体集積
回路のレイアウトにおける電源配線を示す図である。

【図３】 従来の半導体集積回路のレイアウトにおける
電源配線を示す図である。

【符号の説明】

２，３，４ 内部ロジックブロック（内部ロジック）、
５ 電源端子パッド、５ａ 電源端子パッド（他の電源
端子パッド）、５ｂ 電源端子パッド（高速ロジック用
電源端子パッド）、６，７ 特殊機能端子（内部ロジッ
ク電源端子）、８ 端子（入出力バッファロジックの内
部ロジック電源端子）、１９ 電源配線（入出力バッフ
ァ用電源配線）、２０ 第１の電源配線部（電源配線，
高速ロジック用電源配線）、２１ 第２の電源配線部
（電源配線，高速ロジック用電源配線）、２２ 第３の
電源配線部（電源配線，高速ロジック用電源配線）、２
３第４の電源配線部（電源配線，高速ロジック用電源配
線）、１００，２００ 半導体集積回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 扱う信号周波数が異なる複数の内部ロジ
   ックと、 前記各内部ロジックへ電力を供給するための電源端子パ
   ッドと、 前記各内部ロジックのうちで扱う信号周波数が他の内部
   ロジックより高い内部ロジックの内部ロジック電源端子
   と前記電源端子パッドとを、前記他の内部ロジックを経
   由してジグザグ状に接続した電源配線とを備えた半導体
   集積回路。
2. 【請求項２】 扱う信号周波数が他の内部ロジックより
   高い内部ロジックは、 クロックの生成に関連したクロック系内部ロジックと、 アドレス信号が入出力されるアドレスバス系内部ロジッ
   クと、 データ信号が入出力されるデータバス系内部ロジックか
   らなることを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】 電源端子パッドは、 扱う信号周波数が高い内部ロジック用に使用される高速
   ロジック用電源端子パッドを含む、それぞれ分離して独
   立構成された複数の電源端子パッドから構成され、 電源配線は、 クロック系内部ロジック、アドレスバス系内部ロジッ
   ク、データバス系内部ロジックなどの各内部ロジック電
   源端子と前記高速ロジック用電源端子パッドとを、前記
   クロック系内部ロジック、アドレスバス系内部ロジッ
   ク、データバス系内部ロジック以外の内部ロジックの内
   部ロジック電源端子を経由してジグザグ状のパターン構
   成で接続する高速ロジック用電源配線と、 前記各内部ロジックを除く外部との信号入出力用の入出
   力バッファロジックの内部ロジック電源端子と、前記高
   速ロジック用電源端子パッドを除く前記他の電源端子パ
   ッドとを接続する入出力バッファ用電源配線とを備えて
   いることを特徴とする請求項２記載の半導体集積回路。