JP3214447B2 - クロックスキュー補償機能付きｉｏバッファ回路及びそれを用いた半導体集積回路 - Google Patents
クロックスキュー補償機能付きｉｏバッファ回路及びそれを用いた半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はクロックスキュー補
償機能付きＩＯバッファ回路及びそれを用いた半導体集
積回路に関し、特にチップ周辺部に互いに隣接して配置
されて、チップ内部からクロック信号の供給を受けて動
作し少なくともＦＦ（フリップフロップ）を有する複数
のＩＯバッファ回路を含む半導体集積回路におけるクロ
ックスキュー補償方式に関するものである。
償機能付きＩＯバッファ回路及びそれを用いた半導体集
積回路に関し、特にチップ周辺部に互いに隣接して配置
されて、チップ内部からクロック信号の供給を受けて動
作し少なくともＦＦ（フリップフロップ）を有する複数
のＩＯバッファ回路を含む半導体集積回路におけるクロ
ックスキュー補償方式に関するものである。
【０００２】
【従来の技術】クロック同期式のＬＳＩにおいては動作
周波数が高くなるにつれクロックスキューを低く抑えな
ければならない。近年、ＬＳＩのクロックサイクルが速
くなり、ＬＳＩ間のデータ転送時間はＬＳＩの入出力
（ＩＯ）バッファ回路の回路遅延時間とＬＳＩ間信号配
線の伝搬時間との合計であり、１クロックサイクル時間
の大部分を占めるようになってきている。従って、高速
ＬＳＩでは、ＩＯバッファ回路にフリップフロップ（Ｆ
Ｆ）を設けて１クロックサイクルをＬＳＩ間転送のため
だけに使う回路構成をとるに至っている。
周波数が高くなるにつれクロックスキューを低く抑えな
ければならない。近年、ＬＳＩのクロックサイクルが速
くなり、ＬＳＩ間のデータ転送時間はＬＳＩの入出力
（ＩＯ）バッファ回路の回路遅延時間とＬＳＩ間信号配
線の伝搬時間との合計であり、１クロックサイクル時間
の大部分を占めるようになってきている。従って、高速
ＬＳＩでは、ＩＯバッファ回路にフリップフロップ（Ｆ
Ｆ）を設けて１クロックサイクルをＬＳＩ間転送のため
だけに使う回路構成をとるに至っている。
【０００３】上記のような背景において、さらに重要な
のはＬＳＩ間のＩＯバッファ回路間のクロックスキュー
であり、このクロックスキューの低減が必要不可欠とな
っている。すなわち、クロックサイクルタイムからクロ
ックスキューとＦＦのセットアップタイムとを差し引い
た値がＬＳＩ間転送の最大許容遅延時間を決め、これが
そのままＬＳＩ間の物理的距離を制限する一方、レーシ
ングを防ぐためＬＳＩ間転送時間はクロックスキューと
ＦＦのホールドタイムを加えた値より大きくなければな
らないので、ＬＳＩ間のＩＯバッファ回路内ＦＦ間のク
ロックスキューが大きいと、たとえＬＳＩ間距離が短く
ても、配線遅延を稼ぐためプリント基板上に一定以上の
配線が必要となりプリント板の配線性を大きく悪化させ
ることになるからである。
のはＬＳＩ間のＩＯバッファ回路間のクロックスキュー
であり、このクロックスキューの低減が必要不可欠とな
っている。すなわち、クロックサイクルタイムからクロ
ックスキューとＦＦのセットアップタイムとを差し引い
た値がＬＳＩ間転送の最大許容遅延時間を決め、これが
そのままＬＳＩ間の物理的距離を制限する一方、レーシ
ングを防ぐためＬＳＩ間転送時間はクロックスキューと
ＦＦのホールドタイムを加えた値より大きくなければな
らないので、ＬＳＩ間のＩＯバッファ回路内ＦＦ間のク
ロックスキューが大きいと、たとえＬＳＩ間距離が短く
ても、配線遅延を稼ぐためプリント基板上に一定以上の
配線が必要となりプリント板の配線性を大きく悪化させ
ることになるからである。
【０００４】一方で、ＬＳＩ間のクロックスキューはＬ
ＳＩの製造ばらつきによる遅延ばらつきのために、ＬＳ
Ｉ毎に変化する。またＬＳＩ内にもばらつきがあり、こ
れはＬＳＩ周辺部、すなわちＩＯバッファ回路を配置す
るエリアで顕著である。このことはＬＳＩ内のＩＯバッ
ファ回路でクロックスキューを低減することを困難にし
ている。
ＳＩの製造ばらつきによる遅延ばらつきのために、ＬＳ
Ｉ毎に変化する。またＬＳＩ内にもばらつきがあり、こ
れはＬＳＩ周辺部、すなわちＩＯバッファ回路を配置す
るエリアで顕著である。このことはＬＳＩ内のＩＯバッ
ファ回路でクロックスキューを低減することを困難にし
ている。
【０００５】このクロックスキュー低減の解決法は、ク
ロック分配遅延を一定にすることの他、ＬＳＩ内部の製
造ばらつきに対処するにはたとえ１つのクロックパスが
製造ばらつきによって遅延がずれたとしても、周りのク
ロックがそれを補うようにクロック分配系の最終点、す
なわちＦＦ等のクロック入力点をすべてワイアードをと
ることである。
ロック分配遅延を一定にすることの他、ＬＳＩ内部の製
造ばらつきに対処するにはたとえ１つのクロックパスが
製造ばらつきによって遅延がずれたとしても、周りのク
ロックがそれを補うようにクロック分配系の最終点、す
なわちＦＦ等のクロック入力点をすべてワイアードをと
ることである。
【０００６】
【発明が解決しようとする課題】しかしながら、市販の
ＭＰＵ（マイクロプロセッサ）のように、１ＬＳＩに専
念して開発する場合は設計に十分工数をかけその開発を
遂行することは可能であるが、短期間に高速でかつ種々
のＩＯバッファ回路を取扱うＬＳＩを多品種開発する場
合においては、開発工数が問題となる。
ＭＰＵ（マイクロプロセッサ）のように、１ＬＳＩに専
念して開発する場合は設計に十分工数をかけその開発を
遂行することは可能であるが、短期間に高速でかつ種々
のＩＯバッファ回路を取扱うＬＳＩを多品種開発する場
合においては、開発工数が問題となる。
【０００７】そこで、本発明はかかる従来技術の問題点
を開発すべくなされたもので、その目的とするところ
は、ＬＳＩ内の種々のＩＯバッファ回路内ＦＦへ、製造
及び設計のばらつきを補償して低クロックスキューでク
ロック分配を可能としたクロックスキュー補償機能付き
ＩＯバッファ回路及びそれを用いた半導体集積回路を提
供することにある。
を開発すべくなされたもので、その目的とするところ
は、ＬＳＩ内の種々のＩＯバッファ回路内ＦＦへ、製造
及び設計のばらつきを補償して低クロックスキューでク
ロック分配を可能としたクロックスキュー補償機能付き
ＩＯバッファ回路及びそれを用いた半導体集積回路を提
供することにある。
【０００８】
【課題を解決するための手段】本発明によるクロックス
キュー補償機能付きＩＯバッファ回路は、半導体集積回
路チップ内部の周辺部分に互いに隣接して複数個配置さ
れチップ内部のクロック分配回路系を経たクロック信号
の供給を受けて動作するＩＯバッファ回路であって、前
記クロック信号を入力とするクロックバッファと、この
クロックバッファの出力クロック信号を受けて動作し少
なくともフリップフロップを含むコア回路ブロックと、
前記クロックバッファの出力を、隣接するＩＯバッファ
回路内部の前記クロックバッファの出力に接続する接続
ラインとを含むことを特徴とする。
キュー補償機能付きＩＯバッファ回路は、半導体集積回
路チップ内部の周辺部分に互いに隣接して複数個配置さ
れチップ内部のクロック分配回路系を経たクロック信号
の供給を受けて動作するＩＯバッファ回路であって、前
記クロック信号を入力とするクロックバッファと、この
クロックバッファの出力クロック信号を受けて動作し少
なくともフリップフロップを含むコア回路ブロックと、
前記クロックバッファの出力を、隣接するＩＯバッファ
回路内部の前記クロックバッファの出力に接続する接続
ラインとを含むことを特徴とする。
【０００９】そして、前記コア回路ブロックの前記クロ
ック信号に対する負荷容量を、前記ＩＯバッファ回路の
コア回路の最大負荷容量に等しくなるように調整するた
めのダミー負荷を、更に含むことを特徴としている。
ック信号に対する負荷容量を、前記ＩＯバッファ回路の
コア回路の最大負荷容量に等しくなるように調整するた
めのダミー負荷を、更に含むことを特徴としている。
【００１０】本発明による半導体集積回路は、チップ内
部の周辺部分に互いに隣接して配置されチップ内部のク
ロック分配回路系を経たクロック信号の供給を受けた複
数のＩＯバッファ回路を含む半導体集積回路であって、
前記ＩＯバッファ回路の各々が、前記クロック信号を入
力とするクロックバッファと、このクロックバッファの
出力クロック信号を受けて動作し少なくともフリップフ
ロップを含むコア回路ブロックと、前記クロックバッフ
ァの出力を、隣接するＩＯバッファ回路内部の前記クロ
ックバッファ出力に接続する接続ラインとを含むことを
特徴とする。
部の周辺部分に互いに隣接して配置されチップ内部のク
ロック分配回路系を経たクロック信号の供給を受けた複
数のＩＯバッファ回路を含む半導体集積回路であって、
前記ＩＯバッファ回路の各々が、前記クロック信号を入
力とするクロックバッファと、このクロックバッファの
出力クロック信号を受けて動作し少なくともフリップフ
ロップを含むコア回路ブロックと、前記クロックバッフ
ァの出力を、隣接するＩＯバッファ回路内部の前記クロ
ックバッファ出力に接続する接続ラインとを含むことを
特徴とする。
【００１１】そして、前記ＩＯバッファ回路の各々は、
前記コア回路ブロックの前記クロック信号に対する負荷
容量を、前記ＩＯバッファ回路のコア回路ブロックの最
大負荷容量に等しくなるように調整するためのダミー負
荷を更に含むことを特徴とし、また前記チップの外部か
らのクロック信号の供給を受けてこの外部からのクロッ
ク信号と前記接続ライン上のクロック信号との位相比較
を行って位相合せしたクロック信号を生成するクロック
信号生成回路と、この生成されたクロック信号を前記Ｉ
Ｏバッファ回路の各クロック入力端子へ供給する配線群
とを含むことを特徴とする。
前記コア回路ブロックの前記クロック信号に対する負荷
容量を、前記ＩＯバッファ回路のコア回路ブロックの最
大負荷容量に等しくなるように調整するためのダミー負
荷を更に含むことを特徴とし、また前記チップの外部か
らのクロック信号の供給を受けてこの外部からのクロッ
ク信号と前記接続ライン上のクロック信号との位相比較
を行って位相合せしたクロック信号を生成するクロック
信号生成回路と、この生成されたクロック信号を前記Ｉ
Ｏバッファ回路の各クロック入力端子へ供給する配線群
とを含むことを特徴とする。
【００１２】本発明の作用を述べる。互いに隣接するＩ
Ｏバッファ回路同士で、クロックバッファの出力を互い
に結合し合う構成として、相補的にスキューを低減する
様にし、また、スキューに影響を与える各ＩＯバッファ
回路内のＩＯコア回路ブロック入力端でのクロック負荷
を、全てのＩＯバッファ回路同士で同一にして、スキュ
ーの更なる低減を図る。これにより、ＩＯバッファ回路
の回路種別が複数存在しても、従来のクロック設計手法
を大きく変えることなくクロック設計が可能となるの
で、多品種のＬＳＩ開発においても、導入コストがかか
らない。
Ｏバッファ回路同士で、クロックバッファの出力を互い
に結合し合う構成として、相補的にスキューを低減する
様にし、また、スキューに影響を与える各ＩＯバッファ
回路内のＩＯコア回路ブロック入力端でのクロック負荷
を、全てのＩＯバッファ回路同士で同一にして、スキュ
ーの更なる低減を図る。これにより、ＩＯバッファ回路
の回路種別が複数存在しても、従来のクロック設計手法
を大きく変えることなくクロック設計が可能となるの
で、多品種のＬＳＩ開発においても、導入コストがかか
らない。
【００１３】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例につき説明する。
の実施例につき説明する。
【００１４】図１は本発明の実施例のＬＳＩ（大規模集
積回路）１の平面概略図であり、図２は当該ＬＳＩ１の
チップ周辺部に配置されたＩＯバッファ回路列２の一部
ブロック図である。両図において、同等部分は同一符号
にて示している。
積回路）１の平面概略図であり、図２は当該ＬＳＩ１の
チップ周辺部に配置されたＩＯバッファ回路列２の一部
ブロック図である。両図において、同等部分は同一符号
にて示している。
【００１５】図１に示す様に、ＬＳＩ１のチップ周辺部
には、ＩＯバッファ回路列２が配置されており、各ＩＯ
バッファ回路列２は種々の入力出力機能を有する回路構
成のＩＯバッファ回路（例えば、３，１２，１３の符号
にて示している）群からなっている。各ＩＯバッファ回
路３や１２，１３の各々はクロック入力端子４を有して
おり、各ＩＯバッファ回路のクロック入力端子４へは、
ＬＳＩ１のチップの内部に設けられた主クロック分配バ
ッファ５から等長クロック分配配線７Ａ及び７Ｂで分配
される。
には、ＩＯバッファ回路列２が配置されており、各ＩＯ
バッファ回路列２は種々の入力出力機能を有する回路構
成のＩＯバッファ回路（例えば、３，１２，１３の符号
にて示している）群からなっている。各ＩＯバッファ回
路３や１２，１３の各々はクロック入力端子４を有して
おり、各ＩＯバッファ回路のクロック入力端子４へは、
ＬＳＩ１のチップの内部に設けられた主クロック分配バ
ッファ５から等長クロック分配配線７Ａ及び７Ｂで分配
される。
【００１６】本例では、ＣＴＳ（クロックツリーシンセ
シス）等の手法によりＨ−クロックツリー状に分配され
ているものとする。なお、この例では、クロック分配配
線７Ａ及び７Ｂの間に中継バッファ６を１段だけ挿入し
た例をあげているが、この段数はＬＳＩ１の回路規模に
従い増減せしめることが可能である。
シス）等の手法によりＨ−クロックツリー状に分配され
ているものとする。なお、この例では、クロック分配配
線７Ａ及び７Ｂの間に中継バッファ６を１段だけ挿入し
た例をあげているが、この段数はＬＳＩ１の回路規模に
従い増減せしめることが可能である。
【００１７】ＩＯバッファ回路列２を構成するＩＯバッ
ファ回路３は、図２に示すように、クロック入力端子４
と、主となるＩＯコア回路ブロック８と、クロックバッ
ファ１０と、ダミー負荷９と、クロックバッファ１０の
出力クロック信号を隣接ＩＯバッファ回路へ導出するた
めのクロック出力端子１１とを有している。
ファ回路３は、図２に示すように、クロック入力端子４
と、主となるＩＯコア回路ブロック８と、クロックバッ
ファ１０と、ダミー負荷９と、クロックバッファ１０の
出力クロック信号を隣接ＩＯバッファ回路へ導出するた
めのクロック出力端子１１とを有している。
【００１８】ＩＯコア回路ブロック８は少なくともＦＦ
を内蔵しており、外部入力が直接このＦＦの入力となる
入力回路、またはこのＦＦの出力が直接ＩＯの出力であ
る出力回路、あるいは入出力各々に複数のＦＦを有する
入出力回路のいずれかである。これ等ＦＦがクロック入
力端子４から供給されたクロック信号に基き動作するも
のである。
を内蔵しており、外部入力が直接このＦＦの入力となる
入力回路、またはこのＦＦの出力が直接ＩＯの出力であ
る出力回路、あるいは入出力各々に複数のＦＦを有する
入出力回路のいずれかである。これ等ＦＦがクロック入
力端子４から供給されたクロック信号に基き動作するも
のである。
【００１９】このクロック入力端子４からのクロック信
号はクロックドライバとしての機能を有するクロックバ
ッファ１０を介してＩＯコア回路ブロック８へ供給され
る。この場合のＩＯコア回路ブロック８のクロック信号
に対する入力負荷容量（クロック負荷）はＣioであるも
のとし、ＬＳＩ１内で使用される種々のＩＯコア回路ブ
ロック８中で一番クロック負荷の大きいＩＯコア回路の
クロック負荷Ｃiomaxと同じ負荷となるようクロック負
荷を統一するように、 Ｃiomax −Ｃio＝Ｃiodmy なるクロック負荷を有するダミー負荷９が、夫々ＩＯコ
ア回路ブロック８に並列となるように接続されている。
号はクロックドライバとしての機能を有するクロックバ
ッファ１０を介してＩＯコア回路ブロック８へ供給され
る。この場合のＩＯコア回路ブロック８のクロック信号
に対する入力負荷容量（クロック負荷）はＣioであるも
のとし、ＬＳＩ１内で使用される種々のＩＯコア回路ブ
ロック８中で一番クロック負荷の大きいＩＯコア回路の
クロック負荷Ｃiomaxと同じ負荷となるようクロック負
荷を統一するように、 Ｃiomax −Ｃio＝Ｃiodmy なるクロック負荷を有するダミー負荷９が、夫々ＩＯコ
ア回路ブロック８に並列となるように接続されている。
【００２０】このダミー負荷９とＩＯコア回路ブロック
８とにクロック信号を供給するために、クロックバッフ
ァ１０が設けられており、このクロックバッファ１０の
出力クロック信号を、左右に隣接配置された他のＩＯバ
ッファ回路へクロック出力端子１１を介して出力する様
になっている。
８とにクロック信号を供給するために、クロックバッフ
ァ１０が設けられており、このクロックバッファ１０の
出力クロック信号を、左右に隣接配置された他のＩＯバ
ッファ回路へクロック出力端子１１を介して出力する様
になっている。
【００２１】各ＩＯバッファ回路では、コア回路ブロッ
ク８とダミー負荷９を様々に構成することにより、全て
のＩＯバッファ回路におけるクロック入力端子４から見
たクロック負荷を一定に構成することができる。
ク８とダミー負荷９を様々に構成することにより、全て
のＩＯバッファ回路におけるクロック入力端子４から見
たクロック負荷を一定に構成することができる。
【００２２】このようにして構成されたＬＳＩ１のＩＯ
バッファ回路列２は、通常ＣＴＳ等の手法により各ＩＯ
バッファ回路３のクロック入力端子４には、主クロック
分配バッファ５から設計上ほぼスキューが０でもって全
てのＩＯバッファ回路にクロック信号が供給されるはず
であるが、ＬＳＩ内の製造ばらつきにより必ずしもスキ
ューが０とはならない。特に、ＩＯバッファ回路列２は
図１に示す様に、ＬＳＩ１の周辺部分に配置されるため
に、ＬＳＩの製造上一番ばらつきが大きくなる可能性の
高い部分である。これは、ＬＳＩが写真技術による加工
をしているためである。
バッファ回路列２は、通常ＣＴＳ等の手法により各ＩＯ
バッファ回路３のクロック入力端子４には、主クロック
分配バッファ５から設計上ほぼスキューが０でもって全
てのＩＯバッファ回路にクロック信号が供給されるはず
であるが、ＬＳＩ内の製造ばらつきにより必ずしもスキ
ューが０とはならない。特に、ＩＯバッファ回路列２は
図１に示す様に、ＬＳＩ１の周辺部分に配置されるため
に、ＬＳＩの製造上一番ばらつきが大きくなる可能性の
高い部分である。これは、ＬＳＩが写真技術による加工
をしているためである。
【００２３】この他に、ＬＳＩ内で完全に等長に分配配
線７Ａ，７Ｂを構成することはＬＳＩのレイアウト設計
で困難である場合がある。更に、ＬＳＩ１のダイサイズ
が大きくなれば、中継バッファ６をクロック分配配線７
Ａ，７Ｂに挿入しなければクロック信号自体が分配でき
ない場合があり、この場合、中継バッファと分配配線を
やはりＣＴＳ等の手法でクロック分配遅延を合わせたと
しても、ＬＳＩ内の製造ばらつきによるスキューが発生
する。
線７Ａ，７Ｂを構成することはＬＳＩのレイアウト設計
で困難である場合がある。更に、ＬＳＩ１のダイサイズ
が大きくなれば、中継バッファ６をクロック分配配線７
Ａ，７Ｂに挿入しなければクロック信号自体が分配でき
ない場合があり、この場合、中継バッファと分配配線を
やはりＣＴＳ等の手法でクロック分配遅延を合わせたと
しても、ＬＳＩ内の製造ばらつきによるスキューが発生
する。
【００２４】そこで、本実施例では、図１の下辺に配置
されたＩＯ種別が相違するＩＯバッファ回路１２とＩＯ
バッファ回路１３とが配置されている。ＩＯバッファ回
路１２とＩＯバッファ回路１３とはＩＯの並びとしては
隣り合っているものの、ＩＯバッファ回路１２へのクロ
ック信号とＩＯバッファ回路１３へのクロック信号と
は、主クロックバッファからの分配は分岐点１５から先
が異なるクロック分配系となっており、例えば、クロッ
ク配線系の電気的特性がＬＳＩ内の製造ばらつきに異な
った場合、そのばらつきがそのまま両者のスキューとし
て現れる。
されたＩＯ種別が相違するＩＯバッファ回路１２とＩＯ
バッファ回路１３とが配置されている。ＩＯバッファ回
路１２とＩＯバッファ回路１３とはＩＯの並びとしては
隣り合っているものの、ＩＯバッファ回路１２へのクロ
ック信号とＩＯバッファ回路１３へのクロック信号と
は、主クロックバッファからの分配は分岐点１５から先
が異なるクロック分配系となっており、例えば、クロッ
ク配線系の電気的特性がＬＳＩ内の製造ばらつきに異な
った場合、そのばらつきがそのまま両者のスキューとし
て現れる。
【００２５】しかしながら、本実施例では、ＩＯバッフ
ァ回路１２とＩＯバッファ回路１３とはそれぞれに内蔵
されるＩＯバッファ回路内クロックバッファ１０の出力
が両者のクロック出力端子１１を通して接続されている
ために、両者のクロック端子間にスキューがあった場合
においても、両者のクロックバッファが相補しあう。す
なわち、早いクロックを受けたＩＯバッファ回路のクロ
ックバッファが遅いクロックを受けたＩＯバッファ回路
のクロックバッファの出力遅延を補うので、全体として
スキューを小さくする効果がある。
ァ回路１２とＩＯバッファ回路１３とはそれぞれに内蔵
されるＩＯバッファ回路内クロックバッファ１０の出力
が両者のクロック出力端子１１を通して接続されている
ために、両者のクロック端子間にスキューがあった場合
においても、両者のクロックバッファが相補しあう。す
なわち、早いクロックを受けたＩＯバッファ回路のクロ
ックバッファが遅いクロックを受けたＩＯバッファ回路
のクロックバッファの出力遅延を補うので、全体として
スキューを小さくする効果がある。
【００２６】以上の様に、本実施例では、同一ＬＳＩ内
のＩＯバッファ内フリップフロップ間のクロックスキュ
ーを低減することが可能となる。
のＩＯバッファ内フリップフロップ間のクロックスキュ
ーを低減することが可能となる。
【００２７】しかも、ＩＯバッファの回路種別が異なっ
ていても、ダミー負荷回路９を加えてＩＯバッファ回路
としては負荷が一定となるようにしているため、ＩＯバ
ッファ回路内部での負荷の差による遅延差は取除くこと
が可能となる。従って、複数のＩＯバッファ回路種別に
対して対応が可能となる。同時に、従来のクロック設計
方法を変えることなく、従来どおり単純にＩＯバッファ
回路を並べるだけで、本実施例の回路構成がとれるの
で、多品種のＬＳＩ開発においても導入コストがかから
ないという利点がある。
ていても、ダミー負荷回路９を加えてＩＯバッファ回路
としては負荷が一定となるようにしているため、ＩＯバ
ッファ回路内部での負荷の差による遅延差は取除くこと
が可能となる。従って、複数のＩＯバッファ回路種別に
対して対応が可能となる。同時に、従来のクロック設計
方法を変えることなく、従来どおり単純にＩＯバッファ
回路を並べるだけで、本実施例の回路構成がとれるの
で、多品種のＬＳＩ開発においても導入コストがかから
ないという利点がある。
【００２８】なお、上記例では、図１のＬＳＩ１のチッ
プ各辺単位でスキューばらつきを抑える構造を示した
が、チップの各コーナー部分１４においても、ＩＯバッ
ファ回路を設けて、同様な構成を採用することができる
ことは勿論である。
プ各辺単位でスキューばらつきを抑える構造を示した
が、チップの各コーナー部分１４においても、ＩＯバッ
ファ回路を設けて、同様な構成を採用することができる
ことは勿論である。
【００２９】図３は本発明の他の実施例のＬＳＩ１の平
面概略図であり、図４は当該ＬＳＩ１のチップ周辺部に
配置されたＩＯバッファ回路列２の一部ブロック図であ
り、図１，２と同等部分は同一符号にて示している。
面概略図であり、図４は当該ＬＳＩ１のチップ周辺部に
配置されたＩＯバッファ回路列２の一部ブロック図であ
り、図１，２と同等部分は同一符号にて示している。
【００３０】本例では、上記実施例の他に、更に、図
３，４に示す様に、上記ＩＯバッファ回路列２におい
て、クロック入力回路１６を設けたものである。この回
路１６において、ＰＬＬ（Phase Locked Loop ）回路１
９は、外部からのクロック信号が外部クロック入力回路
２０を介して入力端子２３に供給され、隣接するＩＯバ
ッファ３のクロック出力端子１１からのクロック信号が
フィードバック信号入力端子２２に供給されており、両
入力端子２２，２３からのクロック信号の位相比較を行
って、両クロック信号の位相合せを行って出力端子２４
からクロック信号を生成しつつ導出するものである。か
かるＰＬＬ回路１９の例としては、周知のＤＬＬ（Dela
yed Locked Loop ：遅延素子による同期ループ）回路を
使用することができる。
３，４に示す様に、上記ＩＯバッファ回路列２におい
て、クロック入力回路１６を設けたものである。この回
路１６において、ＰＬＬ（Phase Locked Loop ）回路１
９は、外部からのクロック信号が外部クロック入力回路
２０を介して入力端子２３に供給され、隣接するＩＯバ
ッファ３のクロック出力端子１１からのクロック信号が
フィードバック信号入力端子２２に供給されており、両
入力端子２２，２３からのクロック信号の位相比較を行
って、両クロック信号の位相合せを行って出力端子２４
からクロック信号を生成しつつ導出するものである。か
かるＰＬＬ回路１９の例としては、周知のＤＬＬ（Dela
yed Locked Loop ：遅延素子による同期ループ）回路を
使用することができる。
【００３１】このＰＬＬ回路１９によるクロック信号は
バッファ１８を介してチップ１の内部の主クロック分配
バッファ５へ入力されて、クロック配線７Ａ，７Ｂを介
して分配されるようになっている。バッファ１８は当該
ＰＬＬ回路１９の出力クロックを増幅して主クロック分
配バッファ５へ送出するものである。また、外部クロッ
ク入力回路２０は外部から入力されたクロック信号を増
幅及び信号レベル調整して、ＰＬＬ回路１９へ供給する
ためのものである。
バッファ１８を介してチップ１の内部の主クロック分配
バッファ５へ入力されて、クロック配線７Ａ，７Ｂを介
して分配されるようになっている。バッファ１８は当該
ＰＬＬ回路１９の出力クロックを増幅して主クロック分
配バッファ５へ送出するものである。また、外部クロッ
ク入力回路２０は外部から入力されたクロック信号を増
幅及び信号レベル調整して、ＰＬＬ回路１９へ供給する
ためのものである。
【００３２】ＰＬＬ回路１９はフィードバック信号入力
端子２２に入力されたクロックフィードバック信号と入
力端子２３に供給された外部クロック信号との間で位相
合わせを行ったクロック信号を、主クロック分配バッフ
ァ５へ送出する。こうすることにより、ＩＯ回路のクロ
ックスキューを一定にすると同時に、クロック信号のフ
ィードバック点をＩＯ回路のクロック近傍でとり、かつ
そのクロックフィードバック信号でＰＬＬ回路のロック
（位相合せ）を行うことが可能となる。また、ＬＳＩ間
の転送において、各ＬＳＩのＩＯ回路にあるフリップフ
ロップの入力クロック信号でＰＬＬ回路による位相補正
を行うために、ＬＳＩ間のスキューを小さくできるので
ある。
端子２２に入力されたクロックフィードバック信号と入
力端子２３に供給された外部クロック信号との間で位相
合わせを行ったクロック信号を、主クロック分配バッフ
ァ５へ送出する。こうすることにより、ＩＯ回路のクロ
ックスキューを一定にすると同時に、クロック信号のフ
ィードバック点をＩＯ回路のクロック近傍でとり、かつ
そのクロックフィードバック信号でＰＬＬ回路のロック
（位相合せ）を行うことが可能となる。また、ＬＳＩ間
の転送において、各ＬＳＩのＩＯ回路にあるフリップフ
ロップの入力クロック信号でＰＬＬ回路による位相補正
を行うために、ＬＳＩ間のスキューを小さくできるので
ある。
【００３３】
【発明の効果】以上述べた様に、本発明によれば、ＩＯ
バッファ回路のクロック入力端子点間でＬＳＩの製造ば
らつき等によりスキューが発生した場合でも、ＩＯバッ
ファ回路内にクロックバッファとその出力を隣り合うＩ
Ｏバッファ回路のクロックバッファ出力と結合させるこ
とにより、相補的にスキューを低減するという効果があ
る。また付随的にＩＯバッファ回路の種別が複数存在す
る場合でも、本構成をとることにより従来クロック設計
手法を大きく変えることなく実施が可能であるため、多
品種のＬＳＩ開発においても導入コストがかからないと
いう利点がある。
バッファ回路のクロック入力端子点間でＬＳＩの製造ば
らつき等によりスキューが発生した場合でも、ＩＯバッ
ファ回路内にクロックバッファとその出力を隣り合うＩ
Ｏバッファ回路のクロックバッファ出力と結合させるこ
とにより、相補的にスキューを低減するという効果があ
る。また付随的にＩＯバッファ回路の種別が複数存在す
る場合でも、本構成をとることにより従来クロック設計
手法を大きく変えることなく実施が可能であるため、多
品種のＬＳＩ開発においても導入コストがかからないと
いう利点がある。
【図１】本発明の一実施例におけるＬＳＩチップの概略
平面図である。
平面図である。
【図２】本発明の一実施例におけるＩＯバッファ回路の
例を示す図である。
例を示す図である。
【図３】本発明の他の実施例におけるＬＳＩチップの概
略平面図である。
略平面図である。
【図４】本発明の他の実施例におけるＩＯバッファ回路
の例を示す図である。
の例を示す図である。
１ ＬＳＩチップ ２ ＩＯバッファ回路列 ３，１２，１３ ＩＯバッファ回路 ４ クロック入力端子 ５ 主クロック分配バッファ ６ 中継バッファ ７Ａ，７Ｂ 等長クロック配線 ８ コア回路ブロック ９ ダミー負荷 １０，１８ クロックバッファ １１ クロック出力端子 １４ ＬＳＩコーナー部 １５ 分岐点 １６ クロック入力回路 １９ ＰＬＬ回路 ２０ 外部クロック入力回路 ２２ フィードバック信号入力端子 ２３ 入力端子 ２４ 出力端子
Claims (6)
- 【請求項１】 半導体集積回路チップ内部の周辺部分に
互いに隣接して複数個配置され、チップ内部の中継バッ
ファおよび分配配線を経たクロック信号の供給を受けて
動作するＩＯバッファ回路であって、 前記クロック信号を入力とするクロックバッファと、 このクロックバッファの出力クロック信号により動作し
少なくともフリップフロップを含むコア回路ブロック
と、隣接するＩＯバッファ回路と相互に接続するクロック出
力端子と、 前記クロック出力端子を介し、 前記クロックバッファの
出力を隣接するＩＯバッファ回路内部の前記クロックバ
ッファの出力に接続する接続ラインと、 を含むことを特徴とするＩＯバッファ回路。 - 【請求項２】 半導体集積回路チップ内部の周辺部分に
互いに隣接して複数個配置されチップ内部のクロック分
配回路系を経たクロック信号の供給を受けて動作するＩ
Ｏバッファ回路であって、 前記クロック信号を入力とするクロックバッファと、 このクロックバッファの出力クロック信号により動作し
少なくともフリップフロップを含むコア回路ブロック
と、 前記クロックバッファの出力を、隣接するＩＯバッファ
回路内部の前記クロックバッファの出力に接続する接続
ラインと、 前記コア回路ブロックの前記クロック信号に対する負荷
容量を、前記ＩＯバッファ回路のコア回路ブロックの最
大負荷容量に等しくなるように調整するためのダミー負
荷とを含むことを特徴とするＩＯバッファ回路。 - 【請求項３】 半導体集積回路チップ内部の周辺部分に
互いに隣接して配置されチップ内部の中継バッファおよ
び分配配線を経たクロック信号の供給を受けて動作する
複数のＩＯバッファ回路を含む半導体集積回路であっ
て、 前記ＩＯバッファ回路の各々は、 前記クロック信号を入力とするクロックバッファと、 このクロックバッファの出力クロック信号により動作し
少なくともフリップフロップを含むコア回路ブロック
と、隣接するＩＯバッファ回路と相互に接続するクロック出
力端子と、 前記クロック出力端子を介し、 前記クロックバッファの
出力を隣接するＩＯバッファ回路内部の前記クロックバ
ッファの出力に接続する接続ラインと、 を含むことを特徴とする半導体集積回路。 - 【請求項４】 半導体集積回路チップ内部の周辺部分に
互いに隣接して配置されチップ内部のクロック分配回路
系を経たクロック信号の供給を受けて動作する複数のＩ
Ｏバッファ回路を含む半導体集積回路であって、 前記ＩＯバッファ回路の各々は、 前記クロック信号を入力とするクロックバッファと、 このクロックバッファの出力クロック信号により動作し
少なくともフリップフロップを含むコア回路ブロック
と、 前記クロックバッファの出力を、隣接するＩＯバッファ
回路内部の前記クロックバッファの出力に接続する接続
ラインと、 前記ＩＯバッファ回路の各々は、前記コア回路ブロック
の前記クロック信号に対する負荷容量を、前記ＩＯバッ
ファ回路のコア回路ブロックの最大負荷容量に等しくな
るように調整するためのダミー負荷とを含むことを特徴
とする半導体集積回路。 - 【請求項５】 前記チップの外部からのクロック信号の
供給を受けてこの外部からのクロック信号と前記接続ラ
イン上のクロック信号との位相比較を行って位相合せし
たクロック信号を生成するクロック信号生成回路と、こ
の生成されたクロック信号を前記ＩＯバッファ回路の各
クロック入力端子へ供給する配線群とを含むことを特徴
とする請求項４記載の半導体集積回路。 - 【請求項６】 前記クロック信号生成回路はＤＬＬ（De
layed Locked Loop）回路であることを特徴とする請求
項５記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16122898A JP3214447B2 (ja) | 1998-06-10 | 1998-06-10 | クロックスキュー補償機能付きｉｏバッファ回路及びそれを用いた半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16122898A JP3214447B2 (ja) | 1998-06-10 | 1998-06-10 | クロックスキュー補償機能付きｉｏバッファ回路及びそれを用いた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354722A JPH11354722A (ja) | 1999-12-24 |
| JP3214447B2 true JP3214447B2 (ja) | 2001-10-02 |
Family
ID=15731074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16122898A Expired - Fee Related JP3214447B2 (ja) | 1998-06-10 | 1998-06-10 | クロックスキュー補償機能付きｉｏバッファ回路及びそれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214447B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001238134A (ja) | 2000-02-23 | 2001-08-31 | Sony Corp | 固体撮像素子およびその駆動方法並びにカメラシステム |
| US8786080B2 (en) * | 2011-03-11 | 2014-07-22 | Altera Corporation | Systems including an I/O stack and methods for fabricating such systems |
-
1998
- 1998-06-10 JP JP16122898A patent/JP3214447B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11354722A (ja) | 1999-12-24 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |