JPH09283631A - 半導体集積回路およびそのレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積の増大や回路全体の動作速度の低
下といった犠牲を払うことなく、クロックスキューに起
因した誤動作の防止された半導体集積回路を提供する。 【解決手段】 クロックドライバ１から出力されるクロ
ックを櫛型クロック配線４を介してフリップフロップ５
１，５２，…に供給する。これらの複数のフリップフロ
ップの中にはフリップフロップ５１，５２等のようにシ
フトレジスタの前段部および後段部を構成するものがあ
る。そこで、クロックドライバ１からフリップフロップ
５１に至るまでの配線長がクロックドライバ１からフリ
ップフロップ５２に至るまでの配線長よりも長くなるよ
うに、櫛形クロック配線４を構成する各配線間の接続を
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
およびそのレイアウト設計方法に関する。

【０００２】

【従来の技術】ＩＣ（半導体集積回路）の中には、共通
のクロックによって駆動される多数のフリップフロップ
からなる同期回路を含むものがある。このような同期回
路を含んだＩＣのレイアウト設計をする場合には、同期
回路の動作の安定性を確保するため、クロックスキュ
ー、すなわち、各フリップフロップに対するクロックの
供給タイミングのずれを極力小さくよう配慮する必要が
ある。このような配慮から、クロックを供給するための
クロック配線のレイアウトを他の部分に優先して行い、
このクロック配線に沿ってクロックの供給を受けるフリ
ップフロップの配置を行う、という方法が採られる場合
がある。

【０００３】図２および図３はこのようにクロック配線
を優先してチップレイアウトを行ったＩＣチップの例を
示すものである。まず、図２はクロックを出力するクロ
ックドライバ１の出力端にフィッシュボーン型クロック
配線２を接続したチップレイアウトを示している。この
フィッシュボーン型クロック配線２に沿って多数のフリ
ップフロップ（図示略）が配置され、これらのフリップ
フロップに対しクロックドライバ１からのクロックが供
給される訳である。また、図３はクロックドライバ１の
出力端にメッシュ型クロック配線３を接続したチップレ
イアウトを示している。

【０００４】

【発明が解決しようとする課題】ところで、上述したフ
ィッシュボーン型クロック配線を用いたレイアウト方法
は、配線の全長を比較的短く抑えることができるため、
ＩＣのチップサイズが小さい場合には効果的であるが、
チップサイズが大きい場合にはチップ内の各部でのクロ
ックスキューが大きくなるという問題がある。例えば図
２においてＡ点およびＢ点は同一行上にあるが、Ａ点の
方がＢ点よりもクロックドライバ１に近い。従って、ク
ロックドライバ１から出力されたクロックは、まず、Ａ
点に到達し、これよりも遅れてＢ点に到達する。また、
Ｃ点はこれらのＡ点およびＢ点が属する行よりもクロッ
クドライバ１から離れた行上に属しており、しかも、そ
の行の末端の位置にある。従って、このＣ点に対しては
さらに遅れてクロックが到達することになる。

【０００５】一方、メッシュ型クロック配線を用いたレ
イアウト方法は、チップ内の各部でのクロックスキュー
は小さく抑えることができる。しかしながら、このレイ
アウト方法を採った場合、配線の全長が長くなりクロッ
クドライバの負荷が大きくなるため、同期回路を高速動
作させることが困難になるという問題が生じる。また、
クロック配線を引回すための面積が必要になることか
ら、チップの集積度の低下を招くという欠点がある。

【０００６】このようにレイアウト方法を工夫すること
によりクロックスキューを低く抑えることはできるが、
そのためにチップ面積の増大や回路全体の動作速度の低
下といった犠牲を払うこととなってしまうのである。

【０００７】この発明は、以上説明した事情に鑑みてな
されたものであり、チップ面積の増大や回路全体の動作
速度の低下といった犠牲を払うことなく、クロックスキ
ューに起因した誤動作の防止された半導体集積回路を提
供すると共にそのような半導体集積回路を得るためのレ
イアウト設計方法を提供することを目的としている。

【０００８】

【課題を解決するための手段】請求項１に係る発明は、
クロックを出力するクロックドライバと、前記クロック
ドライバから出力されるクロックが供給される櫛型のク
ロック配線と、各々前記クロック配線を介して前記クロ
ックの供給を受ける複数の順序回路とを具備し、前記複
数の順序回路のうち一の順序回路から前記クロックによ
って出力される信号を他の順序回路が前記クロックによ
って取り込む関係にある場合に、前記クロックドライバ
から当該一の順序回路に至る前記クロック配線の長さが
前記クロックドライバから当該他の順序回路に至る前記
クロック配線の長さよりも長くなるように前記クロック
配線のパターンが形成されてなることを特徴とする半導
体集積回路を要旨とする。

【０００９】請求項２に係る発明は、クロックを出力す
るクロックドライバの配置を行うと共に該クロックを供
給する櫛型のクロック配線を構成するための複数の配線
パターンを配置し、前記配線パターンに沿って前記クロ
ックの供給を受ける複数の順序回路を配置し、前記複数
の順序回路のうち一の順序回路から前記クロックによっ
て出力される信号を他の順序回路が前記クロックによっ
て取り込む関係にある場合に、前記クロックドライバか
ら当該一の順序回路に至る前記クロック配線の長さが前
記クロックドライバから当該他の順序回路に至る前記ク
ロック配線の長さよりも長くなるように前記複数の配線
パターン間の相互接続を行い、櫛型のクロック配線を形
成することを特徴とする半導体集積回路のレイアウト設
計方法を要旨とする。

【００１０】

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。

【００１１】図１はこの発明の一実施形態であるＩＣの
チップレイアウトを示すものである。上述した従来の技
術は、クロックスキュー自体を低く抑えることによりク
ロックスキューに起因した同期回路の誤動作を防止しよ
うとする思想に基づくものであると言える。これに対
し、本実施形態は、チップ内においてある程度のクロッ
クスキューが生じるのは仕方のないこととし、そのよう
なクロックスキューが生じても同期回路に誤動作が生じ
ないようにレイアウト設計上の工夫を行おうという思想
に立脚している。

【００１２】本実施形態においては、図１（ａ）〜
（ｃ）に示すように、櫛型のクロック配線４をクロック
ドライバ１の出力端に接続した構成を採用する。この櫛
形クロック配線４は、３本に枝分れした列線４Ａ〜４Ｃ
に対し、水平方向の行線４１，４２，…を接続した構成
となっている。そして、これらの各行線に沿って、クロ
ックの供給を受けるフリップフロップ５１，５２，…が
配置される。

【００１３】これらのフリップフロップの中には、一方
のフリップフロップから出力される信号を他方のフリッ
プフロップが取り込むような関係にある２個のフリップ
フロップがあり得る。本発明に係るレイアウト方法は、
このような関係を構成する２個以上のフリップフロップ
について適用されるものである。例えばシフトレジスタ
を構成する隣り合った２個のフリップフロップがその典
型例である。

【００１４】まず、図１（ａ）に示す例では、フリップ
フロップ５１と５２、フリップフロップ５３と５４、フ
リップフロップ５５と５６、フリップフロップ５７と５
８が各々シフトレジスタを構成しており、これらのフリ
ップフロップはいずれも櫛型クロック配線４を介してク
ロックの供給を受ける。

【００１５】ここで、フリップフロップ５１および５２
に着目すると、フリップフロップ５１からクロックに同
期して出力される信号はクロックに同期してフリップフ
ロップ５２に取り込まれる関係にある。これらのフリッ
プフロップ５１および５２がシフトレジスタとして正常
に動作するためには、フリップフロップ５２によるフリ
ップフロップ５１の出力信号の取り込みが行われた後、
フリップフロップ５１による新たな信号の出力が行われ
るようにしなければならない。

【００１６】そこで、これらのフリップフロップ５１お
よび５２へクロックを供給する行線４１については、そ
の右側の部分を列線４Ｂに接続し、この列線４Ｂを経由
してフリップフロップ５２に先にクロックが供給され、
次いでフリップフロップ５１にクロックが供給されるよ
うにしている。他の行線４２〜４４についても同様であ
り、各行線に接続されるフリップフロップがシフトレジ
スタとして正常に動作し得るように列線への接続がなさ
れている。

【００１７】自動レイアウトにより半導体集積回路のレ
イアウト設計を行う場合には、上記の各フリップフロッ
プがいずれの行線に振り分けられるかを予測し得ない。
そこで、自動レイアウトを行う場合には、次の方法を採
る。 ａ．自動レイアウトは、櫛型クロック配線４における各
列線と各行線とを接続してない状態で行う。 ｂ．自動レイアウト後の各フリップフロップの配置状態
に基づいて各行線の左端または右端の列線への接続を行
う。すなわち、各行線毎に、シフトレジスタを構成する
フリップフロップの組があるか否かを判断し、該当する
フリップフロップの組がある場合には、その行線の左右
の各端部のうちシフトレジスタの後段を構成するフリッ
プフロップのある側を列線に接続する。

【００１８】次に、図１（ｂ）に示す例では、同一行に
並んだフリップフロップ６１と６２、フリップフロップ
６３と６４が各々シフトレジスタを構成しており、各シ
フトレジスタのデータのシフト方向が相互に反対方向と
なっている。そこで、この場合には各フリップフロップ
にクロックを供給する行線を二分し、列線４Ａおよび行
線４２Ａを介してフリップフロップ６２，６１にクロッ
クを順次供給し、列線４Ｂおよび行線４２Ｂを介してフ
リップフロップ６４，６３にクロックを順次供給する。

【００１９】次に、図１（ｃ）に示す例では、シフトレ
ジスタを構成するフリップフロップ７１および７２が各
々別々の行線４１および４２に振り分けられている。ま
た、クロックドライバ１は、上述の図１（ａ）および
（ｂ）の場合と異なり、櫛型クロック配線４の左上の隅
に位置している。そこで、この場合には行線４１につい
ては右端部分を列線４Ｂに接続し、行線４２については
左端部分を列線４Ａに接続する。このような接続を行う
ことにより、櫛型クロック配線４のうちクロックドライ
バ１からフリップフロップ７１に至るまでの部分がクロ
ックドライバ１からフリップフロップ７２に至るまでの
部分よりも長くなるため、シフトレジスタを構成する後
段のフリップフロップ７２にクロックが供給された後、
前段のフリップフロップ７１にクロックが供給される。

【００２０】以上、フリップフロップについての各種の
配置例を挙げて本実施形態に係るレイアウト方法を説明
したが、他の配置がなされた場合も以上と全く同様であ
り、シフトレジスタを構成する後段のフリップフロップ
に先にクロックが供給されるようにクロック配線の接続
を行えばよい。

【００２１】

【発明の効果】以上説明したように、この発明によれ
ば、チップ面積の増大や回路全体の動作速度の低下とい
った犠牲を払うことなく、クロックスキューに起因した
誤動作の防止された半導体集積回路を提供することがで
きるという効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施形態である半導体集積回路
のチップレイアウトを示す図である。

【図２】 従来の半導体集積回路のチップレイアウトを
示す図である。

【図３】 従来の半導体集積回路のチップレイアウトを
示す図である。

【符号の説明】

１……クロックドライバ、４……櫛形クロック配線、５
１〜５７，６１〜６４，７１，７２……フリップフロッ
プ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロックを出力するクロックドライバ
   と、 前記クロックドライバから出力されるクロックが供給さ
   れる櫛型のクロック配線と、 各々前記クロック配線を介して前記クロックの供給を受
   ける複数の順序回路とを具備し、 前記複数の順序回路のうち一の順序回路から前記クロッ
   クによって出力される信号を他の順序回路が前記クロッ
   クによって取り込む関係にある場合に、前記クロックド
   ライバから当該一の順序回路に至る前記クロック配線の
   長さが前記クロックドライバから当該他の順序回路に至
   る前記クロック配線の長さよりも長くなるように前記ク
   ロック配線のパターンが形成されてなることを特徴とす
   る半導体集積回路。
2. 【請求項２】 クロックを出力するクロックドライバの
   配置を行うと共に該クロックを供給する櫛型のクロック
   配線を構成するための複数の配線パターンを配置し、 前記配線パターンに沿って前記クロックの供給を受ける
   複数の順序回路を配置し、 前記複数の順序回路のうち一の順序回路から前記クロッ
   クによって出力される信号を他の順序回路が前記クロッ
   クによって取り込む関係にある場合に、前記クロックド
   ライバから当該一の順序回路に至る前記クロック配線の
   長さが前記クロックドライバから当該他の順序回路に至
   る前記クロック配線の長さよりも長くなるように前記複
   数の配線パターン間の相互接続を行い、櫛型のクロック
   配線を形成することを特徴とする半導体集積回路のレイ
   アウト設計方法。