JPH11238850A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH11238850A JPH11238850A JP10037391A JP3739198A JPH11238850A JP H11238850 A JPH11238850 A JP H11238850A JP 10037391 A JP10037391 A JP 10037391A JP 3739198 A JP3739198 A JP 3739198A JP H11238850 A JPH11238850 A JP H11238850A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- cell
- flop
- dedicated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 フリップフロップを多く含む回路であって
も、消費電力やゲート数をそれほど増やさずに半導体基
板上に形成できる半導体集積回路を提供する。 【解決手段】 本発明の半導体集積回路は、複数のトラ
ンジスタからなる基本セル１と、外部とのインターフェ
ース用のＩ／Ｏセル領域２と、フリップフロップ用に最
適化された専用セル３とを有する。基本セル１とＩ／Ｏ
セル２の構造は従来のゲートアレイと同じである。専用
セル３は、例えば、消費電力とゲート数が最小になるよ
うな構造を有し、専用セル３内には、例えば、セット・
リセット端子付きのフリップフロップ１１が形成され
る。論理回路中のフリップフロップ１１を優先的に専用
セル３に割り付けることにより、消費電力とゲート数の
低減が図れる。
も、消費電力やゲート数をそれほど増やさずに半導体基
板上に形成できる半導体集積回路を提供する。 【解決手段】 本発明の半導体集積回路は、複数のトラ
ンジスタからなる基本セル１と、外部とのインターフェ
ース用のＩ／Ｏセル領域２と、フリップフロップ用に最
適化された専用セル３とを有する。基本セル１とＩ／Ｏ
セル２の構造は従来のゲートアレイと同じである。専用
セル３は、例えば、消費電力とゲート数が最小になるよ
うな構造を有し、専用セル３内には、例えば、セット・
リセット端子付きのフリップフロップ１１が形成され
る。論理回路中のフリップフロップ１１を優先的に専用
セル３に割り付けることにより、消費電力とゲート数の
低減が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、基本セルがアレイ
上に形成されたゲートアレイ等の半導体集積回路に関
し、特に、フリップフロップを形成可能なセルを有する
半導体集積回路に関する。
上に形成されたゲートアレイ等の半導体集積回路に関
し、特に、フリップフロップを形成可能なセルを有する
半導体集積回路に関する。
【０００２】
【従来の技術】従来のゲートアレイは、図９（ａ）に示
すように、同一構造の基本セル１がアレイ状に形成され
たコア領域４と、コア領域４の周囲に形成されたＩ／Ｏ
セル領域２とを有する。図９のような構造はマスタスラ
イス構造とも呼ばれる。
すように、同一構造の基本セル１がアレイ状に形成され
たコア領域４と、コア領域４の周囲に形成されたＩ／Ｏ
セル領域２とを有する。図９のような構造はマスタスラ
イス構造とも呼ばれる。
【０００３】ゲートアレイ上に形成される論理回路は、
タイミング的な不具合が生じないように、同期回路構成
にすることが多い。このため、フリップフロップの使用
頻度が高くなる傾向にあり、全回路中の１／２〜１／３
の回路素子をフリップフロップが占めるようになってき
た。
タイミング的な不具合が生じないように、同期回路構成
にすることが多い。このため、フリップフロップの使用
頻度が高くなる傾向にあり、全回路中の１／２〜１／３
の回路素子をフリップフロップが占めるようになってき
た。
【０００４】従来のゲートアレイは、図９に示すよう
に、同一構造の基本セル１を一面に敷き詰めた構造を有
するため、これら基本セル１を複数用いてフリップフロ
ップを形成していた。例えば、図９（ｂ）は７個の基本
セル１を用いてフリップフロップ１１′を形成した例を
示す。
に、同一構造の基本セル１を一面に敷き詰めた構造を有
するため、これら基本セル１を複数用いてフリップフロ
ップを形成していた。例えば、図９（ｂ）は７個の基本
セル１を用いてフリップフロップ１１′を形成した例を
示す。
【０００５】図９（ｂ）に示すように、フリップフロッ
プ１１′を１個形成するのにかなりの数の基本セル１を
消費するため、ゲートアレイ上に構成される論理回路に
多数のフリップフロップが含まれる場合には、チップサ
イズを大きくせざるを得なかった。
プ１１′を１個形成するのにかなりの数の基本セル１を
消費するため、ゲートアレイ上に構成される論理回路に
多数のフリップフロップが含まれる場合には、チップサ
イズを大きくせざるを得なかった。
【０００６】
【発明が解決しようとする課題】しかしながら、チップ
サイズが大きくなるほど、チップの消費電力が増えると
いう問題がある。特に、フリップフロップはクロックに
同期して動作するため、他の回路素子（例えば、ゲート
やインバータ）よりも消費電力が多く、さらに、最近は
クロックが高速化する傾向にあるため、クロックライン
における消費電力の増大が大きな問題となってきた。
サイズが大きくなるほど、チップの消費電力が増えると
いう問題がある。特に、フリップフロップはクロックに
同期して動作するため、他の回路素子（例えば、ゲート
やインバータ）よりも消費電力が多く、さらに、最近は
クロックが高速化する傾向にあるため、クロックライン
における消費電力の増大が大きな問題となってきた。
【０００７】また、チップサイズが大きくなるほど、配
線の引き回し量も増えるため、信号の伝搬遅延時間が大
きくなり、電気的特性が低下してしまう。さらには、チ
ップサイズが大きくなるほど、歩留まりが悪くなり、製
造コストも高くなる。
線の引き回し量も増えるため、信号の伝搬遅延時間が大
きくなり、電気的特性が低下してしまう。さらには、チ
ップサイズが大きくなるほど、歩留まりが悪くなり、製
造コストも高くなる。
【０００８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、フリップフロップを多く含む
ような回路であっても、消費電力やゲート数をそれほど
増やさずに半導体基板上に形成できる半導体集積回路を
提供することにある。
ものであり、その目的は、フリップフロップを多く含む
ような回路であっても、消費電力やゲート数をそれほど
増やさずに半導体基板上に形成できる半導体集積回路を
提供することにある。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、半導体基板上に、複数のト
ランジスタを有する基本セルをアレイ上に形成し、これ
ら基本セルに対して選択的に配線処理を行えるようにし
た半導体集積回路において、前記基本セルとは別個に、
フリップフリップ用に最適化された専用セルを前記半導
体基板上に少なくとも１つ形成するものである。
ために、請求項１の発明は、半導体基板上に、複数のト
ランジスタを有する基本セルをアレイ上に形成し、これ
ら基本セルに対して選択的に配線処理を行えるようにし
た半導体集積回路において、前記基本セルとは別個に、
フリップフリップ用に最適化された専用セルを前記半導
体基板上に少なくとも１つ形成するものである。
【００１０】
【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図面を参照しながら具体的に説明する。以
下に説明する半導体集積回路は、ゲートアレイあるいは
マスタスライスと呼ばれるものである。
路について、図面を参照しながら具体的に説明する。以
下に説明する半導体集積回路は、ゲートアレイあるいは
マスタスライスと呼ばれるものである。
【００１１】図１は一実施形態のゲートアレイのセル構
造を示す図である。図１のゲートアレイは、複数のトラ
ンジスタからなる基本セル１がアレイ状に形成されたコ
ア領域４と、外部とのインターフェース用のＩ／Ｏセル
領域２と、フリップフロップ用に最適化された専用セル
３とを有する。基本セル１とＩ／Ｏセル２の構造は従来
のゲートアレイと同じであり、例えば基本セル１は図２
のような構造を有する。
造を示す図である。図１のゲートアレイは、複数のトラ
ンジスタからなる基本セル１がアレイ状に形成されたコ
ア領域４と、外部とのインターフェース用のＩ／Ｏセル
領域２と、フリップフロップ用に最適化された専用セル
３とを有する。基本セル１とＩ／Ｏセル２の構造は従来
のゲートアレイと同じであり、例えば基本セル１は図２
のような構造を有する。
【００１２】図２に示すように、基本セル１は、ＰＭＯ
ＳトランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＱ
３，Ｑ４とで構成され、ＰＭＯＳトランジスタＱ１，Ｑ
２はソース領域とドレイン領域を共有化しており、同様
に、ＮＭＯＳトランジスタＱ３，Ｑ４もソース領域とド
レイン領域を共有化している。
ＳトランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＱ
３，Ｑ４とで構成され、ＰＭＯＳトランジスタＱ１，Ｑ
２はソース領域とドレイン領域を共有化しており、同様
に、ＮＭＯＳトランジスタＱ３，Ｑ４もソース領域とド
レイン領域を共有化している。
【００１３】図３（ａ）は図１に示した専用セル３周辺
の概略レイアウト図、図３（ｂ）は専用セル３のブロッ
ク図、図３（ｃ）はその詳細回路図である。専用セル３
内には、図３（ｂ）に示すようにセット端子ＳＤおよび
リセット端子ＣＤ付きのフリップフロップ１１が形成さ
れる。このフリップフロップ１１は、図３（ｃ）に示す
ように、ＮＡＮＤゲートＧ１〜Ｇ４と、トランスファゲ
ートＴＧ１〜ＴＧ４と、インバータＩＮＶ１〜ＩＮＶ５
とで構成される。
の概略レイアウト図、図３（ｂ）は専用セル３のブロッ
ク図、図３（ｃ）はその詳細回路図である。専用セル３
内には、図３（ｂ）に示すようにセット端子ＳＤおよび
リセット端子ＣＤ付きのフリップフロップ１１が形成さ
れる。このフリップフロップ１１は、図３（ｃ）に示す
ように、ＮＡＮＤゲートＧ１〜Ｇ４と、トランスファゲ
ートＴＧ１〜ＴＧ４と、インバータＩＮＶ１〜ＩＮＶ５
とで構成される。
【００１４】図１の専用セル３内のフリップフロップ１
１は、消費電力と素子面積が最小になるように最適化さ
れており、各専用セル３は、図３（ａ）に示すように、
基本セル１の三個分のサイズを有する。なお、図３
（ａ）は一例であり、専用セル３のサイズは、基本セル
１の三個分とは限らない。図３（ａ）は、縦方向に隣接
して形成された複数の専用セル３のうち、中央の専用セ
ル３を実際にフリップフロップ１１として利用する例を
示している。
１は、消費電力と素子面積が最小になるように最適化さ
れており、各専用セル３は、図３（ａ）に示すように、
基本セル１の三個分のサイズを有する。なお、図３
（ａ）は一例であり、専用セル３のサイズは、基本セル
１の三個分とは限らない。図３（ａ）は、縦方向に隣接
して形成された複数の専用セル３のうち、中央の専用セ
ル３を実際にフリップフロップ１１として利用する例を
示している。
【００１５】図４は図３（ｃ）のフリップフロップ１１
の動作タイミング図であり、以下、図４を用いて、図３
（ｃ）のフリップフロップ１１の動作を説明する。な
お、図３，４で記号の上にバーを付けた信号を、本明細
書中では、記号の後に「バー」という文字を付けて表
す。
の動作タイミング図であり、以下、図４を用いて、図３
（ｃ）のフリップフロップ１１の動作を説明する。な
お、図３，４で記号の上にバーを付けた信号を、本明細
書中では、記号の後に「バー」という文字を付けて表
す。
【００１６】初期状態として、インバータＩＮＶ４の出
力である正転出力端子Ｑはローレベル、インバータＩＮ
Ｖ５の出力である反転出力端子Ｑバーはハイレベル、デ
ータ入力端子Ｄはローレベル、クロック端子ＣＰはロー
レベル、セット端子ＳＤおよびリセット端子ＣＤはハイ
レベルとする。
力である正転出力端子Ｑはローレベル、インバータＩＮ
Ｖ５の出力である反転出力端子Ｑバーはハイレベル、デ
ータ入力端子Ｄはローレベル、クロック端子ＣＰはロー
レベル、セット端子ＳＤおよびリセット端子ＣＤはハイ
レベルとする。
【００１７】図４の時刻Ｔ１より前は、トランスファゲ
ートＴＧ１が導通状態で、トランスファゲートＴＧ２，
ＴＧ３が非導通状態であり、トランスファゲートＴＧ１
の出力であるａ点はハイレベルになり、トランスファゲ
ートＴＧ３の出力であるｃ点はローレベルになる。
ートＴＧ１が導通状態で、トランスファゲートＴＧ２，
ＴＧ３が非導通状態であり、トランスファゲートＴＧ１
の出力であるａ点はハイレベルになり、トランスファゲ
ートＴＧ３の出力であるｃ点はローレベルになる。
【００１８】時刻Ｔ１になると、クロックＣＰがハイレ
ベルになるため、トランスファゲートＴＧ１は遮断状態
になり、ａ点は、データ入力端子Ｄの論理にかかわら
ず、時刻Ｔ１の直前の論理（ハイレベル）を保持する。
また、トランスファゲートＴＧ２，ＴＧ３は導通状態に
なる。
ベルになるため、トランスファゲートＴＧ１は遮断状態
になり、ａ点は、データ入力端子Ｄの論理にかかわら
ず、時刻Ｔ１の直前の論理（ハイレベル）を保持する。
また、トランスファゲートＴＧ２，ＴＧ３は導通状態に
なる。
【００１９】時刻Ｔ２になると、データ入力端子Ｄがハ
イレベルになるが、この時点ではトランスファゲートＴ
Ｇ１は非導通状態のため、ａ点の論理はハイレベルのま
ま変化しない。
イレベルになるが、この時点ではトランスファゲートＴ
Ｇ１は非導通状態のため、ａ点の論理はハイレベルのま
ま変化しない。
【００２０】時刻Ｔ３になると、クロック端子ＣＰがロ
ーレベルになり、トランスファゲートＴＧ１は導通状態
になり、トランスファゲートＴＧ２，ＴＧ３は非導通状
態になる。この時点では、データ入力端子Ｄはハイレベ
ルであるため、ａ点はローレベルに、ｂ点はハイレベル
になる。
ーレベルになり、トランスファゲートＴＧ１は導通状態
になり、トランスファゲートＴＧ２，ＴＧ３は非導通状
態になる。この時点では、データ入力端子Ｄはハイレベ
ルであるため、ａ点はローレベルに、ｂ点はハイレベル
になる。
【００２１】時刻Ｔ４になると、データ入力端子Ｄはロ
ーレベルになり、ａ点はハイレベルに、ｂ点はローレベ
ルになる。時刻Ｔ５になると、データ入力端子Ｄはハイ
レベルになり、ａ点はローレベルに、ｂ点はハイレベル
になる。
ーレベルになり、ａ点はハイレベルに、ｂ点はローレベ
ルになる。時刻Ｔ５になると、データ入力端子Ｄはハイ
レベルになり、ａ点はローレベルに、ｂ点はハイレベル
になる。
【００２２】時刻Ｔ６になると、クロック端子ＣＰがハ
イレベルになり、トランスファゲートＴＧ１は非導通状
態に、トランスファゲートＴＧ２，ＴＧ３は導通状態に
なる。したがって、ｃ点はハイレベルに、ｄ点はローレ
ベルに、正転出力端子Ｑはハイレベルに、反転出力端子
Ｑバーはローレベルになる。
イレベルになり、トランスファゲートＴＧ１は非導通状
態に、トランスファゲートＴＧ２，ＴＧ３は導通状態に
なる。したがって、ｃ点はハイレベルに、ｄ点はローレ
ベルに、正転出力端子Ｑはハイレベルに、反転出力端子
Ｑバーはローレベルになる。
【００２３】時刻Ｔ７になると、データ入力端子Ｄはロ
ーレベルになるが、トランスファゲートＴＧ１が非導通
状態であるため、ａ〜ｄ点の論理は変化しない。
ーレベルになるが、トランスファゲートＴＧ１が非導通
状態であるため、ａ〜ｄ点の論理は変化しない。
【００２４】図３に示した専用セル３は、例えば図３
（ｃ）の構成のフリップフロップ１１を形成可能な基本
セル構造を有する。その際、フリップフロップ１１の消
費電力やセル数がなるべく少なくなるようにレイアウト
パターンを形成する。また、フリップフロップ１１の動
作速度がなるべく速くなるようなレイアウトパターンを
形成してもよい。
（ｃ）の構成のフリップフロップ１１を形成可能な基本
セル構造を有する。その際、フリップフロップ１１の消
費電力やセル数がなるべく少なくなるようにレイアウト
パターンを形成する。また、フリップフロップ１１の動
作速度がなるべく速くなるようなレイアウトパターンを
形成してもよい。
【００２５】ところで、一般の論理回路で使用されるフ
リップフロップ１１には複数のタイプがあり、例えば、
図３の他に、図５（ａ）のようなセット端子を持たない
フリップフロップ１１ａや、リセット端子を持たないフ
リップフロップもある。図５（ａ）のフリップフロップ
１１ａは、図５（ｂ）の回路で構成されるため、図３
（ｃ）のフリップフロップ１１内の点線部分だけを利用
することで、容易に構成することができる。すなわち、
専用セル３を用いて各種のフリップフロップ１１を構成
することができる。
リップフロップ１１には複数のタイプがあり、例えば、
図３の他に、図５（ａ）のようなセット端子を持たない
フリップフロップ１１ａや、リセット端子を持たないフ
リップフロップもある。図５（ａ）のフリップフロップ
１１ａは、図５（ｂ）の回路で構成されるため、図３
（ｃ）のフリップフロップ１１内の点線部分だけを利用
することで、容易に構成することができる。すなわち、
専用セル３を用いて各種のフリップフロップ１１を構成
することができる。
【００２６】図６は、図１に示したフリップフロップに
最適化された専用セル３の一例を示すレイアウト図であ
る。また、図７は、図６に示す専用セル３を用いて図３
（ｃ）のフリップフロップ１１を構成した例を示すレイ
アウト図である。図７の黒色で示した部分が配線部分に
対応する。
最適化された専用セル３の一例を示すレイアウト図であ
る。また、図７は、図６に示す専用セル３を用いて図３
（ｃ）のフリップフロップ１１を構成した例を示すレイ
アウト図である。図７の黒色で示した部分が配線部分に
対応する。
【００２７】なお、フリップフロップ１１に最適化され
た専用セル３をチップ上のどこに形成するかは、ゲート
アレイ上に構成される論理回路に応じて決めればよい。
例えば、図８はチップ上の四隅付近に、上述した専用セ
ル３を複数ずつ形成した例を示す図である。一般的な論
理回路では、回路の入力段や出力段で入出力信号をクロ
ックに同期化することが多いため、図１のようなフリッ
プフロップ１１に最適化された専用セル３をチップの四
隅に形成すれば、配線遅延時間を短くできる。このよう
に、本実施形態のゲートアレイは、フリップフロップ１
１に最適化された専用セル３をチップ上に形成するよう
にしたため、多数のフリップフロップ１１を有する論理
回路をゲートアレイ上に構成する場合であっても、消費
電力がそれほど増えなくなる。特に、従来問題となった
クロックラインでの消費電力を大幅に低減できる。
た専用セル３をチップ上のどこに形成するかは、ゲート
アレイ上に構成される論理回路に応じて決めればよい。
例えば、図８はチップ上の四隅付近に、上述した専用セ
ル３を複数ずつ形成した例を示す図である。一般的な論
理回路では、回路の入力段や出力段で入出力信号をクロ
ックに同期化することが多いため、図１のようなフリッ
プフロップ１１に最適化された専用セル３をチップの四
隅に形成すれば、配線遅延時間を短くできる。このよう
に、本実施形態のゲートアレイは、フリップフロップ１
１に最適化された専用セル３をチップ上に形成するよう
にしたため、多数のフリップフロップ１１を有する論理
回路をゲートアレイ上に構成する場合であっても、消費
電力がそれほど増えなくなる。特に、従来問題となった
クロックラインでの消費電力を大幅に低減できる。
【００２８】また、フリップフロップ１１に最適化され
た専用セル３を形成すれば、従来のように基本セル１を
用いてフリップフロップ１１を形成する場合に比べて、
ゲート数（必要なコア面積）を削減でき、チップサイズ
を小型化できる。
た専用セル３を形成すれば、従来のように基本セル１を
用いてフリップフロップ１１を形成する場合に比べて、
ゲート数（必要なコア面積）を削減でき、チップサイズ
を小型化できる。
【００２９】また、ゲート数や消費電力だけでなく、動
作速度を考慮に入れて専用セル３を形成することもで
き、基本セル１の構造を変更せずに論理回路の動作速度
を向上できる。さらに、チップ上に形成される専用セル
３の個数や専用セル３の形成箇所を使用目的に応じて設
定することにより、配線遅延量やノイズの低減が図れ
る。
作速度を考慮に入れて専用セル３を形成することもで
き、基本セル１の構造を変更せずに論理回路の動作速度
を向上できる。さらに、チップ上に形成される専用セル
３の個数や専用セル３の形成箇所を使用目的に応じて設
定することにより、配線遅延量やノイズの低減が図れ
る。
【００３０】ところで、チップ上に形成された専用セル
３の数よりも、ゲートアレイ上に構成される論理回路内
のフリップフロップ１１の数が多い場合には、すべての
専用セル３をフリップフロップ１１用に用い、足りない
分は基本セル１を用いてフリップフロップ１１を形成す
ればよい。
３の数よりも、ゲートアレイ上に構成される論理回路内
のフリップフロップ１１の数が多い場合には、すべての
専用セル３をフリップフロップ１１用に用い、足りない
分は基本セル１を用いてフリップフロップ１１を形成す
ればよい。
【００３１】また、１個の専用セル３内に、フリップフ
ロップ１１を１つだけ形成するのではなく、複数個のフ
リップフロップ１１を形成してもよい。また、それぞれ
異なる種類のフリップフロップ１１に対して最適化され
た複数種類の専用セル３を設けてもよい。
ロップ１１を１つだけ形成するのではなく、複数個のフ
リップフロップ１１を形成してもよい。また、それぞれ
異なる種類のフリップフロップ１１に対して最適化され
た複数種類の専用セル３を設けてもよい。
【００３２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、フリップフロップ用に最適化された専用セルを半
導体基板上に形成するため、多数のフリップフロップを
含む論理回路を半導体基板上に形成する場合であって
も、消費電力がそれほど増えず、また、チップ面積もそ
れほど大きくならない。特に、従来問題となったクロッ
クラインにおける消費電力を低減でき、チップサイズの
さらなる大型化も可能となる。
れば、フリップフロップ用に最適化された専用セルを半
導体基板上に形成するため、多数のフリップフロップを
含む論理回路を半導体基板上に形成する場合であって
も、消費電力がそれほど増えず、また、チップ面積もそ
れほど大きくならない。特に、従来問題となったクロッ
クラインにおける消費電力を低減でき、チップサイズの
さらなる大型化も可能となる。
【図１】一実施形態のゲートアレイのセル構造を示す
図。
図。
【図２】基本セルの構造を示す図。
【図３】（ａ）は専用セル周辺の概略レイアウト図、
（ｂ）は専用セルのブロック図、（ｃ）はその詳細回路
図。
（ｂ）は専用セルのブロック図、（ｃ）はその詳細回路
図。
【図４】図３（ｃ）のフリップフロップの動作タイミン
グ図。
グ図。
【図５】セット端子を持たないフリップフロップを説明
する図。
する図。
【図６】図１に示したフリップフロップに最適化された
専用セルの一例を示すレイアウト図。
専用セルの一例を示すレイアウト図。
【図７】図６に示す専用セルを用いて図３（ｃ）のフリ
ップフロップを構成した例を示すレイアウト図。
ップフロップを構成した例を示すレイアウト図。
【図８】チップ上の四隅に専用セルを形成した例を示す
図。
図。
【図９】従来のゲートアレイの構造を示す図。
１ 基本セル ２ Ｉ／Ｏセル領域 ３ 専用セル ４ コア領域
Claims (5)
- 【請求項１】半導体基板上に、複数のトランジスタを有
する基本セルをアレイ上に形成し、 これら基本セルに対して選択的に配線処理を行えるよう
にした半導体集積回路において、 前記基本セルとは別個に、フリップフリップ用に最適化
された専用セルを前記半導体基板上に少なくとも１つ形
成したことを特徴とする半導体集積回路。 - 【請求項２】前記専用セルは、消費電力を考慮に入れて
形成されることを特徴とする請求項１に記載の半導体集
積回路。 - 【請求項３】前記専用セルは、セル数を考慮に入れて形
成されることを特徴とする請求項１または２に記載の半
導体集積回路。 - 【請求項４】前記専用セルは、動作速度を考慮に入れて
形成されることを特徴とする請求項１〜３のいずれかに
記載の半導体集積回路。 - 【請求項５】前記半導体基板上に論理回路を形成する
際、前記論理回路中に含まれる少なくとも一部のフリッ
プフロップは、前記専用セルを用いて形成されることを
特徴とする請求項１〜４のいずれかに記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037391A JPH11238850A (ja) | 1998-02-19 | 1998-02-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037391A JPH11238850A (ja) | 1998-02-19 | 1998-02-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238850A true JPH11238850A (ja) | 1999-08-31 |
Family
ID=12496240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10037391A Pending JPH11238850A (ja) | 1998-02-19 | 1998-02-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238850A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345328A2 (en) * | 2002-03-13 | 2003-09-17 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| WO2010113713A1 (ja) * | 2009-03-30 | 2010-10-07 | 広島市 | 半導体装置 |
| US9082508B2 (en) | 2013-08-30 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1998
- 1998-02-19 JP JP10037391A patent/JPH11238850A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345328A2 (en) * | 2002-03-13 | 2003-09-17 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| US6992504B2 (en) | 2002-03-13 | 2006-01-31 | Nec Electronics Corporation | General-purpose logic array and ASIC using the same |
| EP1345328A3 (en) * | 2002-03-13 | 2009-09-16 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| WO2010113713A1 (ja) * | 2009-03-30 | 2010-10-07 | 広島市 | 半導体装置 |
| JP2010239325A (ja) * | 2009-03-30 | 2010-10-21 | Hiroshima Ichi | 半導体装置 |
| US8283945B2 (en) | 2009-03-30 | 2012-10-09 | Taiyo Yuden Co., Ltd. | Semiconductor device |
| US9082508B2 (en) | 2013-08-30 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101087307B1 (ko) | 반도체 집적 회로 장치 | |
| US4701778A (en) | Semiconductor integrated circuit having overlapping circuit cells and method for designing circuit pattern therefor | |
| JP2003133416A (ja) | 半導体集積回路およびスタンダードセル配置設計方法 | |
| US20210263100A1 (en) | Multibit vectored sequential with scan | |
| US11386254B2 (en) | Semiconductor circuit and semiconductor circuit layout system | |
| JP2011054980A (ja) | 半導体集積回路装置 | |
| JP3152642B2 (ja) | 半導体集積回路装置 | |
| JPH0677403A (ja) | 半導体集積回路装置及びその設計方法 | |
| JPH11238850A (ja) | 半導体集積回路 | |
| US7126405B2 (en) | Method and apparatus for a distributed clock generator | |
| JPH0252428B2 (ja) | ||
| JP2001210718A (ja) | 半導体集積回路及びその設計方法 | |
| JP2000040809A (ja) | 半導体装置 | |
| JPS60171735A (ja) | 半導体集積回路装置 | |
| JPH10261781A (ja) | 半導体装置及びシステム | |
| JP2006324471A (ja) | 半導体集積回路装置 | |
| JP2005129749A (ja) | 信号分配用マクロセルを有する半導体装置 | |
| JP3851300B2 (ja) | 半導体集積回路装置 | |
| JPH0729389A (ja) | シフトレジスタ回路 | |
| JPH0395957A (ja) | 半導体論理集積回路 | |
| JPH07297290A (ja) | 半導体集積回路装置 | |
| JP2004335589A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JP2005268245A (ja) | 半導体装置の製造方法 | |
| JP2004207530A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPH11265998A (ja) | 半導体装置の製造方法及び半導体装置 |