JP2004335589A - 半導体集積回路及びそのレイアウト設計方法 - Google Patents
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Abstract
【課題】RAM等のメモリセルとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計において、回路規模を削減しながらクロック信号のスキューを容易に合わせる。
【解決手段】このレイアウト設計方法は、半導体集積回路の回路情報を表すネットリストをコンピュータに入力するステップ(a)と、ネットリストに含まれている回路の配置を行うステップ(b)と、順序論理回路のスキュー合わせ込み条件に基づいて、順序論理回路に接続される第1のクロックツリー回路の配置を行うステップ(c)と、メモリセルアレイのスキュー合わせ込み条件に基づいて、メモリセルアレイに接続される第2のクロックツリー回路の配置を行うステップ(d)と、ネットリストに含まれている回路及び第1及び第2のクロックツリー回路の配線を行うステップ(e)とを具備する。
【選択図】 図1
【解決手段】このレイアウト設計方法は、半導体集積回路の回路情報を表すネットリストをコンピュータに入力するステップ(a)と、ネットリストに含まれている回路の配置を行うステップ(b)と、順序論理回路のスキュー合わせ込み条件に基づいて、順序論理回路に接続される第1のクロックツリー回路の配置を行うステップ(c)と、メモリセルアレイのスキュー合わせ込み条件に基づいて、メモリセルアレイに接続される第2のクロックツリー回路の配置を行うステップ(d)と、ネットリストに含まれている回路及び第1及び第2のクロックツリー回路の配線を行うステップ(e)とを具備する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、メモリセルアレイとフリップフロップ等の順序論理回路とを含むASIC(application specific IC:特定用途向けIC)等の半導体集積回路のレイアウト設計方法に関し、さらに、そのようなレイアウト設計方法を用いて製造された半導体集積回路に関する。
【0002】
【従来の技術】
RAM等のメモリセルアレイとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計においては、RAM等のセルとフリップフロップ等のセルとを区別せずに、一律にスキューを削減するようにしていた。ここで、クロックツリー回路とは、入力されるクロック信号を複数のクロック信号に分岐して出力するために用いられる複数のバッファ又は複数のインバータの集合体のことをいう。
【0003】
具体的には、図2に示すように、クロック信号が供給されるクロック信号入力端子(パッド)に接続された入力バッファ1と、入力バッファ1からクロック信号が供給されて動作する一群のフリップフロップ11〜14と、RAM21及び22とを含む半導体集積回路のレイアウト設計を行う場合について考える。
【0004】
コンピュータを用いて、半導体集積回路に含まれる複数の回路の情報を表すネットリストに基づいてこれらの回路の配置を行った後で、CTS(クロックツリーシンセシス)と呼ばれる機能を用いて、図5に示すように、バッファ51〜57を含むクロックツリー回路50を挿入する。
【0005】
図6は、ネットリストに含まれている回路とクロックツリー回路の配置を示すレイアウト図である。図6に示すように、半導体基板の周辺部に並べられた複数の入出力セルの内の1つに、クロック信号の入力バッファ1が形成されている。入力バッファ1の出力端子は、バッファ51の入力端子に接続される。バッファ51から出力されるクロック信号は、バッファ52及び53を介してフリップフロップ11及び12のクロック信号入力端子Cに接続されると共に、バッファ54及び56の入力端子に接続される。
【0006】
バッファ54から出力されるクロック信号は、バッファ55を介してフリップフロップ13のクロック信号入力端子Cに接続されると共に、RAM21のクロック信号入力端子に接続される。また、バッファ56から出力されるクロック信号は、バッファ57を介してフリップフロップ14のクロック信号入力端子Cに接続されると共に、RAM22のクロック信号入力端子に接続される。
【0007】
しかしながら、大規模なメモリセルとフリップフロップ等との間ではクロック信号のスキューを合わせるのが困難であり、クロックツリー回路内に多数のバッファを配置する必要が生じるために、配線が複雑になったり、基板面積や消費電力が増加してしまうという問題があった。
【0008】
ところで、下記の特許文献1には、高いクロック周波数においても、ブロック間のクロックスキューを低減して安定動作させるクロックスキュー補正回路が開示されている。しかしながら、このクロックスキュー補正回路は、可変遅延手段や可変周波数発振手段を含む位相同期ループを必要とするので、回路規模が大きくなってしまう。
【0009】
【特許文献1】
特開平9−148919号公報 (第1頁、図1)
【0010】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、RAM等のメモリセルとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計において、回路規模を削減しながらクロック信号のスキューを容易に合わせることを目的とする。さらに、本発明は、そのようなレイアウト設計方法を用いて製造された半導体集積回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るレイアウト設計方法は、メモリセルアレイと順序論理回路とを含む半導体集積回路のレイアウトをコンピュータを用いて設計する方法であって、半導体集積回路の回路情報を表すネットリストをコンピュータに入力するステップ(a)と、ネットリストに含まれている回路の配置を行うステップ(b)と、順序論理回路のスキュー合わせ込み条件に基づいて、順序論理回路に接続される第1のクロックツリー回路の配置を行うステップ(c)と、メモリセルアレイのスキュー合わせ込み条件に基づいて、メモリセルアレイに接続される第2のクロックツリー回路の配置を行うステップ(d)と、ネットリストに含まれている回路及び第1及び第2のクロックツリー回路の配線を行うステップ(e)とを具備する。
【0012】
ここで、ステップ(c)が、第1のクロックツリー回路の配置を行った後で、順序論理回路におけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下でない場合に第1のクロックツリー回路の再配置を行うことを含み、ステップ(d)が、第2のクロックツリー回路の配置を行った後で、少なくともメモリセルアレイにおけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下でない場合に第2のクロックツリー回路の再配置を行うことを含むようにしても良い。
【0013】
また、本発明に係る半導体集積回路は、上記のレイアウト設計方法を用いて製造される。ここで、メモリセルアレイが、RAMのメモリセルアレイを含んでも良いし、順序論理回路が、フリップフロップを含んでも良い。
【0014】
以上の様に構成した本発明によれば、順序論理回路におけるクロック信号のスキュー合わせ込みとメモリセルアレイにおけるクロック信号のスキュー合わせ込みとを別々に行うので、クロックツリー回路の回路規模を削減しながらスキューを合わせることができる。その結果、配線が簡単になり、基板面積や消費電力が削減される。
【0015】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路のレイアウト設計方法を示すフローチャートである。
【0016】
まず、ステップS1において、半導体集積回路の回路設計を行い、ネットリストを作成する。ここでは、図2に示すような回路を含む半導体集積回路のレイアウトを設計するものとする。なお、図2に示す回路には、クロックツリー回路は含まれていない。
【0017】
図2に示すように、クロック信号が供給されるクロック信号入力端子(パッド)が、入力バッファ1の入力端子に接続されている。入力バッファ1の出力端子は、順序論理回路を構成する一群のフリップフロップ11〜14のクロック信号入力端子Cに接続されると共に、メモリセルアレイをそれぞれ構成するRAM21及び22のクロック信号入力端子に接続されている。フリップフロップ11〜14の各々は、クロック信号入力端子Cに供給されるクロック信号に同期して、データ入力端子Dに供給されるデータをラッチして出力端子Qから出力する。
【0018】
ネットリストは、上記の入力バッファ1やフリップフロップ11〜14やRAM21及び22等を半導体集積回路において形成するための複数のセルに関する情報と、これらのセル間の配線に関する情報とを含んでいる。
【0019】
再び図1を参照すると、ステップS2において、作成されたネットリストをコンピュータに入力する。次に、ステップS3において、コンピュータ上で動作する自動配置配線ツールを用いて、ネットリストに基づいてセルの初期配置を行う。
【0020】
ステップS4において、コンピュータ上で動作するCTS(クロックツリーシンセシス)と呼ばれる機能を用いることにより、順序論理回路のスキュー合わせ込み条件が設定されているファイルに基づいて、順序論理回路に接続される第1のクロックツリー回路30(図3参照)の配置を行う。これにより、図3に示すように、入力バッファ1とフリップフロップ11〜14との間に、バッファ31〜33が挿入される。
【0021】
ステップS5において、順序論理回路におけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下となっていない場合には、ステップS4に戻って第1のクロックツリー回路30の再配置を行う。このようにして、順序論理回路におけるクロック信号のスキューが合わせ込まれる。
【0022】
ステップS6において、CTSを用いて、メモリセルアレイのスキュー合わせ込み条件が設定されているファイルに基づいて、メモリセルアレイに接続される第2のクロックツリー回路40(図3参照)の配置を行う。これにより、図3に示すように、入力バッファ1とRAM21及び22との間に、バッファ41及び42が挿入される。
【0023】
ステップS7において、少なくともメモリセルアレイにおけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下となっていない場合には、ステップS6に戻って第2のクロックツリー回路40の再配置を行う。このようにして、メモリセルアレイにおけるクロック信号のスキューが合わせ込まれる。なお、必要な場合には、ステップS7において、順序論理回路とメモリセルアレイとの両方におけるクロック信号のスキューをチェックするようにしても良い。
【0024】
ステップS8において、ネットリストに含まれている回路と第1及び第2のクロックツリー回路の配線を行う。なお、配線が不可能であった場合には、ネットリストに含まれている回路と第1及び第2のクロックツリー回路との内のいずれかの配置を変更する。その後、再びステップS4に移行して、クロック信号のスキューの合わせ込みを行う。
【0025】
図4は、ネットリストに含まれている回路と第1及び第2のクロックツリー回路の配置を示すレイアウト図である。図4に示すように、半導体基板の周辺部に並べられた複数の入出力セルの内の1つに、クロック信号の入力バッファ1が形成されている。入力バッファ1の出力端子に接続された配線は、順序論理回路用とメモリセルアレイ用とに分岐される。
【0026】
順序論理回路用の配線は、バッファ31の入力端子に接続され、バッファ31の出力端子は、バッファ32及び33の入力端子に接続される。バッファ32の出力端子は、フリップフロップ11及び12のクロック信号入力端子Cに接続され、バッファ33の出力端子は、フリップフロップ13及び14のクロック信号入力端子Cに接続される。
【0027】
メモリセルアレイ用の配線は、バッファ41及び42の入力端子に接続される。バッファ41の出力端子は、RAM21のクロック信号入力端子に接続され、バッファ42の出力端子は、RAM22のクロック信号入力端子に接続される。
【0028】
これにより、クロック信号のスキューを、順序論理回路系とメモリセルアレイ系とに分けて合わせ込むことが可能となるので、図6に示す従来のレイアウト設計方法によるレイアウトと比較して、クロックツリー回路を構成するバッファ又はインバータの数を減少させることができる。その結果、クロック信号の遅延時間や消費電流が低減され、基板面積も小さくて済む。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るレイアウト設計方法を示すフロー図。
【図2】レイアウト設計対象となる回路の構成を示す図。
【図3】本発明の一実施形態による回路の構成を示す図。
【図4】本発明の一実施形態による回路の配置を示す図。
【図5】従来のレイアウト設計方法による回路の構成を示す図。
【図6】従来のレイアウト設計方法による回路の配置を示す図。
【符号の説明】
1 入力バッファ、 11〜14 フリップフロップ、 21、22 RAM、 30 第1のクロックツリー回路、 31〜33 バッファ、 40 第2のクロックツリー回路、 41、42 バッファ
【発明の属する技術分野】
本発明は、メモリセルアレイとフリップフロップ等の順序論理回路とを含むASIC(application specific IC:特定用途向けIC)等の半導体集積回路のレイアウト設計方法に関し、さらに、そのようなレイアウト設計方法を用いて製造された半導体集積回路に関する。
【0002】
【従来の技術】
RAM等のメモリセルアレイとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計においては、RAM等のセルとフリップフロップ等のセルとを区別せずに、一律にスキューを削減するようにしていた。ここで、クロックツリー回路とは、入力されるクロック信号を複数のクロック信号に分岐して出力するために用いられる複数のバッファ又は複数のインバータの集合体のことをいう。
【0003】
具体的には、図2に示すように、クロック信号が供給されるクロック信号入力端子(パッド)に接続された入力バッファ1と、入力バッファ1からクロック信号が供給されて動作する一群のフリップフロップ11〜14と、RAM21及び22とを含む半導体集積回路のレイアウト設計を行う場合について考える。
【0004】
コンピュータを用いて、半導体集積回路に含まれる複数の回路の情報を表すネットリストに基づいてこれらの回路の配置を行った後で、CTS(クロックツリーシンセシス)と呼ばれる機能を用いて、図5に示すように、バッファ51〜57を含むクロックツリー回路50を挿入する。
【0005】
図6は、ネットリストに含まれている回路とクロックツリー回路の配置を示すレイアウト図である。図6に示すように、半導体基板の周辺部に並べられた複数の入出力セルの内の1つに、クロック信号の入力バッファ1が形成されている。入力バッファ1の出力端子は、バッファ51の入力端子に接続される。バッファ51から出力されるクロック信号は、バッファ52及び53を介してフリップフロップ11及び12のクロック信号入力端子Cに接続されると共に、バッファ54及び56の入力端子に接続される。
【0006】
バッファ54から出力されるクロック信号は、バッファ55を介してフリップフロップ13のクロック信号入力端子Cに接続されると共に、RAM21のクロック信号入力端子に接続される。また、バッファ56から出力されるクロック信号は、バッファ57を介してフリップフロップ14のクロック信号入力端子Cに接続されると共に、RAM22のクロック信号入力端子に接続される。
【0007】
しかしながら、大規模なメモリセルとフリップフロップ等との間ではクロック信号のスキューを合わせるのが困難であり、クロックツリー回路内に多数のバッファを配置する必要が生じるために、配線が複雑になったり、基板面積や消費電力が増加してしまうという問題があった。
【0008】
ところで、下記の特許文献1には、高いクロック周波数においても、ブロック間のクロックスキューを低減して安定動作させるクロックスキュー補正回路が開示されている。しかしながら、このクロックスキュー補正回路は、可変遅延手段や可変周波数発振手段を含む位相同期ループを必要とするので、回路規模が大きくなってしまう。
【0009】
【特許文献1】
特開平9−148919号公報 (第1頁、図1)
【0010】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、RAM等のメモリセルとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計において、回路規模を削減しながらクロック信号のスキューを容易に合わせることを目的とする。さらに、本発明は、そのようなレイアウト設計方法を用いて製造された半導体集積回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るレイアウト設計方法は、メモリセルアレイと順序論理回路とを含む半導体集積回路のレイアウトをコンピュータを用いて設計する方法であって、半導体集積回路の回路情報を表すネットリストをコンピュータに入力するステップ(a)と、ネットリストに含まれている回路の配置を行うステップ(b)と、順序論理回路のスキュー合わせ込み条件に基づいて、順序論理回路に接続される第1のクロックツリー回路の配置を行うステップ(c)と、メモリセルアレイのスキュー合わせ込み条件に基づいて、メモリセルアレイに接続される第2のクロックツリー回路の配置を行うステップ(d)と、ネットリストに含まれている回路及び第1及び第2のクロックツリー回路の配線を行うステップ(e)とを具備する。
【0012】
ここで、ステップ(c)が、第1のクロックツリー回路の配置を行った後で、順序論理回路におけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下でない場合に第1のクロックツリー回路の再配置を行うことを含み、ステップ(d)が、第2のクロックツリー回路の配置を行った後で、少なくともメモリセルアレイにおけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下でない場合に第2のクロックツリー回路の再配置を行うことを含むようにしても良い。
【0013】
また、本発明に係る半導体集積回路は、上記のレイアウト設計方法を用いて製造される。ここで、メモリセルアレイが、RAMのメモリセルアレイを含んでも良いし、順序論理回路が、フリップフロップを含んでも良い。
【0014】
以上の様に構成した本発明によれば、順序論理回路におけるクロック信号のスキュー合わせ込みとメモリセルアレイにおけるクロック信号のスキュー合わせ込みとを別々に行うので、クロックツリー回路の回路規模を削減しながらスキューを合わせることができる。その結果、配線が簡単になり、基板面積や消費電力が削減される。
【0015】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路のレイアウト設計方法を示すフローチャートである。
【0016】
まず、ステップS1において、半導体集積回路の回路設計を行い、ネットリストを作成する。ここでは、図2に示すような回路を含む半導体集積回路のレイアウトを設計するものとする。なお、図2に示す回路には、クロックツリー回路は含まれていない。
【0017】
図2に示すように、クロック信号が供給されるクロック信号入力端子(パッド)が、入力バッファ1の入力端子に接続されている。入力バッファ1の出力端子は、順序論理回路を構成する一群のフリップフロップ11〜14のクロック信号入力端子Cに接続されると共に、メモリセルアレイをそれぞれ構成するRAM21及び22のクロック信号入力端子に接続されている。フリップフロップ11〜14の各々は、クロック信号入力端子Cに供給されるクロック信号に同期して、データ入力端子Dに供給されるデータをラッチして出力端子Qから出力する。
【0018】
ネットリストは、上記の入力バッファ1やフリップフロップ11〜14やRAM21及び22等を半導体集積回路において形成するための複数のセルに関する情報と、これらのセル間の配線に関する情報とを含んでいる。
【0019】
再び図1を参照すると、ステップS2において、作成されたネットリストをコンピュータに入力する。次に、ステップS3において、コンピュータ上で動作する自動配置配線ツールを用いて、ネットリストに基づいてセルの初期配置を行う。
【0020】
ステップS4において、コンピュータ上で動作するCTS(クロックツリーシンセシス)と呼ばれる機能を用いることにより、順序論理回路のスキュー合わせ込み条件が設定されているファイルに基づいて、順序論理回路に接続される第1のクロックツリー回路30(図3参照)の配置を行う。これにより、図3に示すように、入力バッファ1とフリップフロップ11〜14との間に、バッファ31〜33が挿入される。
【0021】
ステップS5において、順序論理回路におけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下となっていない場合には、ステップS4に戻って第1のクロックツリー回路30の再配置を行う。このようにして、順序論理回路におけるクロック信号のスキューが合わせ込まれる。
【0022】
ステップS6において、CTSを用いて、メモリセルアレイのスキュー合わせ込み条件が設定されているファイルに基づいて、メモリセルアレイに接続される第2のクロックツリー回路40(図3参照)の配置を行う。これにより、図3に示すように、入力バッファ1とRAM21及び22との間に、バッファ41及び42が挿入される。
【0023】
ステップS7において、少なくともメモリセルアレイにおけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下となっていない場合には、ステップS6に戻って第2のクロックツリー回路40の再配置を行う。このようにして、メモリセルアレイにおけるクロック信号のスキューが合わせ込まれる。なお、必要な場合には、ステップS7において、順序論理回路とメモリセルアレイとの両方におけるクロック信号のスキューをチェックするようにしても良い。
【0024】
ステップS8において、ネットリストに含まれている回路と第1及び第2のクロックツリー回路の配線を行う。なお、配線が不可能であった場合には、ネットリストに含まれている回路と第1及び第2のクロックツリー回路との内のいずれかの配置を変更する。その後、再びステップS4に移行して、クロック信号のスキューの合わせ込みを行う。
【0025】
図4は、ネットリストに含まれている回路と第1及び第2のクロックツリー回路の配置を示すレイアウト図である。図4に示すように、半導体基板の周辺部に並べられた複数の入出力セルの内の1つに、クロック信号の入力バッファ1が形成されている。入力バッファ1の出力端子に接続された配線は、順序論理回路用とメモリセルアレイ用とに分岐される。
【0026】
順序論理回路用の配線は、バッファ31の入力端子に接続され、バッファ31の出力端子は、バッファ32及び33の入力端子に接続される。バッファ32の出力端子は、フリップフロップ11及び12のクロック信号入力端子Cに接続され、バッファ33の出力端子は、フリップフロップ13及び14のクロック信号入力端子Cに接続される。
【0027】
メモリセルアレイ用の配線は、バッファ41及び42の入力端子に接続される。バッファ41の出力端子は、RAM21のクロック信号入力端子に接続され、バッファ42の出力端子は、RAM22のクロック信号入力端子に接続される。
【0028】
これにより、クロック信号のスキューを、順序論理回路系とメモリセルアレイ系とに分けて合わせ込むことが可能となるので、図6に示す従来のレイアウト設計方法によるレイアウトと比較して、クロックツリー回路を構成するバッファ又はインバータの数を減少させることができる。その結果、クロック信号の遅延時間や消費電流が低減され、基板面積も小さくて済む。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るレイアウト設計方法を示すフロー図。
【図2】レイアウト設計対象となる回路の構成を示す図。
【図3】本発明の一実施形態による回路の構成を示す図。
【図4】本発明の一実施形態による回路の配置を示す図。
【図5】従来のレイアウト設計方法による回路の構成を示す図。
【図6】従来のレイアウト設計方法による回路の配置を示す図。
【符号の説明】
1 入力バッファ、 11〜14 フリップフロップ、 21、22 RAM、 30 第1のクロックツリー回路、 31〜33 バッファ、 40 第2のクロックツリー回路、 41、42 バッファ
Claims (5)
- メモリセルアレイと順序論理回路とを含む半導体集積回路のレイアウトをコンピュータを用いて設計する方法であって、
前記半導体集積回路の回路情報を表すネットリストをコンピュータに入力するステップ(a)と、
前記ネットリストに含まれている回路の配置を行うステップ(b)と、
前記順序論理回路のスキュー合わせ込み条件に基づいて、前記順序論理回路に接続される第1のクロックツリー回路の配置を行うステップ(c)と、
前記メモリセルアレイのスキュー合わせ込み条件に基づいて、前記メモリセルアレイに接続される第2のクロックツリー回路の配置を行うステップ(d)と、前記ネットリストに含まれている回路及び前記第1及び第2のクロックツリー回路の配線を行うステップ(e)と、
を具備するレイアウト設計方法。 - ステップ(c)が、前記第1のクロックツリー回路の配置を行った後で、前記順序論理回路におけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下でない場合に前記第1のクロックツリー回路の再配置を行うことを含み、
ステップ(d)が、前記第2のクロックツリー回路の配置を行った後で、少なくとも前記メモリセルアレイにおけるクロック信号のスキューが所定値以下であるか否かをチェックし、スキューが所定値以下でない場合に前記第2のクロックツリー回路の再配置を行うことを含む、請求項1記載のレイアウト設計方法。 - 請求項1又は2記載のレイアウト設計方法を用いて製造された半導体集積回路。
- 前記メモリセルアレイが、RAMのメモリセルアレイを含む、請求項3記載の半導体集積回路。
- 前記順序論理回路が、フリップフロップを含む、請求項3又は4記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003126575A JP2004335589A (ja) | 2003-05-01 | 2003-05-01 | 半導体集積回路及びそのレイアウト設計方法 |
Applications Claiming Priority (1)
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Publications (1)
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---|---|
JP2004335589A true JP2004335589A (ja) | 2004-11-25 |
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Country Status (1)
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---|---|
JP (1) | JP2004335589A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7704848B2 (en) | 2006-08-31 | 2010-04-27 | Seiko Epson Corporation | Method for designing semiconductor device and semiconductor device |
CN110362841A (zh) * | 2018-03-26 | 2019-10-22 | 创意电子股份有限公司 | 模型建立方法 |
-
2003
- 2003-05-01 JP JP2003126575A patent/JP2004335589A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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