JP2003173361A - 半導体集積回路のレイアウト設計方法及び装置 - Google Patents
半導体集積回路のレイアウト設計方法及び装置Info
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- JP2003173361A JP2003173361A JP2001371817A JP2001371817A JP2003173361A JP 2003173361 A JP2003173361 A JP 2003173361A JP 2001371817 A JP2001371817 A JP 2001371817A JP 2001371817 A JP2001371817 A JP 2001371817A JP 2003173361 A JP2003173361 A JP 2003173361A
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Abstract
(57)【要約】
【課題】 入力クロック信号を分岐させるクロックツリ
ー回路がゲーテッドクロック回路を含む場合において
も、セルの配置バランスが良いレイアウトを実現できる
レイアウト設計方法等を提供する。 【解決手段】 このレイアウト設計方法は、複数の回路
ブロックに含まれるクロックツリー回路の一部を構成す
るゲーテッドクロック回路を実現するためのＡＮＤセル
をバッファセルに置き換えるステップＳ２と、クロック
ツリー回路の複数のセルとクロックツリー回路に接続さ
れる複数のフリップフロップセルとを所定のアルゴリズ
ムに従ってレイアウト領域内に配置するステップＳ３
と、ゲーテッドクロック回路のバッファセルをＡＮＤセ
ルに戻すステップＳ４と、レイアウト領域内に配置され
た複数のセル間の配線を行うステップＳ５とを具備す
る。
ー回路がゲーテッドクロック回路を含む場合において
も、セルの配置バランスが良いレイアウトを実現できる
レイアウト設計方法等を提供する。 【解決手段】 このレイアウト設計方法は、複数の回路
ブロックに含まれるクロックツリー回路の一部を構成す
るゲーテッドクロック回路を実現するためのＡＮＤセル
をバッファセルに置き換えるステップＳ２と、クロック
ツリー回路の複数のセルとクロックツリー回路に接続さ
れる複数のフリップフロップセルとを所定のアルゴリズ
ムに従ってレイアウト領域内に配置するステップＳ３
と、ゲーテッドクロック回路のバッファセルをＡＮＤセ
ルに戻すステップＳ４と、レイアウト領域内に配置され
た複数のセル間の配線を行うステップＳ５とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されるクロッ
ク信号を複数のクロック信号に分岐して出力するため
の、いわゆるクロックツリー回路を含む半導体集積回路
のレイアウト設計方法及び装置に関する。
ク信号を複数のクロック信号に分岐して出力するため
の、いわゆるクロックツリー回路を含む半導体集積回路
のレイアウト設計方法及び装置に関する。
【０００２】
【従来の技術】一般的に、半導体集積回路において、外
部あるいは内部の別の回路から入力されるクロック信号
を複数のフリップフロップに分配するために、入力され
るクロック信号を複数のクロック信号に分岐して出力す
るクロックツリー回路が用いられる。さらに、特定のフ
リップフロップに対しては、ゲートされたクロック信号
を供給しなければならない場合がある。そのような場合
には、クロックツリー回路の中に、ゲーテッドクロック
回路が設けられる。
部あるいは内部の別の回路から入力されるクロック信号
を複数のフリップフロップに分配するために、入力され
るクロック信号を複数のクロック信号に分岐して出力す
るクロックツリー回路が用いられる。さらに、特定のフ
リップフロップに対しては、ゲートされたクロック信号
を供給しなければならない場合がある。そのような場合
には、クロックツリー回路の中に、ゲーテッドクロック
回路が設けられる。
【０００３】図３に、ゲーテッドクロック回路を含むク
ロックツリー回路と、クロックツリー回路によって分岐
されたクロック信号が供給されるＤ型フリップフロップ
とを示す。このクロックツリー回路は、入力クロック信
号を受ける第１段のバッファ回路（ルートバッファ回
路）１１と、第１段のバッファ回路１１の出力に接続さ
れた第２段の複数のバッファ回路２１、２２、・・・
と、第２段のバッファ回路２１の出力に接続された第３
段の複数のバッファ回路３１、３２、・・・と、第３段
のバッファ回路２１の出力に接続された第４段の複数の
バッファ回路４１、４２、・・・とを含んでいる。第４
段の複数のバッファ回路４１、４２、・・・の出力は、
Ｄ型フリップフロップ５１、５２、・・・のクロック入
力端子Ｃにそれぞれ供給される。
ロックツリー回路と、クロックツリー回路によって分岐
されたクロック信号が供給されるＤ型フリップフロップ
とを示す。このクロックツリー回路は、入力クロック信
号を受ける第１段のバッファ回路（ルートバッファ回
路）１１と、第１段のバッファ回路１１の出力に接続さ
れた第２段の複数のバッファ回路２１、２２、・・・
と、第２段のバッファ回路２１の出力に接続された第３
段の複数のバッファ回路３１、３２、・・・と、第３段
のバッファ回路２１の出力に接続された第４段の複数の
バッファ回路４１、４２、・・・とを含んでいる。第４
段の複数のバッファ回路４１、４２、・・・の出力は、
Ｄ型フリップフロップ５１、５２、・・・のクロック入
力端子Ｃにそれぞれ供給される。
【０００４】また、クロックツリー回路は、ゲーテッド
クロック回路を構成するＤ型フリップフロップ６０及び
ＡＮＤ回路７０と、ゲーテッドクロック回路の出力に接
続された第４段の複数のバッファ回路８１、８２、・・
・とを含んでいる。第４段の複数のバッファ回路８１、
８２、・・・の出力は、Ｄ型フリップフロップ９１、９
２、・・・のクロック入力端子Ｃにそれぞれ供給され
る。
クロック回路を構成するＤ型フリップフロップ６０及び
ＡＮＤ回路７０と、ゲーテッドクロック回路の出力に接
続された第４段の複数のバッファ回路８１、８２、・・
・とを含んでいる。第４段の複数のバッファ回路８１、
８２、・・・の出力は、Ｄ型フリップフロップ９１、９
２、・・・のクロック入力端子Ｃにそれぞれ供給され
る。
【０００５】Ｄ型フリップフロップ６０のデータ入力端
子Ｄには、イネーブル信号が供給され、クロック信号入
力端子Ｃ（負論理）には、第２段のバッファ回路２１か
ら出力されるクロック信号が供給される。Ｄ型フリップ
フロップ６０は、第２段のバッファ回路２１から出力さ
れるクロック信号の立ち下がりのタイミングに同期し
て、イネーブル信号の論理レベルを保持する。ＡＮＤ回
路７０は、Ｄ型フリップフロップ６０の出力端子Ｑから
出力される論理レベルと、第２段のバッファ回路２１か
ら出力されるクロック信号との論理積を求める。これに
より、ゲーテッドクロック回路は、イネーブル信号がハ
イレベルの場合にはクロック信号を出力し、イネーブル
信号がローレベルの場合には出力をローレベルとする。
子Ｄには、イネーブル信号が供給され、クロック信号入
力端子Ｃ（負論理）には、第２段のバッファ回路２１か
ら出力されるクロック信号が供給される。Ｄ型フリップ
フロップ６０は、第２段のバッファ回路２１から出力さ
れるクロック信号の立ち下がりのタイミングに同期し
て、イネーブル信号の論理レベルを保持する。ＡＮＤ回
路７０は、Ｄ型フリップフロップ６０の出力端子Ｑから
出力される論理レベルと、第２段のバッファ回路２１か
ら出力されるクロック信号との論理積を求める。これに
より、ゲーテッドクロック回路は、イネーブル信号がハ
イレベルの場合にはクロック信号を出力し、イネーブル
信号がローレベルの場合には出力をローレベルとする。
【０００６】Ｄ型フリップフロップ５１、５２、９１、
９２、・・・は、クロック信号入力端子Ｃに供給される
クロック信号の立ち上がりのタイミングで、データ入力
端子Ｄに供給されているデータを保持し、これを出力端
子Ｑから出力する。従って、クロック信号の立ち上がり
のタイミングが非常に重要である。関連する動作を行う
複数のＤ型フリップフロップにおいて、供給されるクロ
ック信号の立ち上がりのタイミングがずれると、これら
のＤ型フリップフロップが誤動作をするおそれがある。
このようなクロック信号のタイミングのずれは、クロッ
クスキューと呼ばれている。クロック信号の分岐点から
供給先までのクロック配線の長さが異なっていると、供
給先におけるクロック信号の到達タイミングがずれてし
まい、クロックスキューが発生する。
９２、・・・は、クロック信号入力端子Ｃに供給される
クロック信号の立ち上がりのタイミングで、データ入力
端子Ｄに供給されているデータを保持し、これを出力端
子Ｑから出力する。従って、クロック信号の立ち上がり
のタイミングが非常に重要である。関連する動作を行う
複数のＤ型フリップフロップにおいて、供給されるクロ
ック信号の立ち上がりのタイミングがずれると、これら
のＤ型フリップフロップが誤動作をするおそれがある。
このようなクロック信号のタイミングのずれは、クロッ
クスキューと呼ばれている。クロック信号の分岐点から
供給先までのクロック配線の長さが異なっていると、供
給先におけるクロック信号の到達タイミングがずれてし
まい、クロックスキューが発生する。
【０００７】ところで、ゲートアレイ等の半導体集積回
路においては、コンピュータ上で動作するレイアウト設
計プログラムを用いて、所望の機能を実現する回路ブロ
ックを構成する幾つかのセルを配置して接続することに
より、レイアウト設計が行われる。各セルは、複数のト
ランジスタと、それらのトランジスタ間を接続するため
のセル内配線パターンと、セルの入出力を接続するため
の入出力配線パターンとを含んでいる。
路においては、コンピュータ上で動作するレイアウト設
計プログラムを用いて、所望の機能を実現する回路ブロ
ックを構成する幾つかのセルを配置して接続することに
より、レイアウト設計が行われる。各セルは、複数のト
ランジスタと、それらのトランジスタ間を接続するため
のセル内配線パターンと、セルの入出力を接続するため
の入出力配線パターンとを含んでいる。
【０００８】このようなコンピュータを用いた半導体集
積回路のレイアウト設計によれば、クロックツリー回路
のレイアウトを適切に決定することができる。しかしな
がら、Ｄ型フリップフロップ及びＡＮＤ回路で構成され
るゲーテッドクロック回路がクロックツリー回路に含ま
れる場合には、ゲーテッドクロック回路に含まれるセル
の種類を特定し、クロックツリー回路とは別個にレイア
ウト設計を行う必要がある。即ち、ゲーテッドクロック
回路の前段には、クロックツリー回路を自動的に配置す
ることができず、ゲーテッドクロック回路の後段におい
て、クロックツリー回路を自動的に配置することができ
るのみである。その結果、クロックツリー回路を構成す
る多数のバッファセルの配置バランスが悪いレイアウト
となってしまうことが多かった。さらに、ゲーテッドク
ロック回路の数が増えて、１つのゲーテッドクロック回
路が駆動するフリップフロップの数が減少すると、バッ
ファ回路を挿入することができるスペースが小さくな
り、クロックスキューの調整が難しくなってしまうとい
う問題があった。
積回路のレイアウト設計によれば、クロックツリー回路
のレイアウトを適切に決定することができる。しかしな
がら、Ｄ型フリップフロップ及びＡＮＤ回路で構成され
るゲーテッドクロック回路がクロックツリー回路に含ま
れる場合には、ゲーテッドクロック回路に含まれるセル
の種類を特定し、クロックツリー回路とは別個にレイア
ウト設計を行う必要がある。即ち、ゲーテッドクロック
回路の前段には、クロックツリー回路を自動的に配置す
ることができず、ゲーテッドクロック回路の後段におい
て、クロックツリー回路を自動的に配置することができ
るのみである。その結果、クロックツリー回路を構成す
る多数のバッファセルの配置バランスが悪いレイアウト
となってしまうことが多かった。さらに、ゲーテッドク
ロック回路の数が増えて、１つのゲーテッドクロック回
路が駆動するフリップフロップの数が減少すると、バッ
ファ回路を挿入することができるスペースが小さくな
り、クロックスキューの調整が難しくなってしまうとい
う問題があった。
【０００９】特開平１１−１４３５７５号公報には、異
相クロック間のクロックスキューを低減するクロックツ
リーレイアウト装置が開示されている。この装置におい
ては、クロックに接続されるブロック数とその配置位置
が同じになるように、異相クロックに接続されるフリッ
プフロップ近傍にダミーブロックを生成配置し、同相内
のフリップフロップ及びダミーブロックの配置位置を考
慮しながらクロックツリーのバランスバッファリングを
行う。また、接続先がすべてダミーブロックの場合に
は、接続先のダミーブロックとその接続を削除し、クロ
ックツリーバッファをダミーブロックに置換する。しか
しながら、この文献には、同相クロック信号を分岐させ
るクロックツリー回路がゲーテッドクロック回路を含む
場合のレイアウト設計については述べられていない。
相クロック間のクロックスキューを低減するクロックツ
リーレイアウト装置が開示されている。この装置におい
ては、クロックに接続されるブロック数とその配置位置
が同じになるように、異相クロックに接続されるフリッ
プフロップ近傍にダミーブロックを生成配置し、同相内
のフリップフロップ及びダミーブロックの配置位置を考
慮しながらクロックツリーのバランスバッファリングを
行う。また、接続先がすべてダミーブロックの場合に
は、接続先のダミーブロックとその接続を削除し、クロ
ックツリーバッファをダミーブロックに置換する。しか
しながら、この文献には、同相クロック信号を分岐させ
るクロックツリー回路がゲーテッドクロック回路を含む
場合のレイアウト設計については述べられていない。
【００１０】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、入力クロック信号を分岐させるクロック
ツリー回路がゲーテッドクロック回路を含む場合におい
ても、クロックツリー回路を構成する多数のバッファセ
ルの配置バランスが良いレイアウトを実現でき、クロッ
クスキューを容易に調整することが可能な半導体集積回
路のレイアウト設計方法及び装置を提供することを目的
とする。
み、本発明は、入力クロック信号を分岐させるクロック
ツリー回路がゲーテッドクロック回路を含む場合におい
ても、クロックツリー回路を構成する多数のバッファセ
ルの配置バランスが良いレイアウトを実現でき、クロッ
クスキューを容易に調整することが可能な半導体集積回
路のレイアウト設計方法及び装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路のレイアウト設計方法
は、入力された回路情報によって表される複数の回路ブ
ロックをそれぞれ実現するための複数のセルを用いて半
導体集積回路のレイアウトを設計する方法であって、複
数の回路ブロックに含まれるクロックツリー回路の一部
を構成するゲーテッドクロック回路を実現するためのフ
リップフロップセル及びＡＮＤセルの内で、ＡＮＤセル
をバッファセルに置き換えるステップ（ａ）と、ゲーテ
ッドクロック回路のバッファセルを含むクロックツリー
回路の複数のセルと、クロックツリー回路に接続される
複数のフリップフロップセルとを、所定のアルゴリズム
に従ってレイアウト領域内に配置するステップ（ｂ）
と、ゲーテッドクロック回路のバッファセルをＡＮＤセ
ルに戻すステップ（ｃ）と、レイアウト領域内に配置さ
れた複数のセル間の配線を行うステップ（ｄ）とを具備
する。
め、本発明に係る半導体集積回路のレイアウト設計方法
は、入力された回路情報によって表される複数の回路ブ
ロックをそれぞれ実現するための複数のセルを用いて半
導体集積回路のレイアウトを設計する方法であって、複
数の回路ブロックに含まれるクロックツリー回路の一部
を構成するゲーテッドクロック回路を実現するためのフ
リップフロップセル及びＡＮＤセルの内で、ＡＮＤセル
をバッファセルに置き換えるステップ（ａ）と、ゲーテ
ッドクロック回路のバッファセルを含むクロックツリー
回路の複数のセルと、クロックツリー回路に接続される
複数のフリップフロップセルとを、所定のアルゴリズム
に従ってレイアウト領域内に配置するステップ（ｂ）
と、ゲーテッドクロック回路のバッファセルをＡＮＤセ
ルに戻すステップ（ｃ）と、レイアウト領域内に配置さ
れた複数のセル間の配線を行うステップ（ｄ）とを具備
する。
【００１２】ここで、ステップ（ｄ）が、ゲーテッドク
ロック回路のフリップフロップセルの出力端子をＡＮＤ
セルの一方の入力端子に接続する配線を行うことを含む
ようにしても良い。また、ステップ（ｄ）が、クロック
ツリー回路を実現するための複数のバッファセルの内の
いずれかの出力端子を、ゲーテッドクロック回路のフリ
ップフロップセルのクロック信号入力端子及びＡＮＤセ
ルの他方の入力端子に接続する配線を行うことを含むよ
うにしても良い。
ロック回路のフリップフロップセルの出力端子をＡＮＤ
セルの一方の入力端子に接続する配線を行うことを含む
ようにしても良い。また、ステップ（ｄ）が、クロック
ツリー回路を実現するための複数のバッファセルの内の
いずれかの出力端子を、ゲーテッドクロック回路のフリ
ップフロップセルのクロック信号入力端子及びＡＮＤセ
ルの他方の入力端子に接続する配線を行うことを含むよ
うにしても良い。
【００１３】本発明に係る半導体集積回路のレイアウト
設計装置は、複数の回路ブロックをそれぞれ実現するた
めの複数のセルを用いて半導体集積回路のレイアウトを
設計するために、複数の回路ブロックを表す回路情報を
入力する入力手段と、複数の回路ブロックに含まれるク
ロックツリー回路の一部を構成するゲーテッドクロック
回路を実現するためのフリップフロップセル及びＡＮＤ
セルの内で、ＡＮＤセルをバッファセルに置き換えて、
クロックツリー回路の複数のセルと、クロックツリー回
路に接続される複数のフリップフロップセルとを、所定
のアルゴリズムに従ってレイアウト領域内に配置し、そ
の後、ゲーテッドクロック回路のバッファセルをＡＮＤ
セルに戻すと共に、レイアウト領域内に配置された複数
のセル間の配線を行う演算手段と、レイアウト領域内に
配置された複数のセル及び複数のセル間の配線を出力す
る出力手段とを具備する。
設計装置は、複数の回路ブロックをそれぞれ実現するた
めの複数のセルを用いて半導体集積回路のレイアウトを
設計するために、複数の回路ブロックを表す回路情報を
入力する入力手段と、複数の回路ブロックに含まれるク
ロックツリー回路の一部を構成するゲーテッドクロック
回路を実現するためのフリップフロップセル及びＡＮＤ
セルの内で、ＡＮＤセルをバッファセルに置き換えて、
クロックツリー回路の複数のセルと、クロックツリー回
路に接続される複数のフリップフロップセルとを、所定
のアルゴリズムに従ってレイアウト領域内に配置し、そ
の後、ゲーテッドクロック回路のバッファセルをＡＮＤ
セルに戻すと共に、レイアウト領域内に配置された複数
のセル間の配線を行う演算手段と、レイアウト領域内に
配置された複数のセル及び複数のセル間の配線を出力す
る出力手段とを具備する。
【００１４】ここで、演算手段が、ゲーテッドクロック
回路のフリップフロップセルの出力端子をＡＮＤセルの
一方の入力端子に接続する配線を行うようにしても良
い。また、演算手段が、クロックツリー回路を実現する
ための複数のバッファセルの内のいずれかの出力端子
を、ゲーテッドクロック回路のフリップフロップセルの
クロック信号入力端子及びＡＮＤセルの他方の入力端子
に接続する配線を行うようにしても良い。
回路のフリップフロップセルの出力端子をＡＮＤセルの
一方の入力端子に接続する配線を行うようにしても良
い。また、演算手段が、クロックツリー回路を実現する
ための複数のバッファセルの内のいずれかの出力端子
を、ゲーテッドクロック回路のフリップフロップセルの
クロック信号入力端子及びＡＮＤセルの他方の入力端子
に接続する配線を行うようにしても良い。
【００１５】以上のように構成した本発明によれば、入
力クロック信号を分岐させるクロックツリー回路がゲー
テッドクロック回路を含む場合においても、ゲーテッド
クロック回路を実現するためのＡＮＤセルを一旦バッフ
ァセルに変換してからクロックツリー回路の自動配置を
行い、その後、ゲーテッドクロック回路のバッファセル
をＡＮＤセルに戻して配線を行うので、クロックツリー
回路を構成する多数のバッファセルの配置バランスが良
いレイアウトを実現でき、クロックスキューを容易に調
整することが可能となる。
力クロック信号を分岐させるクロックツリー回路がゲー
テッドクロック回路を含む場合においても、ゲーテッド
クロック回路を実現するためのＡＮＤセルを一旦バッフ
ァセルに変換してからクロックツリー回路の自動配置を
行い、その後、ゲーテッドクロック回路のバッファセル
をＡＮＤセルに戻して配線を行うので、クロックツリー
回路を構成する多数のバッファセルの配置バランスが良
いレイアウトを実現でき、クロックスキューを容易に調
整することが可能となる。
【００１６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。なお、同一の構成要
素については同一の参照番号で示し、説明を省略する。
図１は、本発明の第１の実施形態に係るレイアウト設計
装置の概要を示す図である。図１に示すように、このレ
イアウト設計装置は、回路情報を入力するためのキーボ
ードやインターフェース等を含む入力部１と、入力され
た回路情報によって表される複数の回路ブロックをそれ
ぞれ実現するための複数のセルを用いて半導体集積回路
のレイアウトを設計する演算部２と、これらのセル及び
配線のレイアウトを出力するディスプレイやプリンタ等
を含む出力部７とによって構成されている。演算部２
は、機能ブロックとして、ＡＮＤセル置換部３と、セル
配置部４と、バッファセル置換部５と、セル間配線部６
とを有している。
明の実施の形態について説明する。なお、同一の構成要
素については同一の参照番号で示し、説明を省略する。
図１は、本発明の第１の実施形態に係るレイアウト設計
装置の概要を示す図である。図１に示すように、このレ
イアウト設計装置は、回路情報を入力するためのキーボ
ードやインターフェース等を含む入力部１と、入力され
た回路情報によって表される複数の回路ブロックをそれ
ぞれ実現するための複数のセルを用いて半導体集積回路
のレイアウトを設計する演算部２と、これらのセル及び
配線のレイアウトを出力するディスプレイやプリンタ等
を含む出力部７とによって構成されている。演算部２
は、機能ブロックとして、ＡＮＤセル置換部３と、セル
配置部４と、バッファセル置換部５と、セル間配線部６
とを有している。
【００１７】ここで、演算部２は、コンピュータとソフ
トウエア（レイアウト設計プログラム）によって構成す
ることができる。レイアウト設計プログラムは、ハード
ディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡ
Ｍ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の記録媒体に記録
して保存される。
トウエア（レイアウト設計プログラム）によって構成す
ることができる。レイアウト設計プログラムは、ハード
ディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡ
Ｍ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等の記録媒体に記録
して保存される。
【００１８】図２は、本発明の第１の実施形態に係るレ
イアウト設計装置によって実行されるレイアウト設計方
法を示すフローチャートである。以下、このレイアウト
設計方法について、図１〜図４を参照しながら説明す
る。
イアウト設計装置によって実行されるレイアウト設計方
法を示すフローチャートである。以下、このレイアウト
設計方法について、図１〜図４を参照しながら説明す
る。
【００１９】ステップＳ１において、オペレータが、半
導体集積回路において所望の回路を構成するセルの機能
や種類、セル間の接続関係等を示すデータであるネット
リストをレイアウト設計装置の入力部１に入力すると、
入力されたネットリストを演算部２が受信する。なお、
レイアウト設計装置は、フレキシブルディスクやＭＯ等
からネットリストを読み取ることとしても良いし、ネッ
トワークを介して他の装置からネットリストを受信する
こととしても良い。
導体集積回路において所望の回路を構成するセルの機能
や種類、セル間の接続関係等を示すデータであるネット
リストをレイアウト設計装置の入力部１に入力すると、
入力されたネットリストを演算部２が受信する。なお、
レイアウト設計装置は、フレキシブルディスクやＭＯ等
からネットリストを読み取ることとしても良いし、ネッ
トワークを介して他の装置からネットリストを受信する
こととしても良い。
【００２０】ネットリストによって表される回路には、
図３に示すように、クロック信号を分岐するクロックツ
リー回路と、クロックツリー回路によって分岐されたク
ロック信号が供給されるＤ型フリップフロップとが含ま
れている。このクロックツリー回路には、ゲーテッドク
ロック回路が含まれている。
図３に示すように、クロック信号を分岐するクロックツ
リー回路と、クロックツリー回路によって分岐されたク
ロック信号が供給されるＤ型フリップフロップとが含ま
れている。このクロックツリー回路には、ゲーテッドク
ロック回路が含まれている。
【００２１】図３において、クロックツリー回路は、入
力クロック信号を受ける第１段のバッファ回路（ルート
バッファ回路）１１と、第１段のバッファ回路１１の出
力に接続された第２段の複数のバッファ回路２１、２
２、・・・と、第２段のバッファ回路２１の出力に接続
された第３段の複数のバッファ回路３１、３２、・・・
と、第３段のバッファ回路２１の出力に接続された第４
段の複数のバッファ回路４１、４２、・・・とを含んで
いる。第４段の複数のバッファ回路４１、４２、・・・
の出力は、Ｄ型フリップフロップ５１、５２、・・・の
クロック入力端子Ｃにそれぞれ供給される。
力クロック信号を受ける第１段のバッファ回路（ルート
バッファ回路）１１と、第１段のバッファ回路１１の出
力に接続された第２段の複数のバッファ回路２１、２
２、・・・と、第２段のバッファ回路２１の出力に接続
された第３段の複数のバッファ回路３１、３２、・・・
と、第３段のバッファ回路２１の出力に接続された第４
段の複数のバッファ回路４１、４２、・・・とを含んで
いる。第４段の複数のバッファ回路４１、４２、・・・
の出力は、Ｄ型フリップフロップ５１、５２、・・・の
クロック入力端子Ｃにそれぞれ供給される。
【００２２】また、クロックツリー回路は、ゲーテッド
クロック回路を構成するＤ型フリップフロップ６０及び
ＡＮＤ回路７０と、ゲーテッドクロック回路の出力に接
続された第４段の複数のバッファ回路８１、８２、・・
・とを含んでいる。第４段の複数のバッファ回路８１、
８２、・・・の出力は、Ｄ型フリップフロップ９１、９
２、・・・のクロック入力端子Ｃにそれぞれ供給され
る。
クロック回路を構成するＤ型フリップフロップ６０及び
ＡＮＤ回路７０と、ゲーテッドクロック回路の出力に接
続された第４段の複数のバッファ回路８１、８２、・・
・とを含んでいる。第４段の複数のバッファ回路８１、
８２、・・・の出力は、Ｄ型フリップフロップ９１、９
２、・・・のクロック入力端子Ｃにそれぞれ供給され
る。
【００２３】Ｄ型フリップフロップ６０のデータ入力端
子Ｄには、イネーブル信号が供給され、クロック信号入
力端子Ｃ（負論理）には、第２段のバッファ回路２１か
ら出力されるクロック信号が供給される。Ｄ型フリップ
フロップ６０は、第２段のバッファ回路２１から出力さ
れるクロック信号の立ち下がりのタイミングに同期し
て、イネーブル信号の論理レベルを保持する。ＡＮＤ回
路７０は、Ｄ型フリップフロップ６０の出力端子Ｑから
出力される論理レベルと、第２段のバッファ回路２１か
ら出力されるクロック信号との論理積を求める。これに
より、ゲーテッドクロック回路は、イネーブル信号がハ
イレベルの場合にはクロック信号を出力し、イネーブル
信号がローレベルの場合にはローレベルの信号を出力す
る。
子Ｄには、イネーブル信号が供給され、クロック信号入
力端子Ｃ（負論理）には、第２段のバッファ回路２１か
ら出力されるクロック信号が供給される。Ｄ型フリップ
フロップ６０は、第２段のバッファ回路２１から出力さ
れるクロック信号の立ち下がりのタイミングに同期し
て、イネーブル信号の論理レベルを保持する。ＡＮＤ回
路７０は、Ｄ型フリップフロップ６０の出力端子Ｑから
出力される論理レベルと、第２段のバッファ回路２１か
ら出力されるクロック信号との論理積を求める。これに
より、ゲーテッドクロック回路は、イネーブル信号がハ
イレベルの場合にはクロック信号を出力し、イネーブル
信号がローレベルの場合にはローレベルの信号を出力す
る。
【００２４】Ｄ型フリップフロップ５１、５２、９１、
９２、・・・は、クロック信号入力端子Ｃに供給される
クロック信号の立ち上がりのタイミングで、データ入力
端子Ｄに供給されているデータを保持し、これを出力端
子Ｑから出力する。
９２、・・・は、クロック信号入力端子Ｃに供給される
クロック信号の立ち上がりのタイミングで、データ入力
端子Ｄに供給されているデータを保持し、これを出力端
子Ｑから出力する。
【００２５】このような回路を表すネットリストが入力
されると、図２のステップＳ２において、図１のＡＮＤ
セル置換部３が、ゲーテッドクロック回路を実現するた
めのフリップフロップセル及びＡＮＤセルの内で、ＡＮ
Ｄセルをバッファセルに置き換える。図３に示す回路に
おいて、ゲーテッドクロック回路を構成するＡＮＤ回路
をバッファ回路に置き換えた状態を図４に示す。図４に
示す回路においては、図３のＡＮＤ回路７０の替わり
に、バッファ回路１００が用いられる。ただし、バッフ
ァ回路１００は１つの入力端子のみを有するので、Ｄ型
フリップフロップ６０とバッファ回路１００との間の接
続は行われない。
されると、図２のステップＳ２において、図１のＡＮＤ
セル置換部３が、ゲーテッドクロック回路を実現するた
めのフリップフロップセル及びＡＮＤセルの内で、ＡＮ
Ｄセルをバッファセルに置き換える。図３に示す回路に
おいて、ゲーテッドクロック回路を構成するＡＮＤ回路
をバッファ回路に置き換えた状態を図４に示す。図４に
示す回路においては、図３のＡＮＤ回路７０の替わり
に、バッファ回路１００が用いられる。ただし、バッフ
ァ回路１００は１つの入力端子のみを有するので、Ｄ型
フリップフロップ６０とバッファ回路１００との間の接
続は行われない。
【００２６】図２のステップＳ３において、図１のセル
配置部４が、ゲーテッドクロック回路のバッファセルを
含むクロックツリー回路の複数のセルと、クロックツリ
ー回路に接続される複数のＤ型フリップフロップセルと
を、所定のアルゴリズムに従ってレイアウト領域内に配
置する。図４に示す回路おいては、ゲーテッドクロック
回路がＤ型フリップフロップ及びバッファ回路によって
構成されているので、クロックツリー回路に含まれてい
る他のバッファ回路と共に、クロックツリー配置ツール
を用いて配置・配線を行うことができる。クロックツリ
ー配置ツールは、所定のアルゴリズムを用いてクロック
ツリー回路の配置・配線を行うソフトウエアである。そ
の結果、クロックツリー回路を構成する多数のバッファ
セルの配置バランスが良いレイアウトを実現でき、クロ
ックスキューを容易に調整することが可能となる。
配置部４が、ゲーテッドクロック回路のバッファセルを
含むクロックツリー回路の複数のセルと、クロックツリ
ー回路に接続される複数のＤ型フリップフロップセルと
を、所定のアルゴリズムに従ってレイアウト領域内に配
置する。図４に示す回路おいては、ゲーテッドクロック
回路がＤ型フリップフロップ及びバッファ回路によって
構成されているので、クロックツリー回路に含まれてい
る他のバッファ回路と共に、クロックツリー配置ツール
を用いて配置・配線を行うことができる。クロックツリ
ー配置ツールは、所定のアルゴリズムを用いてクロック
ツリー回路の配置・配線を行うソフトウエアである。そ
の結果、クロックツリー回路を構成する多数のバッファ
セルの配置バランスが良いレイアウトを実現でき、クロ
ックスキューを容易に調整することが可能となる。
【００２７】セルの配置が行われると、図２のステップ
Ｓ４において、図１のバッファセル置換部５が、ゲーテ
ッドクロック回路のバッファセルをＡＮＤセルに戻す。
その後、ステップＳ５において、図１のセル間配線部６
が、レイアウト領域内に配置された複数のセル間の配線
を行う。ここで、ゲーテッドクロック回路のＤ型フリッ
プフロップセルの出力端子を、ＡＮＤセルの一方の入力
端子に接続する。また、クロックツリー回路を実現する
ための複数のバッファセルの内のいずれかの出力端子
を、ゲーテッドクロック回路のＤ型フリップフロップセ
ルのクロック信号入力端子及びＡＮＤセルの他方の入力
端子に接続する配線を行う。
Ｓ４において、図１のバッファセル置換部５が、ゲーテ
ッドクロック回路のバッファセルをＡＮＤセルに戻す。
その後、ステップＳ５において、図１のセル間配線部６
が、レイアウト領域内に配置された複数のセル間の配線
を行う。ここで、ゲーテッドクロック回路のＤ型フリッ
プフロップセルの出力端子を、ＡＮＤセルの一方の入力
端子に接続する。また、クロックツリー回路を実現する
ための複数のバッファセルの内のいずれかの出力端子
を、ゲーテッドクロック回路のＤ型フリップフロップセ
ルのクロック信号入力端子及びＡＮＤセルの他方の入力
端子に接続する配線を行う。
【００２８】上記ステップＳ１〜Ｓ４におけるセル及び
配線のレイアウト作成が終了した後、図２のステップＳ
５において、オペレータの操作に基づいて図１の出力部
７がセル及び配線のレイアウトを出力する。
配線のレイアウト作成が終了した後、図２のステップＳ
５において、オペレータの操作に基づいて図１の出力部
７がセル及び配線のレイアウトを出力する。
【００２９】
【発明の効果】以上述べたように、本発明によれば、入
力クロック信号を分岐させるクロックツリー回路がゲー
テッドクロック回路を含む場合においても、クロックツ
リー回路を構成する多数のバッファセルの配置バランス
が良いレイアウトを実現でき、クロックスキューを容易
に調整することが可能となる。
力クロック信号を分岐させるクロックツリー回路がゲー
テッドクロック回路を含む場合においても、クロックツ
リー回路を構成する多数のバッファセルの配置バランス
が良いレイアウトを実現でき、クロックスキューを容易
に調整することが可能となる。
【図１】 本発明の一実施形態に係るレイアウト設計装
置の概要を示す図である。
置の概要を示す図である。
【図２】 本発明の第１の実施形態に係るレイアウト設
計装置によって実行されるレイアウト設計方法を示すフ
ローチャートである。
計装置によって実行されるレイアウト設計方法を示すフ
ローチャートである。
【図３】 ゲーテッドクロック回路を含むクロックツリ
ー回路と、クロックツリー回路によって分岐されたクロ
ック信号が供給されるＤ型フリップフロップとを示す回
路図である。
ー回路と、クロックツリー回路によって分岐されたクロ
ック信号が供給されるＤ型フリップフロップとを示す回
路図である。
【図４】 図３に示す回路において、ゲーテッドクロッ
ク回路を構成するＡＮＤ回路をバッファ回路に置き換え
た状態を示す回路図である。
ク回路を構成するＡＮＤ回路をバッファ回路に置き換え
た状態を示す回路図である。
１ 入力部
２ 演算部
３ ＡＮＤセル置換部
４ セル配置部
５ バッファセル置換部
６ セル間配線部
７ 出力部
１１、・・・、４１、４２、８１、８２、・・・、１０
０ バッファ回路 ５１、５２、６０、９１、９２、・・・ Ｄ型フリップ
フロップ ７０ ＡＮＤ回路
０ バッファ回路 ５１、５２、６０、９１、９２、・・・ Ｄ型フリップ
フロップ ７０ ＡＮＤ回路
Claims (6)
- 【請求項１】 入力された回路情報によって表される複
数の回路ブロックをそれぞれ実現するための複数のセル
を用いて半導体集積回路のレイアウトを設計する方法で
あって、 前記複数の回路ブロックに含まれるクロックツリー回路
の一部を構成するゲーテッドクロック回路を実現するた
めのフリップフロップセル及びＡＮＤセルの内で、前記
ＡＮＤセルをバッファセルに置き換えるステップ（ａ）
と、 前記ゲーテッドクロック回路のバッファセルを含む前記
クロックツリー回路の複数のセルと、前記クロックツリ
ー回路に接続される複数のフリップフロップセルとを、
所定のアルゴリズムに従ってレイアウト領域内に配置す
るステップ（ｂ）と、 前記ゲーテッドクロック回路のバッファセルをＡＮＤセ
ルに戻すステップ（ｃ）と、 前記レイアウト領域内に配置された複数のセル間の配線
を行うステップ（ｄ）と、を具備する半導体集積回路の
レイアウト設計方法。 - 【請求項２】 ステップ（ｄ）が、前記ゲーテッドクロ
ック回路のフリップフロップセルの出力端子をＡＮＤセ
ルの一方の入力端子に接続する配線を行うことを含む、
請求項１記載の半導体集積回路のレイアウト設計方法。 - 【請求項３】 ステップ（ｄ）が、前記クロックツリー
回路を実現するための複数のバッファセルの内のいずれ
かの出力端子を、前記ゲーテッドクロック回路のフリッ
プフロップセルのクロック信号入力端子及びＡＮＤセル
の他方の入力端子に接続する配線を行うことを含む、請
求項２記載の半導体集積回路のレイアウト設計方法。 - 【請求項４】 複数の回路ブロックをそれぞれ実現する
ための複数のセルを用いて半導体集積回路のレイアウト
を設計するために、前記複数の回路ブロックを表す回路
情報を入力する入力手段と、 前記複数の回路ブロックに含まれるクロックツリー回路
の一部を構成するゲーテッドクロック回路を実現するた
めのフリップフロップセル及びＡＮＤセルの内で、前記
ＡＮＤセルをバッファセルに置き換えて、前記クロック
ツリー回路の複数のセルと、前記クロックツリー回路に
接続される複数のフリップフロップセルとを、所定のア
ルゴリズムに従ってレイアウト領域内に配置し、その
後、前記ゲーテッドクロック回路のバッファセルをＡＮ
Ｄセルに戻すと共に、前記レイアウト領域内に配置され
た複数のセル間の配線を行う演算手段と、 前記複数のセル及び配線のレイアウトを出力する出力手
段と、を具備する半導体集積回路のレイアウト設計装
置。 - 【請求項５】 前記演算手段が、前記ゲーテッドクロッ
ク回路のフリップフロップセルの出力端子をＡＮＤセル
の一方の入力端子に接続する配線を行う、請求項４記載
の半導体集積回路のレイアウト設計装置。 - 【請求項６】 前記演算手段が、前記クロックツリー回
路を実現するための複数のバッファセルの内のいずれか
の出力端子を、前記ゲーテッドクロック回路のフリップ
フロップセルのクロック信号入力端子及びＡＮＤセルの
他方の入力端子に接続する配線を行うことを含む、請求
項５記載の半導体集積回路のレイアウト設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001371817A JP2003173361A (ja) | 2001-12-05 | 2001-12-05 | 半導体集積回路のレイアウト設計方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001371817A JP2003173361A (ja) | 2001-12-05 | 2001-12-05 | 半導体集積回路のレイアウト設計方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003173361A true JP2003173361A (ja) | 2003-06-20 |
Family
ID=19180811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001371817A Withdrawn JP2003173361A (ja) | 2001-12-05 | 2001-12-05 | 半導体集積回路のレイアウト設計方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003173361A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295410A (ja) * | 2006-04-26 | 2007-11-08 | Interchip Kk | パルス信号発生器及びクロック信号発生器 |
| US7301385B2 (en) | 2005-09-22 | 2007-11-27 | Sony Computer Entertainment Inc. | Methods and apparatus for managing clock skew |
| JP2007329586A (ja) * | 2006-06-06 | 2007-12-20 | Sanyo Electric Co Ltd | 半導体集積回路装置並びにその設計装置及び設計方法 |
| JP2008028930A (ja) * | 2006-07-25 | 2008-02-07 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JP2011502443A (ja) * | 2007-10-31 | 2011-01-20 | クゥアルコム・インコーポレイテッド | ラッチ構造及びラッチを用いる自己調整パルス生成器 |
| US9564881B2 (en) | 2015-05-22 | 2017-02-07 | Qualcomm Incorporated | Area-efficient metal-programmable pulse latch design |
| US9979394B2 (en) | 2016-02-16 | 2018-05-22 | Qualcomm Incorporated | Pulse-generator |
-
2001
- 2001-12-05 JP JP2001371817A patent/JP2003173361A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301385B2 (en) | 2005-09-22 | 2007-11-27 | Sony Computer Entertainment Inc. | Methods and apparatus for managing clock skew |
| JP2007295410A (ja) * | 2006-04-26 | 2007-11-08 | Interchip Kk | パルス信号発生器及びクロック信号発生器 |
| JP2007329586A (ja) * | 2006-06-06 | 2007-12-20 | Sanyo Electric Co Ltd | 半導体集積回路装置並びにその設計装置及び設計方法 |
| JP2008028930A (ja) * | 2006-07-25 | 2008-02-07 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JP2011502443A (ja) * | 2007-10-31 | 2011-01-20 | クゥアルコム・インコーポレイテッド | ラッチ構造及びラッチを用いる自己調整パルス生成器 |
| US9564881B2 (en) | 2015-05-22 | 2017-02-07 | Qualcomm Incorporated | Area-efficient metal-programmable pulse latch design |
| US9979394B2 (en) | 2016-02-16 | 2018-05-22 | Qualcomm Incorporated | Pulse-generator |
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|---|---|---|---|
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