JPH10154793A - 半導体集積回路のレイアウト設計方法 - Google Patents
半導体集積回路のレイアウト設計方法Info
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- JPH10154793A JPH10154793A JP8313243A JP31324396A JPH10154793A JP H10154793 A JPH10154793 A JP H10154793A JP 8313243 A JP8313243 A JP 8313243A JP 31324396 A JP31324396 A JP 31324396A JP H10154793 A JPH10154793 A JP H10154793A
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Abstract
(57)【要約】
【課題】 集積回路内に予めダミーの遅延補償回路を埋
め込んでおくことにより、回路変更が生じた場合にも容
易に修正を行い、設計期間の短縮、設計コストの削減を
達成する。 【解決手段】 データを蓄え保持する機能を持ったフリ
ップフロップＦＦ１及びＦＦ２と、論理素子から構成さ
れている組合せ論理回路１〜３を、集積回路上にレイア
ウト配置する際に、異なる遅延値を持った複数の遅延回
路を含むダミーの遅延補償回路１０を組み込んでおく。
ホールドタイム（Ｔ ｈｏｌｄ）のタイミングエラーが
生じた場合、フリップフロップＦＦ２と組合せ論理回路
２との間を、適切な遅延値を持った遅延回路を遅延補償
回路１０の中から選択して接続を行うことにより、タイ
ミングエラーを回避する。
め込んでおくことにより、回路変更が生じた場合にも容
易に修正を行い、設計期間の短縮、設計コストの削減を
達成する。 【解決手段】 データを蓄え保持する機能を持ったフリ
ップフロップＦＦ１及びＦＦ２と、論理素子から構成さ
れている組合せ論理回路１〜３を、集積回路上にレイア
ウト配置する際に、異なる遅延値を持った複数の遅延回
路を含むダミーの遅延補償回路１０を組み込んでおく。
ホールドタイム（Ｔ ｈｏｌｄ）のタイミングエラーが
生じた場合、フリップフロップＦＦ２と組合せ論理回路
２との間を、適切な遅延値を持った遅延回路を遅延補償
回路１０の中から選択して接続を行うことにより、タイ
ミングエラーを回避する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計に関し、特に配置配線後のホールドタイ
ムのタイミングエラーの問題の解決に関するものであ
る。
レイアウト設計に関し、特に配置配線後のホールドタイ
ムのタイミングエラーの問題の解決に関するものであ
る。
【０００２】
【従来の技術】図７に、従来のスタンダードセルを使用
したセルの配置配線を行った後の集積回路図を示した。
予め設計済みのスタンダードセルのブロックＡ、Ｂ、
Ｃ、及びＤを配置していき、その間を結線するビルディ
ング方式が基本となっており、スタンダードセルのブロ
ックＤに示すように、ブロックの内部は小さなサブブロ
ックａ、ｂ、及びｃからなる。
したセルの配置配線を行った後の集積回路図を示した。
予め設計済みのスタンダードセルのブロックＡ、Ｂ、
Ｃ、及びＤを配置していき、その間を結線するビルディ
ング方式が基本となっており、スタンダードセルのブロ
ックＤに示すように、ブロックの内部は小さなサブブロ
ックａ、ｂ、及びｃからなる。
【０００３】図８に示したように、ブロックＡ〜Ｄ及び
サブブロックａ〜ｃの各々において基本となる回路は、
フリップフロップ回路ＦＦ１及びＦＦ２と、組合せ論理
回路１〜３から構成されている。先ず、フリップフロッ
プ回路ＦＦ１及びＦＦ２の各々は、出力が“Ｈ”または
“Ｌ”の安定状態を持ち、出力を変化させるような入力
の変化があるまでは、その状態を保持する回路であり、
フリップフロップ回路ＦＦ１及びＦＦ２は、データＤ１
及びＤ２が入力される入力端子と、出力データＱ１及び
Ｑ２の出力端子と、クロック信号ＣＬＫ１及びＣＬＫ２
が入力されるクロック入力端子とをそれぞれ備えてい
る。
サブブロックａ〜ｃの各々において基本となる回路は、
フリップフロップ回路ＦＦ１及びＦＦ２と、組合せ論理
回路１〜３から構成されている。先ず、フリップフロッ
プ回路ＦＦ１及びＦＦ２の各々は、出力が“Ｈ”または
“Ｌ”の安定状態を持ち、出力を変化させるような入力
の変化があるまでは、その状態を保持する回路であり、
フリップフロップ回路ＦＦ１及びＦＦ２は、データＤ１
及びＤ２が入力される入力端子と、出力データＱ１及び
Ｑ２の出力端子と、クロック信号ＣＬＫ１及びＣＬＫ２
が入力されるクロック入力端子とをそれぞれ備えてい
る。
【０００４】組合せ論理回路１〜３の各々は、図９に示
したように、基本的な論理演算子（論理積、論理和、排
他的論理和、否定など）を組合せて構成している回路で
ある。ここで、フリップフロップ回路ＦＦ１からフリッ
プフロップ回路ＦＦ２までに接続されている組合せ論理
回路２の論理ゲートの数を論理ゲート段数といい、図９
の場合の論理ゲート段数は、ＮＡＮＤ回路とＮＯＲ回路
の２段となる。また、フリップフロップ回路ＦＦ１から
フリップフロップ回路ＦＦ２までの遅延時間は、前記論
理ゲート段数（回路遅延）とメディアディレイ（配線遅
延）とによって決まる。フリップフロップ回路ＦＦ１及
びＦＦ２は、それぞれクロック信号ＣＬＫ１及びＣＬＫ
２の立ち上がり（あるいは立ち下がり）によって同期を
とっており、ビットデータＤ１はフリップフロップ回路
ＦＦ１に、また、ビットデータＤ２はフリップフロップ
回路ＦＦ２に保持される。この時、ビットデータＤ２
は、フリップフロップ回路ＦＦ１のデータ出力値Ｑ１及
び組合せ論理回路２に従って変化する。
したように、基本的な論理演算子（論理積、論理和、排
他的論理和、否定など）を組合せて構成している回路で
ある。ここで、フリップフロップ回路ＦＦ１からフリッ
プフロップ回路ＦＦ２までに接続されている組合せ論理
回路２の論理ゲートの数を論理ゲート段数といい、図９
の場合の論理ゲート段数は、ＮＡＮＤ回路とＮＯＲ回路
の２段となる。また、フリップフロップ回路ＦＦ１から
フリップフロップ回路ＦＦ２までの遅延時間は、前記論
理ゲート段数（回路遅延）とメディアディレイ（配線遅
延）とによって決まる。フリップフロップ回路ＦＦ１及
びＦＦ２は、それぞれクロック信号ＣＬＫ１及びＣＬＫ
２の立ち上がり（あるいは立ち下がり）によって同期を
とっており、ビットデータＤ１はフリップフロップ回路
ＦＦ１に、また、ビットデータＤ２はフリップフロップ
回路ＦＦ２に保持される。この時、ビットデータＤ２
は、フリップフロップ回路ＦＦ１のデータ出力値Ｑ１及
び組合せ論理回路２に従って変化する。
【０００５】図１０に、フリップフロップ回路ＦＦ２に
おいて、レーシング問題が生じた時のタイミングチャー
トを示した。フリップフロップ回路ＦＦ１及びＦＦ２
に、同期をとっているクロック信号ＣＬＫ１及びＣＬＫ
２の立ち上がり（あるいは立ち下がり）が、同時に動作
されずに、クロック信号ＣＬＫ２の方がクロック信号Ｃ
ＬＫ１よりも遅れてしまうことがある。このクロック信
号配線の遅延から生じる遅れのことをクロックスキュー
（Ｔ ｓｋｅｗ）という。また、クロック信号ＣＬＫ１
及びＣＬＫ２の立ち上がりからデータを読み込むために
保持しておかなければならない時間があり、この時間を
ホールドタイム（Ｔ ｈｏｌｄ）（後に図示）という。
クロックスキュー（Ｔ ｓｋｅｗ）の時間差のため、ホ
ールドタイム（Ｔ ｈｏｌｄ）の時間を確保できない場
合には、タイミングエラーによるレーシングの問題が生
じる場合がある。
おいて、レーシング問題が生じた時のタイミングチャー
トを示した。フリップフロップ回路ＦＦ１及びＦＦ２
に、同期をとっているクロック信号ＣＬＫ１及びＣＬＫ
２の立ち上がり（あるいは立ち下がり）が、同時に動作
されずに、クロック信号ＣＬＫ２の方がクロック信号Ｃ
ＬＫ１よりも遅れてしまうことがある。このクロック信
号配線の遅延から生じる遅れのことをクロックスキュー
（Ｔ ｓｋｅｗ）という。また、クロック信号ＣＬＫ１
及びＣＬＫ２の立ち上がりからデータを読み込むために
保持しておかなければならない時間があり、この時間を
ホールドタイム（Ｔ ｈｏｌｄ）（後に図示）という。
クロックスキュー（Ｔ ｓｋｅｗ）の時間差のため、ホ
ールドタイム（Ｔ ｈｏｌｄ）の時間を確保できない場
合には、タイミングエラーによるレーシングの問題が生
じる場合がある。
【０００６】図１１には、従来のスタンダードセル方式
のＬＳＩ開発における設計過程の流れ図を示した。この
スタンダードセル方式では、基本のセルを予め下地の全
面に規則的に配置しておき、論理回路図に従ったアルミ
配線行程のみで対応するゲートアレイ方式とは異なり、
ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路や、フリッ
プフロップ等の回路機能ブロックが、予め標準セル・ラ
イブラリとして登録されており、標準セルを組合せるこ
とにより論理設計、回路設計を行った後、作成された回
路情報にもとずいて、レイアウト設計段階でセルの配置
処理と、セル間、グループ間の配線処理を行う。レイア
ウト設計された結果は、論理的にも電気的にも正しいこ
とを確かめるために検証が行われるが、回路の遅延時間
などはレイアウト後でないと正確にわからないため、レ
イアウトから必要なパラメータを抽出し、タイミングに
関するシミュレーションを行う。その結果、遅延検証の
タイミングエラーが生じた場合には、論理設計や回路設
計また、レイアウト設計をやり直すことになる。レイア
ウトパターンの正しさが確認されると、配置と配線のレ
イアウト情報をもとに、マスクパターンが作製される。
のＬＳＩ開発における設計過程の流れ図を示した。この
スタンダードセル方式では、基本のセルを予め下地の全
面に規則的に配置しておき、論理回路図に従ったアルミ
配線行程のみで対応するゲートアレイ方式とは異なり、
ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路や、フリッ
プフロップ等の回路機能ブロックが、予め標準セル・ラ
イブラリとして登録されており、標準セルを組合せるこ
とにより論理設計、回路設計を行った後、作成された回
路情報にもとずいて、レイアウト設計段階でセルの配置
処理と、セル間、グループ間の配線処理を行う。レイア
ウト設計された結果は、論理的にも電気的にも正しいこ
とを確かめるために検証が行われるが、回路の遅延時間
などはレイアウト後でないと正確にわからないため、レ
イアウトから必要なパラメータを抽出し、タイミングに
関するシミュレーションを行う。その結果、遅延検証の
タイミングエラーが生じた場合には、論理設計や回路設
計また、レイアウト設計をやり直すことになる。レイア
ウトパターンの正しさが確認されると、配置と配線のレ
イアウト情報をもとに、マスクパターンが作製される。
【０００７】
【発明が解決しようとする課題】前述のようにスタンダ
ードセル方式では、基本セルを１００％使用することが
可能である一方で、図１１において、セルの配置及び、
配線を行ったレイアウト処理後の遅延シミュレーション
において、ホールドタイム（Ｔ ｈｏｌｄ）とクロック
スキュー（Ｔ ｓｋｅｗ）のタイミングによる要求仕様
を満たさず、レーシングによる誤動作が生じた場合に
は、充分なホールドタイム（Ｔ ｈｏｌｄ）を確保する
ために、図９に示すように、入力データを生成する回路
の途中に、伝播遅延を増加させる為のディレイゲートを
遅延補償回路として挿入するように回路変更を加える。
そのため、レイアウト設計においても再度セルの配置を
し、更にネットリスト情報を作成して再配線を行った
後、ホールドタイム（Ｔ ｈｏｌｄ）のタイミング補償
について再検討を行うといった一連の作業が必要であっ
た。このように、多くの設計工数が必要となるため、設
計コストが高くなり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）も非常に長くなってしまうといった課題が
あった。
ードセル方式では、基本セルを１００％使用することが
可能である一方で、図１１において、セルの配置及び、
配線を行ったレイアウト処理後の遅延シミュレーション
において、ホールドタイム（Ｔ ｈｏｌｄ）とクロック
スキュー（Ｔ ｓｋｅｗ）のタイミングによる要求仕様
を満たさず、レーシングによる誤動作が生じた場合に
は、充分なホールドタイム（Ｔ ｈｏｌｄ）を確保する
ために、図９に示すように、入力データを生成する回路
の途中に、伝播遅延を増加させる為のディレイゲートを
遅延補償回路として挿入するように回路変更を加える。
そのため、レイアウト設計においても再度セルの配置を
し、更にネットリスト情報を作成して再配線を行った
後、ホールドタイム（Ｔ ｈｏｌｄ）のタイミング補償
について再検討を行うといった一連の作業が必要であっ
た。このように、多くの設計工数が必要となるため、設
計コストが高くなり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）も非常に長くなってしまうといった課題が
あった。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
基板上に、第１及び第２のクロック信号によってデータ
を蓄え保持する機能を持つ第１及び第２のフリップフロ
ップ回路と、前記第１及び第２のフリップフロップ回路
との間に配置され、複数の論理素子の組合せからなる組
合せ論理回路とを配置する第１のステップと、前記第１
のフリップフロップ回路と前記組合せ論理回路との間及
び前記組合せ論理回路と前記第２のフリップフロップ回
路との間を信号配線で接続する第２のステップとを含む
半導体集積回路のレイアウト設計方法において、前記第
１のステップは、前記半導体基板上に、前記第１及び前
記第２のフリップフロップ回路及び前記組合せ論理回路
に加えて、互に異なる遅延値を持った複数の遅延回路を
含むダミーの遅延補償回路を組み込んでおく工程である
ことを特徴とする半導体集積回路のレイアウト設計方法
が得られる。
基板上に、第１及び第２のクロック信号によってデータ
を蓄え保持する機能を持つ第１及び第２のフリップフロ
ップ回路と、前記第１及び第２のフリップフロップ回路
との間に配置され、複数の論理素子の組合せからなる組
合せ論理回路とを配置する第１のステップと、前記第１
のフリップフロップ回路と前記組合せ論理回路との間及
び前記組合せ論理回路と前記第２のフリップフロップ回
路との間を信号配線で接続する第２のステップとを含む
半導体集積回路のレイアウト設計方法において、前記第
１のステップは、前記半導体基板上に、前記第１及び前
記第２のフリップフロップ回路及び前記組合せ論理回路
に加えて、互に異なる遅延値を持った複数の遅延回路を
含むダミーの遅延補償回路を組み込んでおく工程である
ことを特徴とする半導体集積回路のレイアウト設計方法
が得られる。
【０００９】更に本発明によれば、前記第２のステップ
後に行われるレイアウトの検証の際に、前記第２のフリ
ップフロップ回路に、ホールドタイム（Ｔ ｈｏｌｄ）
のタイミングエラーが生じた場合、前記組合せ論理回路
と前記第２のフリップフロップ回路との間を、前記遅延
補償回路の内の適切な遅延値を持った一つの遅延回路で
接続し直す工程を含むことを特徴とする半導体集積回路
のレイアウト設計方法が得られる。
後に行われるレイアウトの検証の際に、前記第２のフリ
ップフロップ回路に、ホールドタイム（Ｔ ｈｏｌｄ）
のタイミングエラーが生じた場合、前記組合せ論理回路
と前記第２のフリップフロップ回路との間を、前記遅延
補償回路の内の適切な遅延値を持った一つの遅延回路で
接続し直す工程を含むことを特徴とする半導体集積回路
のレイアウト設計方法が得られる。
【００１０】また本発明によれば、前記複数の遅延回路
は、互に異なる遅延値を持ったバッファ回路であること
を特徴とする半導体集積回路のレイアウト設計方法が得
られる。
は、互に異なる遅延値を持ったバッファ回路であること
を特徴とする半導体集積回路のレイアウト設計方法が得
られる。
【００１１】更に本発明によれば、前記複数の遅延回路
は、互に異なる遅延値を持ったＣＲ遅延積分回路である
ことを特徴とする半導体集積回路のレイアウト設計方法
が得られる。
は、互に異なる遅延値を持ったＣＲ遅延積分回路である
ことを特徴とする半導体集積回路のレイアウト設計方法
が得られる。
【００１２】このように本発明では、例えば、バッファ
回路やＣＲ遅延積分回路を、ダミーの遅延補償回路とし
て、レイアウト設計の配置処理の段階で予め埋め込んで
おき、回路変更が発生した場合にも、前記ダミーの遅延
補償回路を使用することによって、配線の変更を行うだ
けで、タイミングエラー修正が行える。
回路やＣＲ遅延積分回路を、ダミーの遅延補償回路とし
て、レイアウト設計の配置処理の段階で予め埋め込んで
おき、回路変更が発生した場合にも、前記ダミーの遅延
補償回路を使用することによって、配線の変更を行うだ
けで、タイミングエラー修正が行える。
【００１３】
【発明の実施の形態】図１に本発明の実施例を示した。
この図は、従来のスタンダードセル方式の集積回路にお
いて、セルを配置する際に、本発明の特徴とするダミー
の遅延補償回路１０と一緒に配置及び配線を行った状態
を示す図であり、フリップフロップ回路ＦＦ１及びＦＦ
２及び組合せ論理回路１〜３については、図８の従来の
ものと同様である。作成された回路図に基づいて、レイ
アウト設計のセルの配置処理を行う段階に、それぞれの
フリップフロップ回路間の論理ゲート段数と、端子間距
離（マンハッタン）を求める。例えば、フリップフロッ
プ回路ＦＦ１とフリップフロップ回路ＦＦ２との間の論
理ゲート段数が、２段以下で、端子間距離が１ｍｍ未満
の場合には、フリップフロップ回路ＦＦ２の近辺に、ダ
ミーの遅延補償回路１０を埋め込む。それ以外のものに
対しては、集積回路に含まれているクロック信号（ＣＬ
Ｋ１やＣＬＫ２など）で同期をとっている回路（フリッ
プフロップ回路や信号を遅延するために一時記憶してお
くラッチやレジスタ等）のゲート量と、クロック周波数
を考慮に入れ、適当なパラメータをかけた値に従って、
グループ内のフリップフロップ回路ＦＦ１とフリップフ
ロップ回路ＦＦ２（ラッチ回路）との間に、遅延補償回
路１０を均等に埋め込む。
この図は、従来のスタンダードセル方式の集積回路にお
いて、セルを配置する際に、本発明の特徴とするダミー
の遅延補償回路１０と一緒に配置及び配線を行った状態
を示す図であり、フリップフロップ回路ＦＦ１及びＦＦ
２及び組合せ論理回路１〜３については、図８の従来の
ものと同様である。作成された回路図に基づいて、レイ
アウト設計のセルの配置処理を行う段階に、それぞれの
フリップフロップ回路間の論理ゲート段数と、端子間距
離（マンハッタン）を求める。例えば、フリップフロッ
プ回路ＦＦ１とフリップフロップ回路ＦＦ２との間の論
理ゲート段数が、２段以下で、端子間距離が１ｍｍ未満
の場合には、フリップフロップ回路ＦＦ２の近辺に、ダ
ミーの遅延補償回路１０を埋め込む。それ以外のものに
対しては、集積回路に含まれているクロック信号（ＣＬ
Ｋ１やＣＬＫ２など）で同期をとっている回路（フリッ
プフロップ回路や信号を遅延するために一時記憶してお
くラッチやレジスタ等）のゲート量と、クロック周波数
を考慮に入れ、適当なパラメータをかけた値に従って、
グループ内のフリップフロップ回路ＦＦ１とフリップフ
ロップ回路ＦＦ２（ラッチ回路）との間に、遅延補償回
路１０を均等に埋め込む。
【００１４】図２と図３に、それぞれレーシングの問題
が発生した場合、信号を遅らせてディジタル信号のタイ
ミングをとるための遅延素子である遅延補償回路の例を
示した。
が発生した場合、信号を遅らせてディジタル信号のタイ
ミングをとるための遅延素子である遅延補償回路の例を
示した。
【００１５】先ず、図２は、数十ｎ秒以下の小さな遅延
操作を必要とする場合の遅延回路で、１個につき１０ｎ
秒程度の遅延値を持ったインバータ回路を、それぞれ２
個、４個、６個直列に接続した構成（ＢＵＦ１〜ＢＵＦ
３）になっており、遅延値の異なるバッファ回路の役割
をする。
操作を必要とする場合の遅延回路で、１個につき１０ｎ
秒程度の遅延値を持ったインバータ回路を、それぞれ２
個、４個、６個直列に接続した構成（ＢＵＦ１〜ＢＵＦ
３）になっており、遅延値の異なるバッファ回路の役割
をする。
【００１６】図３は、抵抗値の異なる抵抗素子Ｒ１〜Ｒ
３と、容量値の異なるコンデンサ素子Ｃ１〜Ｃ３を使用
したＣＲ遅延積分回路で、抵抗素子Ｒ１〜Ｒ３は入力側
ＩＮ４〜ＩＮ６に、またコンデンサ素子Ｃ１〜Ｃ３は出
力側ＯＵＴ７〜ＯＵＴ９に、それぞれインバータ回路が
接続された構成になっており、組合せが可能なように、
別々に備えられている。
３と、容量値の異なるコンデンサ素子Ｃ１〜Ｃ３を使用
したＣＲ遅延積分回路で、抵抗素子Ｒ１〜Ｒ３は入力側
ＩＮ４〜ＩＮ６に、またコンデンサ素子Ｃ１〜Ｃ３は出
力側ＯＵＴ７〜ＯＵＴ９に、それぞれインバータ回路が
接続された構成になっており、組合せが可能なように、
別々に備えられている。
【００１７】遅延素子であるインバータ回路ＢＵＦ１〜
ＢＵＦ３、抵抗Ｒ１〜Ｒ３、コンデンサＣ１〜Ｃ３のそ
れぞれの入力側の端子ＩＮ１〜ＩＮ９は、全てクランプ
バッファに接続してあり、またそれぞれの出力側の端子
ＯＵＴ１〜ＯＵＴ９は、未接続（オープン）状態になっ
ている。
ＢＵＦ３、抵抗Ｒ１〜Ｒ３、コンデンサＣ１〜Ｃ３のそ
れぞれの入力側の端子ＩＮ１〜ＩＮ９は、全てクランプ
バッファに接続してあり、またそれぞれの出力側の端子
ＯＵＴ１〜ＯＵＴ９は、未接続（オープン）状態になっ
ている。
【００１８】図１０と図１に示したように、タイミング
シミュレーションの遅延検証において、ホールドタイム
（Ｔ ｈｏｌｄ）とクロックスキュー（Ｔ ｓｋｅｗ）
によるレーシングの問題が発生した場合には、ｔ２とｔ
４の時刻において、それぞれデータ１とデータ２の値が
正しくフリップフロップＦＦ２に保持されていない状態
にある。
シミュレーションの遅延検証において、ホールドタイム
（Ｔ ｈｏｌｄ）とクロックスキュー（Ｔ ｓｋｅｗ）
によるレーシングの問題が発生した場合には、ｔ２とｔ
４の時刻において、それぞれデータ１とデータ２の値が
正しくフリップフロップＦＦ２に保持されていない状態
にある。
【００１９】そこで回避策として、図２及び図３に示し
たように、タイミングエラーの出た箇所から最も近い遅
延補償回路を探し出し、その中で適切な遅延素子（イン
バータ回路ＢＵＦ１〜ＢＵＦ３または、抵抗Ｒ１〜Ｒ３
とコンデンサＣ１〜Ｃ３の中から一組）を選択する。抵
抗Ｒ１〜Ｒ３とコンデンサＣ１〜Ｃ３から、遅延回路を
組合せる場合には、抵抗Ｒ１〜Ｒ３の出力側の端子ＯＵ
Ｔ４〜ＯＵＴ６の一つと、コンデンサＣ１〜Ｃ３の入力
側の端子ＩＮ７〜ＩＮ９の一つをクランプバッファをは
ずして、予め繋ぎ変えておく。
たように、タイミングエラーの出た箇所から最も近い遅
延補償回路を探し出し、その中で適切な遅延素子（イン
バータ回路ＢＵＦ１〜ＢＵＦ３または、抵抗Ｒ１〜Ｒ３
とコンデンサＣ１〜Ｃ３の中から一組）を選択する。抵
抗Ｒ１〜Ｒ３とコンデンサＣ１〜Ｃ３から、遅延回路を
組合せる場合には、抵抗Ｒ１〜Ｒ３の出力側の端子ＯＵ
Ｔ４〜ＯＵＴ６の一つと、コンデンサＣ１〜Ｃ３の入力
側の端子ＩＮ７〜ＩＮ９の一つをクランプバッファをは
ずして、予め繋ぎ変えておく。
【００２０】次に図４に示したように、問題となってい
るフリップフロップ回路ＦＦ２と組合せ論理回路２との
間の配線を切り離した後、遅延補償回路１０の入力端子
ＩＮ１〜ＩＮ６の中から一つを組合せ論理回路２に接続
し、その遅延補償回路１０の出力端子ＯＵＴ１〜ＯＵＴ
３、ＯＵＴ７〜ＯＵＴ９の中の一つと、フリップフロッ
プ回路ＦＦ２の入力端子との接続を行う。
るフリップフロップ回路ＦＦ２と組合せ論理回路２との
間の配線を切り離した後、遅延補償回路１０の入力端子
ＩＮ１〜ＩＮ６の中から一つを組合せ論理回路２に接続
し、その遅延補償回路１０の出力端子ＯＵＴ１〜ＯＵＴ
３、ＯＵＴ７〜ＯＵＴ９の中の一つと、フリップフロッ
プ回路ＦＦ２の入力端子との接続を行う。
【００２１】図５には、遅延補償回路１０を繋ぎ変えた
後のタイムチャート図を示した。遅延補償回路１０を挿
入したことにより、フリップフロップ回路ＦＦ２に入力
されるデータＤ２′は、データＤ２よりも遅れたデータ
１′〜データ３′が生成されるため、時刻ｔ２とｔ４に
おいても、ホールドタイム（Ｔ ｈｏｌｄ）を充分満た
すことになり、フリップフロップＦＦ２に正しい値が保
持される。その結果、前述のタイミングエラーを回避す
ることが可能となる。
後のタイムチャート図を示した。遅延補償回路１０を挿
入したことにより、フリップフロップ回路ＦＦ２に入力
されるデータＤ２′は、データＤ２よりも遅れたデータ
１′〜データ３′が生成されるため、時刻ｔ２とｔ４に
おいても、ホールドタイム（Ｔ ｈｏｌｄ）を充分満た
すことになり、フリップフロップＦＦ２に正しい値が保
持される。その結果、前述のタイミングエラーを回避す
ることが可能となる。
【００２２】本発明のレイアオウト設計における流れ図
を図９に示した。本発明では、図９の流れ図のように、
集積回路内に予め遅延値の異なる数種類の遅延素子を含
むダミーの遅延補償回路（インバータ回路ＢＵＦ１〜Ｂ
ＵＦ３、及び抵抗Ｒ１〜Ｒ３とコンデンサＣ１〜Ｃ３）
１０を、レイアウトの配置段階で埋め込んでおくことに
より、セルを配置及び配線した後のレイアウト検証（タ
イミングシミュレーション）において、フリップフロッ
プ回路ＦＦ２の入力データのホールドタイム（Ｔ ｈｏ
ｌｄ）が不足した場合に、回路変更を加えて、全てのセ
ルの配置及び配線の変更を行う必要はなく、専用のダミ
ーの遅延補償回路１０を使用して、エラー箇所のみの配
線の変更を行うことで、入力データ生成回路への遅延補
償ゲートの挿入を可能にする。そのため、大幅なレイア
ウト設計行程の短縮及び設計コストの削減が図れる。
を図９に示した。本発明では、図９の流れ図のように、
集積回路内に予め遅延値の異なる数種類の遅延素子を含
むダミーの遅延補償回路（インバータ回路ＢＵＦ１〜Ｂ
ＵＦ３、及び抵抗Ｒ１〜Ｒ３とコンデンサＣ１〜Ｃ３）
１０を、レイアウトの配置段階で埋め込んでおくことに
より、セルを配置及び配線した後のレイアウト検証（タ
イミングシミュレーション）において、フリップフロッ
プ回路ＦＦ２の入力データのホールドタイム（Ｔ ｈｏ
ｌｄ）が不足した場合に、回路変更を加えて、全てのセ
ルの配置及び配線の変更を行う必要はなく、専用のダミ
ーの遅延補償回路１０を使用して、エラー箇所のみの配
線の変更を行うことで、入力データ生成回路への遅延補
償ゲートの挿入を可能にする。そのため、大幅なレイア
ウト設計行程の短縮及び設計コストの削減が図れる。
【００２３】
【発明の効果】以上説明したように本発明によれば、集
積回路内に予めダミーの遅延補償回路を埋め込んで置く
ことにより、回路変更が生じた場合にも容易に修正を行
い、設計期間の短縮、設計コストの削減がはかれる。
積回路内に予めダミーの遅延補償回路を埋め込んで置く
ことにより、回路変更が生じた場合にも容易に修正を行
い、設計期間の短縮、設計コストの削減がはかれる。
【図１】本発明の一実施例を説明するためのブロック図
（図８の回路に予め遅延補償回路が埋め込まれている状
態を示すブロック図）である。
（図８の回路に予め遅延補償回路が埋め込まれている状
態を示すブロック図）である。
【図２】図１に用いられる遅延補償回路の一例を示す図
である。
である。
【図３】図１に用いられる遅延補償回路の他の例を示す
図である。
図である。
【図４】図１において遅延補償回路を接続した状態を示
すブロック図である。
すブロック図である。
【図５】図４の動作を説明するためのタイムチャートで
ある。
ある。
【図６】本発明のレイアウト設計における流れ図であ
る。
る。
【図７】従来のスタンダードセル方式の配置配線後の集
積回路を示す図である。
積回路を示す図である。
【図８】図７におけるブロック又はサブブロックの基本
構成を示すブロック図である。
構成を示すブロック図である。
【図９】図８における組合せ論理回路の具体例を示した
図である。
図である。
【図１０】図８の動作を説明するためのタイムチャート
（レーシングが発生した場合のタイムチャート）であ
る。
（レーシングが発生した場合のタイムチャート）であ
る。
【図１１】従来のレイアウト設計における流れ図であ
る。
る。
１ 組合せ論理回路 ２ 組合せ論理回路 ３ 組合せ論理回路 １０ 遅延補償回路 ＦＦ１ フリップフロップ回路 ＦＦ２ フリップフロップ回路 ＣＬＫ１ クロック信号 ＣＬＫ２ クロック信号
Claims (4)
- 【請求項１】 半導体基板上に、第１及び第２のクロッ
ク信号によってデータを蓄え保持する機能を持つ第１及
び第２のフリップフロップ回路と、前記第１及び第２の
フリップフロップ回路との間に配置され、複数の論理素
子の組合せからなる組合せ論理回路とを配置する第１の
ステップと、前記第１のフリップフロップ回路と前記組
合せ論理回路との間及び前記組合せ論理回路と前記第２
のフリップフロップ回路との間を信号配線で接続する第
２のステップとを含む半導体集積回路のレイアウト設計
方法において、 前記第１のステップは、前記半導体基板上に、前記第１
及び前記第２のフリップフロップ回路及び前記組合せ論
理回路に加えて、互に異なる遅延値を持った複数の遅延
回路を含むダミーの遅延補償回路を組み込んでおく工程
であることを特徴とする半導体集積回路のレイアウト設
計方法。 - 【請求項２】 前記第２のステップ後に行われるレイア
ウトの検証の際に、前記第２のフリップフロップ回路
に、ホールドタイム（Ｔ ｈｏｌｄ）のタイミングエラ
ーが生じた場合、前記組合せ論理回路と前記第２のフリ
ップフロップ回路との間を、前記遅延補償回路の内の適
切な遅延値を持った一つの遅延回路で接続し直す工程を
含むことを特徴とする請求項１に記載の半導体集積回路
のレイアウト設計方法。 - 【請求項３】 前記複数の遅延回路は、互に異なる遅延
値を持ったバッファ回路であることを特徴とする請求項
１または２に記載の半導体集積回路のレイアウト設計方
法。 - 【請求項４】 前記複数の遅延回路は、互に異なる遅延
値を持ったＣＲ遅延積分回路であることを特徴とする請
求項１または２に記載の半導体集積回路のレイアウト設
計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313243A JPH10154793A (ja) | 1996-11-25 | 1996-11-25 | 半導体集積回路のレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313243A JPH10154793A (ja) | 1996-11-25 | 1996-11-25 | 半導体集積回路のレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154793A true JPH10154793A (ja) | 1998-06-09 |
Family
ID=18038850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8313243A Pending JPH10154793A (ja) | 1996-11-25 | 1996-11-25 | 半導体集積回路のレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154793A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292024B1 (en) | 1999-12-14 | 2001-09-18 | Philips Electronics North America Corporation | Integrated circuit with a serpentine conductor track for circuit selection |
| JP2006332897A (ja) * | 2005-05-24 | 2006-12-07 | Renesas Technology Corp | 半導体集積回路 |
| US8312411B2 (en) | 2009-03-31 | 2012-11-13 | Nec Corporation | Wiring verification system, wiring verification method, and wiring verification program product |
| JP2016063061A (ja) * | 2014-09-18 | 2016-04-25 | 富士通セミコンダクター株式会社 | 集積回路装置の設計方法，集積回路装置の製造方法及びその集積回路装置 |
| JP2016062351A (ja) * | 2014-09-18 | 2016-04-25 | 日本電気株式会社 | モニタ回路とロジック解析端末及びシステムと遅延測定方法並びにプログラム |
-
1996
- 1996-11-25 JP JP8313243A patent/JPH10154793A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292024B1 (en) | 1999-12-14 | 2001-09-18 | Philips Electronics North America Corporation | Integrated circuit with a serpentine conductor track for circuit selection |
| JP2006332897A (ja) * | 2005-05-24 | 2006-12-07 | Renesas Technology Corp | 半導体集積回路 |
| US8312411B2 (en) | 2009-03-31 | 2012-11-13 | Nec Corporation | Wiring verification system, wiring verification method, and wiring verification program product |
| JP2016063061A (ja) * | 2014-09-18 | 2016-04-25 | 富士通セミコンダクター株式会社 | 集積回路装置の設計方法，集積回路装置の製造方法及びその集積回路装置 |
| JP2016062351A (ja) * | 2014-09-18 | 2016-04-25 | 日本電気株式会社 | モニタ回路とロジック解析端末及びシステムと遅延測定方法並びにプログラム |
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|---|---|---|---|
| A02 | Decision of refusal |
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