JPH08339236A - クロック信号分配回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩの同期タイミング動作を安定化させ制
御回路を簡略化・低消費電力化する、クロック信号分配
回路を得る。 【構成】 クロック信号分配回路をｍ＋１段の扇状のツ
リー１構造とする。このｍ段はｍ＝２ｐ（ｐは任意の自
然数）の論理ゲ−トのペアで形成され、ｍ＋１段の奇数
段目の内１段だけはｎ入力論理ゲート２（ｎは２以上の
自然数）を使用し、上位段から下位段へのクロック信号
の伝達は、各段のセル配置領域の略重心位置とされ、各
段のゲ−トにおけるクロック信号のファンアウト出力
が、等段等負荷に構成される。この構成において、ｎ入
力論理ゲートを最終段とし一方の入力端子にクロック信
号が、且つ他方の入力端子にラッチイネーブル信号が入
力される。よって、ｎ入力論理ゲートからは、ラッチイ
ネーブル信号により制御された略同一条件のクロック信
号がＦ／Ｆ４〜６へ出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号分配回路
に関し、特に、クロック信号間のスキューを最小化する
クロック信号分配回路に関する。

【０００２】

【従来の技術】従来、ＬＳＩ設計においては一般に、タ
イミング設計の容易性の観点から、図３に示すような一
相同期回路構成に設計されることが多い。パターンジェ
ネレータ（ＰＧ）回路７は、前段フリップフロップ（以
下、Ｆ／Ｆとも言う）８と後段Ｆ／Ｆ９の間のデータ受
け渡しのタイミングを規定するために存在し、この回路
の基準クロックＣＬＫを分周並びにデコードすることに
より、各段のＦ／Ｆ８、９のデータ取り込みイネーブル
信号ＥＮを生成する。これらの信号のタイミングチャー
トを図４に示す。この一相同期回路においては、回路の
動作は全て基準クロックＣＬＫを基に考えることができ
るため、タイミング設計の容易化が図れるというメリッ
トがある。

【０００３】しかし、回路の構成上各Ｆ／Ｆがデータを
ラッチするタイミング以外にもクロック信号が各Ｆ／Ｆ
に入力されるため、Ｆ／Ｆ内部のクロックドライバにお
いて常時電力を消費する。また、各Ｆ／Ｆの前段にセレ
クタ１０、１１を必要とするため、回路中のＦ／Ｆ数に
比例してゲート規模が増加するという問題を伴う。

【０００４】これらの問題点を解決する方法として図５
に示すような回路構成が考えられる。この回路構成にお
いては、各Ｆ／Ｆ１４、１５におけるセレクタ回路の代
わりにクロック入力端子の前にＯＲゲート１２、１３を
挿入し、Gated Clock信号を生成することにより、図３
の回路と等価な動作を行う。図５の回路におけるタイミ
ングチャートを図６に示す。

【０００５】また図７は、図５の回路のＦ／Ｆ１４、１
５において同一タイミングでデータを取り込むためのＯ
Ｒゲート１２、１３を共有させた回路構成例である。本
従来例の回路構成のメリットとしては、各Ｆ／Ｆ１８、
１９に入力されるクロック信号がＰＧ回路２０からのイ
ネーブル信号によりマスクされているため、実際に各Ｆ
／Ｆ１８、１９へデータを取り込むタイミングにおいて
のみＦ／Ｆにおける電力消費が発生する。これにより各
Ｆ／Ｆに分配するクロック信号のドライバ（集中バッフ
ァ）１７の負荷を減少させ、消費電力の削減が図れる。

【０００６】本発明と技術分野が類似する以下の従来例
がある。その一は、クロックアンプゲートの未使用ピン
に対しても、使用ピンと同じ長さの配線パターンを付加
するとした特開平５―２１８３０５号である。その二
は、ツリー構造の各段の配線の配線長を同一とする特開
平４―３７３１６０号である。その三は、負荷手段の各
配置位置のｘ座標、およびｙ座標の平均値に基づいて、
バッファ手段を配置するとした特開平４―２９０２６１
号である

【０００７】

【発明が解決しようとする課題】しかしながら、図５お
よび図７に示した従来のクロック信号分配回路において
は、クロック信号をドライブするバッファの等負荷性に
ついて何ら考慮されていない。このため、各Ｆ／Ｆへ分
配されるクロック信号の入力間に遅延差（スキュー）が
発生する。

【０００８】また近年のデバイス加工技術の進展によ
り、サブミクロンオーダのゲート長で実現されるＬＳＩ
の回路においては、高集積化による相対的回路面積の増
加およびアルミ配線の微細化により、配線遅延が増加す
る。大規模な回路においては、この配線遅延により特に
スキューが顕著となる。

【０００９】従って、クロックスキュー（clock skew）
を考慮したタイミング設計を行う必要が生じ、Ｆ／Ｆに
おけるホールドマージン補償のためにデータバスに余分
な遅延ゲートの挿入や、レイアウト設計の再三にわたる
やり直しの発生といった問題を伴う。

【００１０】一方、上記の特開平５−２１８３０５号、
特開平４−３７３１６０号、特開平４−２９０２６１号
のクロック信号分配回路においては、クロック信号のバ
ッファの等負荷性を保証することにより、クロック信号
間のスキュ−低減をはかっているが、Ｆ／Ｆにおける消
費電力の低減に関しては何等考慮されていない。

【００１１】本発明は、ＬＳＩの同期タイミング動作を
安定化させ制御回路を簡略化・低消費電力化する、クロ
ック信号分配回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】かかる目的を達成するた
め、本発明のクロック信号分配回路は、ＬＳＩ内部のク
ロック信号を分配するツリー構造とされたクロック信号
分配回路であり、ツリー構造はｍ＋１段の扇状であり、
ｍ段はｍ＝２ｐ（ｐは任意の自然数）の論理ゲ−トのペ
アで形成され、ｍ＋１の任意の奇数段目の内１段だけは
ｎ入力論理ゲート（ｎは２以上の自然数）で構成され、
ｍ＋１の上位段から下位段へのクロック信号の伝達は、
各段のセル配置領域の略重心位置とされ、各段のゲート
におけるクロック信号のファンアウト出力が、等段等負
荷に構成されたことを特徴としている。

【００１３】また、上記のｎ入力論理ゲートの一方の入
力端子にクロック信号が伝達入力され、且つ他方の入力
端子にラッチイネーブル信号が入力され、ｎ入力論理ゲ
ートからのクロック信号の出力がラッチイネーブル信号
により制御された構成とするとよい。

【００１４】さらに、略重心位置は、ＬＳＩチップ上の
回路配置領域の面積と配置位置の関係において、各段の
論理ゲートにおける配線長を所定の略等距離に配置配線
して設定し、各段の論理ゲートにおける配線長の設定
に、マンハッタン距離を使用し、各段の論理ゲートを同
一駆動能力のインバータバッファアンプとし、かつｎ入
力論理ゲートを２入力ＯＲゲートとしｍ＋１段の最終段
に配置すればよい。

【００１５】

【作用】したがって、本発明のクロック信号分配回路に
よれば、クロック信号分配回路をｍ＋１段の扇状のツリ
ー構造とし、ｍ段はｍ＝２ｐ（ｐは任意の自然数）の論
理ゲ−トのペアで形成され、ｍ＋１の任意の奇数段目の
内１段だけはｎ入力論理ゲート（ｎは２以上の自然数）
で構成され、ｍ＋１の上位段から下位段へのクロック信
号の伝達は、各段のセル配置領域の略重心位置とされ
る。さらに、各段のゲートにおけるクロック信号のファ
ンアウト出力が、等段等負荷に構成される。よって、最
上段位から最下位段位のｎ個のファンアウトに至る経路
のスキューは小さく構成される。

【００１６】

【実施例】次に添付図面を参照して本発明によるクロッ
ク信号分配回路の実施例を詳細に説明する。図１および
図２を参照すると本発明のクロック信号分配回路の一実
施例が示されている。図１は、実施例の回路構成を、ま
た、図２は図１のバッファ回路の全体的配置構成を概念
的に示した図である。

【００１７】ＬＳＩの回路において動作の基準となるク
ロック信号について、図１のようにｍ段構成の扇状のツ
リー構造（クロックツリー）１を構成する。このツリー
のｍ段は、分配の対象となるＦ／Ｆ、ラッチ、カウンタ
等の順序回路の個数により定める。また、段数ｍは、バ
ッファのファンアウトルールを満たし、等負荷に分散す
るように決める任意の自然数である。

【００１８】上記の段数の決定においては、スキューを
改善するために以下の条件を加える。つまり、第一に、
バッファの立ち上り時間ｔrおよび立ち下がり時間ｔfの
差によるクロックデューティの劣化を最小化するため、
クロックツリー１のバッファには、駆動能力および伝搬
特性の同等なインバータを２段でペアとなるように構成
する。このために、ｍ＝２・ｐ（ｐは任意の自然数）の
関係を満たすような制約を加えると良い。

【００１９】第二に、クロックツリー１の最終的なイン
バータには、ｎ入力論理ゲート（ｎは２以上の自然数）
によるツリーを付加する。一例として、２入力ＯＲゲー
ト２によるツリーを図１に示す。これらの操作によっ
て、ｍ＋１段の等段等負荷のクロックツリーを構成す
る。クロックツリーの最終段のＯＲゲート２のもう一方
の入力端子には、パターンジェネレータ（ＰＧ）回路３
から各Ｆ／Ｆ４〜６へラッチイネーブル信号を接続す
る。ＯＲゲート２の出力は、各Ｆ／Ｆ４〜６のクロック
信号入力に接続する。

【００２０】上記の構成によれば、図６の特性と等価な
クロック信号分配回路が構成される。図６のクロックツ
リー１による分配回路は、クロックバッファによるゲー
ト遅延に対して等負荷性を補償している。しかし、配線
容量に対する等負荷性の補償が成されていない。このた
め、配線遅延によるクロックスキュー発生の可能性があ
る。本実施例ではこの問題を解決するために、回路のレ
イアウト設計において、以下の手順にてスキュー最小化
を行う。

【００２１】第三に、マンハッタン距離（市街地距離）
等を用いてセル配置領域の重心位置を求め、この重心位
置を最上段とした分散回路構成とする。先ず、回路のゲ
ート規模に応じたセル占有面積を求め、ＬＳＩチップで
のフロアプランによりセル配置領域を決定する。セル配
置領域の決定後の領域の重心位置を、領域の周辺の長さ
から所定の距離尺度を基に決定する。一例として、距離
尺度にマンハッタン距離を用いる。求められた重心に、
クロックツリーの１段目のバッファを配置する。次にこ
の重心を通る分割線により、最初の領域をｈ分割、一例
として４分割する。この分割数ｈは、前段のバッファの
ドライブ能力に依存して定められるが、２のべき乗に取
った方が面積分割を行い易い。

【００２２】次に分割後の各セル領域について、前回と
同様に重心を求め、２段目のバッファを配置する。この
操作をｍ＋１回繰返し、当初のセル領域を微少な部分領
域に分割し、各々の領域の重心上にクロックツリーの分
岐点を増すバッファの配置を完了する。クロックツリー
の配置が完了した時点で、この回路の各論理ゲート順序
回路の配置を順次決定する。この際に考慮すべき点は、
クロックツリーの最終段のＯＲゲートにおいて、同一の
ラッチイネーブル信号にて制御されるＦ／Ｆを、ＯＲゲ
ートの近傍に配置することである。近年のレイアウト技
術の進展により、同一クロック信号が入力されるＦ／Ｆ
等をバッファ近傍に配置することはそれほど困難ではな
い。以上のバッファ配置の全体構成例を概念的に図２に
示す。

【００２３】上記の第一、第二、第三の条件に基づく回
路の構成手順により、回路の各ゲートの配置を決定後、
各ゲート間の配線作業を順次行なう。この結果、レイア
ウト設計が完了した段階では、各Ｆ／Ｆ間に入力される
クロック信号間のスキューが無視し得る程度の値、例え
ば１ｎｓ以下に抑制することができる。

【００２４】以上説明したように、本実施例では、ｍ＋
１段のｎ入力論理ゲートによりクロックツリーを構成
し、クロック分配における等段等負荷性を補償するの
で、従来の一相同期回路構成と比較でき、回路全体のゲ
ート規模を大幅に削減することができる。また、各Ｆ／
Ｆのデータ書込のタイミングにおいてのみ、Ｆ／Ｆでの
電力消費が発生するため、回路全体における消費電力の
大幅な低減を期待できる。

【００２５】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。

【００２６】

【発明の効果】以上の説明より明かなように、本発明の
クロック信号分配回路は、クロック信号分配回路をｍ＋
１段の扇状のツリー構造とし、ｍ段は任意の自然数ｐに
よるｍ＝２ｐの論理ゲートのペアで形成される。ｍ＋１
段の任意の奇数段目の内１段だけは２以上の自然数ｎの
入力論理ゲートが使用され、上位段から下位段へのクロ
ック信号の伝達は、各段のセル配置領域の略重心位置と
される。さらに、各段のゲートにおけるクロック信号の
ファンアウト出力が等段等負荷に構成される。よって、
最上位段から最下位段のｎ個のファンアウトに至る経路
のスキューは小さく、得られるｎ個のクロック信号は、
実質的に同一タイミングとなる。

【図面の簡単な説明】

【図１】本発明のクロック信号分配回路の一実施例を示
すブロック図である。

【図２】本発明の一実施例によるバッファ配置図であ
る。

【図３】従来の一相同期回路構成例を示すブロック図で
ある。

【図４】図３のタイミングチャートである。

【図５】Gated Clockを使用した同期回路構成例を示す
ブロック図である。

【図６】図５のタイミングチャートである。

【図７】ＯＲゲートを共有した同期回路構成例を示すブ
ロック図である。

【符号の説明】

１ ｍ段のクロックツリー ２ ＯＲゲート ３ パターンジェネレータ回路 ４、５、６ フリップフロップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩ内部のクロック信号を分配するツ
   リー構造とされたクロック信号分配回路において、 前記ツリー構造はｍ＋１段の扇状であり、 前記ｍ段はｍ＝２ｐ（ｐは任意の自然数）の論理ゲ−ト
   のペアで形成され、 前記ｍ＋１の任意の奇数段目の内１段だけはｎ入力論理
   ゲート（ｎは２以上の自然数）で構成され、 前記ｍ＋１の上位段から下位段への前記クロック信号の
   伝達は、各段のセル配置領域の略重心位置とされ、 前記ｍ＋１段の各段のゲ−トにおける前記クロック信号
   のファンアウト出力が、等段等負荷に構成されたことを
   特徴とするクロック信号分配回路。
2. 【請求項２】 前記ｎ入力論理ゲートの一方の入力端子
   に前記クロック信号が伝達入力され、且つ他方の入力端
   子にラッチイネーブル信号が入力され、前記ｎ入力論理
   ゲートからのクロック信号の出力が前記ラッチイネーブ
   ル信号により制御されたことを特徴とする請求項１記載
   のクロック信号分配回路。
3. 【請求項３】 前記略重心位置は、ＬＳＩチップ上の回
   路配置領域の面積と配置位置の関係において、各段の論
   理ゲートにおける配線長を所定の略等距離に配置配線し
   て設定することを特徴とする請求項１または２記載のク
   ロック信号分配回路。
4. 【請求項４】 前記各段の論理ゲートにおける配線長の
   設定に、マンハッタン距離を使用することを特徴とする
   請求項３記載のクロック信号分配回路。
5. 【請求項５】 前記各段の論理ゲートを同一駆動能力の
   インバータバッファアンプとし、かつ前記ｎ入力論理ゲ
   ートを２入力ＯＲゲートとし前記ｍ＋１段の最終段に配
   置することを特徴とする請求項１から４の何れか１項に
   記載のクロック信号分配回路。