JP3104746B2 - クロックツリーレイアウト装置 - Google Patents
クロックツリーレイアウト装置Info
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- JP3104746B2 JP3104746B2 JP09311635A JP31163597A JP3104746B2 JP 3104746 B2 JP3104746 B2 JP 3104746B2 JP 09311635 A JP09311635 A JP 09311635A JP 31163597 A JP31163597 A JP 31163597A JP 3104746 B2 JP3104746 B2 JP 3104746B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計手法に関し、特にクロックツリーの自動配置装置に
関する。
設計手法に関し、特にクロックツリーの自動配置装置に
関する。
【０００２】
【従来の技術】一般に、半導体集積回路の大規模化に伴
って、半導体集積回路は同期回路として設計されるよう
になっている。このため、いかにしてスキューを低減し
てクロック分配するかが大きな問題となっている。従
来、半導体集積回路のクロック分配として、例えば、特
開昭６３−０２０５７２０号公報に記載されたものが知
られており、ここでは、異相クロックの遅延差をなくす
ため、等段等負荷を用いている。
って、半導体集積回路は同期回路として設計されるよう
になっている。このため、いかにしてスキューを低減し
てクロック分配するかが大きな問題となっている。従
来、半導体集積回路のクロック分配として、例えば、特
開昭６３−０２０５７２０号公報に記載されたものが知
られており、ここでは、異相クロックの遅延差をなくす
ため、等段等負荷を用いている。
【０００３】ここで、図１４を参照して、チップ１０６
には第１段バッファ１０１、第２段バッファ１０２、第
３段バッファ１０３、及び負荷回路１０４が備えられて
おり、チップ１０６にはＮ相のクロックＴ０，Ｔ１，
…，ＴＮが与えられる。図示のように、各クロック信号
Ｔ０乃至ＴＮは、第１段バッファ１０１、第２段バッフ
ァ１０２、及び第３バッファ１０３を介して負荷回路１
０４に供給される。
には第１段バッファ１０１、第２段バッファ１０２、第
３段バッファ１０３、及び負荷回路１０４が備えられて
おり、チップ１０６にはＮ相のクロックＴ０，Ｔ１，
…，ＴＮが与えられる。図示のように、各クロック信号
Ｔ０乃至ＴＮは、第１段バッファ１０１、第２段バッフ
ァ１０２、及び第３バッファ１０３を介して負荷回路１
０４に供給される。
【０００４】図示のように、段が同一であれば、いずれ
の相も同一のバッファ数である。例えば、クロックＴ０
に関連する第２段バッファ１０２とクロックＴＮに関連
する第２段バッファ１０２の数は同一であり、３個であ
る。加えて、段が同一であれば、いずれの相のバッファ
においても１個のバッファの負荷容量は同一である。同
一の容量にするために、ダミーブロックが用いられる。
の相も同一のバッファ数である。例えば、クロックＴ０
に関連する第２段バッファ１０２とクロックＴＮに関連
する第２段バッファ１０２の数は同一であり、３個であ
る。加えて、段が同一であれば、いずれの相のバッファ
においても１個のバッファの負荷容量は同一である。同
一の容量にするために、ダミーブロックが用いられる。
【０００５】
【発明が解決しようとする課題】ところで、従来の手法
では、同一の容量や等長にするために用いられるクロッ
クツリー生成が行われておらず、加えて、相毎のフリッ
プフロップ数が大きく違っていた場合、配置がかたよっ
ていた場合、又はゲーテッドクロックの場合について
は、クロックツリー生成が考慮されていなかったため、
ダミーブロックが多くはいりすぎるという問題点があ
る。
では、同一の容量や等長にするために用いられるクロッ
クツリー生成が行われておらず、加えて、相毎のフリッ
プフロップ数が大きく違っていた場合、配置がかたよっ
ていた場合、又はゲーテッドクロックの場合について
は、クロックツリー生成が考慮されていなかったため、
ダミーブロックが多くはいりすぎるという問題点があ
る。
【０００６】つまり、従来の手法では、いずれの相も同
一の容量、同一の抵抗のクロックツリーを作ることが難
しく、遅延を同一にすることが難しくなってしまう。こ
のため、異相クロックのスキューを低減することが難し
いという問題点がある。
一の容量、同一の抵抗のクロックツリーを作ることが難
しく、遅延を同一にすることが難しくなってしまう。こ
のため、異相クロックのスキューを低減することが難し
いという問題点がある。
【０００７】加えて、従来の手法ではダミーブロックが
多くなる結果、ゲート規模が増大するばかりでなく消費
電力が増大してしまうという問題点がある。
多くなる結果、ゲート規模が増大するばかりでなく消費
電力が増大してしまうという問題点がある。
【０００８】本発明の目的は異相クロックのスキューを
低減することのできるクロックツリーの自動配置装置を
提供することにある。
低減することのできるクロックツリーの自動配置装置を
提供することにある。
【０００９】本発明の他の目的はゲート規模を抑制する
とともに消費電力を低減することのできるクロックツリ
ーの自動配置装置を提供することにある。
とともに消費電力を低減することのできるクロックツリ
ーの自動配置装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、複数の
クロック信号をチップ内の複数のフリップフロップ等の
負荷回路に分配する大規模半導体論理回路に対して、前
記クロックの各々の相間の遅延を等しくするためにダミ
ーブロックを生成配置してクロックツリーレイアウトを
生成する装置であって、予め指定されたクロックと異な
る他のクロックに接続されている負荷回路の近傍に前記
ダミーブロックを生成する第１の手段と、前記予め指定
されたクロックと前記ダミーブロックとの接続関係を生
成する第２の手段と、前記各クロック相毎に１つずつク
ラスタを生成して前記各クロック相内の負荷回路及び前
記ダミーブロックの配置位置を考慮してさらに複数のク
ラスタを生成する第３の手段と、前記複数のクラスタの
それぞれに対して前記負荷回路及び前記ダミーブロック
のバランスがとれる位置にバッファを生成配置する第４
の手段と、前記バッファの出力先が全て前記ダミーブロ
ックの場合前記出力先の前記ダミーブロックとの接続関
係を削除して前記バッファをダミーブロックに置換する
第５の手段とを有することを特徴とするクロックツリー
レイアウト装置が得られる。そして、前記複数のクロッ
ク信号としてゲーテッドクロック信号が用いられる。
クロック信号をチップ内の複数のフリップフロップ等の
負荷回路に分配する大規模半導体論理回路に対して、前
記クロックの各々の相間の遅延を等しくするためにダミ
ーブロックを生成配置してクロックツリーレイアウトを
生成する装置であって、予め指定されたクロックと異な
る他のクロックに接続されている負荷回路の近傍に前記
ダミーブロックを生成する第１の手段と、前記予め指定
されたクロックと前記ダミーブロックとの接続関係を生
成する第２の手段と、前記各クロック相毎に１つずつク
ラスタを生成して前記各クロック相内の負荷回路及び前
記ダミーブロックの配置位置を考慮してさらに複数のク
ラスタを生成する第３の手段と、前記複数のクラスタの
それぞれに対して前記負荷回路及び前記ダミーブロック
のバランスがとれる位置にバッファを生成配置する第４
の手段と、前記バッファの出力先が全て前記ダミーブロ
ックの場合前記出力先の前記ダミーブロックとの接続関
係を削除して前記バッファをダミーブロックに置換する
第５の手段とを有することを特徴とするクロックツリー
レイアウト装置が得られる。そして、前記複数のクロッ
ク信号としてゲーテッドクロック信号が用いられる。
【００１１】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１２】図１を参照して、本発明によるクロックツ
リーの自動配置装置は図１に示すフローチャートに応じ
てクロックツリーを生成配置する。まず、ステップｓ１
で、各セルを配置する。そして、ステップｓ２で、クロ
ックｉが接続しているフリップフロップ（ＦＦ）近傍に
（ｎ−１）個のダミーブロックを生成配置する。その
後、各ダミーブロックと異相クロックとの間に接続関係
を生成する（ステップｓ３）。そして、ステップｓ４で
ｉ＝１とする。
リーの自動配置装置は図１に示すフローチャートに応じ
てクロックツリーを生成配置する。まず、ステップｓ１
で、各セルを配置する。そして、ステップｓ２で、クロ
ックｉが接続しているフリップフロップ（ＦＦ）近傍に
（ｎ−１）個のダミーブロックを生成配置する。その
後、各ダミーブロックと異相クロックとの間に接続関係
を生成する（ステップｓ３）。そして、ステップｓ４で
ｉ＝１とする。
【００１３】ステップｓ５において、クロックｉのクラ
スタリングを生成して、ステップｓ６で、ＦＦの配置位
置を考慮してさらにクラスタリングを行う。そして、各
クラスタに対して負荷バランスがとれる位置にバッファ
を生成配置する（ステップｓ７）。その後、ステップｓ
８において、配置バッファの出力先が全てダミーブロッ
クの場合は、出力先のダミーブロックとその接続関係を
削除し、配置バッファをダミーブロックに置換する。そ
して、ステップｓ９で、ｉ＜ｎであるか否かを調べて、
ｉ＜ｎであると、ステップｓ１０でｉ＝ｉ＋１として、
ステップｓ５に戻る。
スタリングを生成して、ステップｓ６で、ＦＦの配置位
置を考慮してさらにクラスタリングを行う。そして、各
クラスタに対して負荷バランスがとれる位置にバッファ
を生成配置する（ステップｓ７）。その後、ステップｓ
８において、配置バッファの出力先が全てダミーブロッ
クの場合は、出力先のダミーブロックとその接続関係を
削除し、配置バッファをダミーブロックに置換する。そ
して、ステップｓ９で、ｉ＜ｎであるか否かを調べて、
ｉ＜ｎであると、ステップｓ１０でｉ＝ｉ＋１として、
ステップｓ５に戻る。
【００１４】一方、ステップｓ９で、ｉ＜ｎでなけれ
ば、つまり、ｉ≧ｎであれば、ステップｓ１１におい
て、クロックツリーの等遅延配線を行う。
ば、つまり、ｉ≧ｎであれば、ステップｓ１１におい
て、クロックツリーの等遅延配線を行う。
【００１５】ここで、図２にクロックＣ１及びＣ２の２
相を有する回路例を示す。そして、図２に示す回路例に
図１に示す処理を適用した場合について、図３乃至図１
１を参照して説明する。
相を有する回路例を示す。そして、図２に示す回路例に
図１に示す処理を適用した場合について、図３乃至図１
１を参照して説明する。
【００１６】まず、各セルを配置する（ステップｓ
１）。この結果、例えば、図３に示すセルの配置が得ら
れる。図４に示すように、クロックＣ１が接続されるフ
リップフロップ１１の近傍にダミーブロック１２を生成
し配置する。１個のフリップフロップ毎に生成するダミ
ーブロック数は、クロックの本数が２本の場合には１
個、３本の場合は２個、ｎ本の場合にはｎ−１個生成し
配置する（ステップｓ２）。
１）。この結果、例えば、図３に示すセルの配置が得ら
れる。図４に示すように、クロックＣ１が接続されるフ
リップフロップ１１の近傍にダミーブロック１２を生成
し配置する。１個のフリップフロップ毎に生成するダミ
ーブロック数は、クロックの本数が２本の場合には１
個、３本の場合は２個、ｎ本の場合にはｎ−１個生成し
配置する（ステップｓ２）。
【００１７】各ダミーブロックとクロックＣ２との間に
接続関係を生成する（ステップｓ３）。同様にして、ス
テップｓ２において、クロックＣ２が接続されるフリッ
プフロップ１１の近傍にダミーブロック１２を生成し配
置して、ステップｓ３において、各ダミーブロックとク
ロックＣ１との間に接続関係を生成する。ダミーブロッ
クの生成配置及び接続関係生成後の結果は図４に示すと
おりである。
接続関係を生成する（ステップｓ３）。同様にして、ス
テップｓ２において、クロックＣ２が接続されるフリッ
プフロップ１１の近傍にダミーブロック１２を生成し配
置して、ステップｓ３において、各ダミーブロックとク
ロックＣ１との間に接続関係を生成する。ダミーブロッ
クの生成配置及び接続関係生成後の結果は図４に示すと
おりである。
【００１８】ステップｓ５において、クロックＣ１のク
ラスタを生成する。そして、ステップｓ６において、フ
リップフロップ１１及びダミーブロック１２の配置位置
を考慮して更にクラスタ１３を生成する。クロックＣ１
のクラスタリング結果を図５に示す。
ラスタを生成する。そして、ステップｓ６において、フ
リップフロップ１１及びダミーブロック１２の配置位置
を考慮して更にクラスタ１３を生成する。クロックＣ１
のクラスタリング結果を図５に示す。
【００１９】ステップｓ７において、クラスタ１３内の
各フリップフロップ１１の重心位置に、バッファ１４を
生成配置する。重心位置におくのは、同相内のクロック
スキューをおさえるためである。さらに、各クラスタ１
３で生成されたバッファ１４郡の重心位置にバッファ１
５を生成配置する。そして、クロックＣ１のクロックツ
リーを構成する。クロックツリー構成の結果を図６に示
す。
各フリップフロップ１１の重心位置に、バッファ１４を
生成配置する。重心位置におくのは、同相内のクロック
スキューをおさえるためである。さらに、各クラスタ１
３で生成されたバッファ１４郡の重心位置にバッファ１
５を生成配置する。そして、クロックＣ１のクロックツ
リーを構成する。クロックツリー構成の結果を図６に示
す。
【００２０】ステップｓ８において、ツリーを構成して
いるバッファ１４，１５の出力先が全てダミーブロック
の場合には、出力先のダミーブロック１２を削除し、そ
のバッファ１４をダミーブロック１２に置換する。ダミ
ーブロック１２を削除し、バッファ１４をダミーブロッ
ク１２に置換した結果を図７に示す。クロックＣ２につ
いてもクロックＣ１と同様のことを行う。
いるバッファ１４，１５の出力先が全てダミーブロック
の場合には、出力先のダミーブロック１２を削除し、そ
のバッファ１４をダミーブロック１２に置換する。ダミ
ーブロック１２を削除し、バッファ１４をダミーブロッ
ク１２に置換した結果を図７に示す。クロックＣ２につ
いてもクロックＣ１と同様のことを行う。
【００２１】Ｃ２のクラスタリング結果を図８に示す。
同様に、クロックツリーの配置を行った後の結果を図９
及び図１０に示す。図１０は、図９のクラスタ線を削除
した図である。そして、クロックツリー構成後の回路図
を図１１に示す。なお、クロック信号としてゲーテッド
クロック信号が用いられる。
同様に、クロックツリーの配置を行った後の結果を図９
及び図１０に示す。図１０は、図９のクラスタ線を削除
した図である。そして、クロックツリー構成後の回路図
を図１１に示す。なお、クロック信号としてゲーテッド
クロック信号が用いられる。
【００２２】次に、本発明の第２の例について説明す
る。
る。
【００２３】図１２は、クロック信号を停止するための
多入力回路１６を有する回路である。図１２に示す回路
は、低消費電力のためにしばしば使用される。図１２に
示す回路は、１相クロックＣ１で動作する。多入力回路
１６の前段ブロックから全フリップ１１群までの遅延を
等しくする必要がある。
多入力回路１６を有する回路である。図１２に示す回路
は、低消費電力のためにしばしば使用される。図１２に
示す回路は、１相クロックＣ１で動作する。多入力回路
１６の前段ブロックから全フリップ１１群までの遅延を
等しくする必要がある。
【００２４】まず、多入力回路１６の出力それぞれが、
クロックであると仮定する。多入力回路がｎ個あると、
クロックがｎ相あることになる。
クロックであると仮定する。多入力回路がｎ個あると、
クロックがｎ相あることになる。
【００２５】ｎ相のクロックに対するクロックツリー構
成を行う際には、図１に示す処理が行われ、多入力回路
１６とフリップフロップ群１１のクロックツリーが構成
される。次に、多入力回路１６がフリップフロップであ
ると仮定する。１相クロックの等遅延の配置配線手法に
よりクロックツリー１７を構成する。クロックツリー構
成後の回路図を図１３に示す。
成を行う際には、図１に示す処理が行われ、多入力回路
１６とフリップフロップ群１１のクロックツリーが構成
される。次に、多入力回路１６がフリップフロップであ
ると仮定する。１相クロックの等遅延の配置配線手法に
よりクロックツリー１７を構成する。クロックツリー構
成後の回路図を図１３に示す。
【００２６】
【発明の効果】以上説明したように、本発明では、クロ
ックに接続しているブロック近傍に（クロック総数−１
個）のダミーブロックを生成配置し、各ダミーブロック
と異相の間の接続関係を生成して、その後、各クロック
に接続しているブロックの配置関係を考慮して負荷のバ
ランスがとれる位置にバッファを生成配置しており、こ
の際、バッファの出力先がすべてダミーブロックの場合
には、出力先のダミーブロックとその接続関係を削除し
て、バッファをダミーブロックに置換し、これを各相の
クロックで行っているので、いずれのクロック相も、同
一の容量、同一の抵抗のクロックツリーを生成すること
ができる。このため、遅延量を同一にすることができ、
異相クロックのスキューを低減できるという効果があ
る。
ックに接続しているブロック近傍に（クロック総数−１
個）のダミーブロックを生成配置し、各ダミーブロック
と異相の間の接続関係を生成して、その後、各クロック
に接続しているブロックの配置関係を考慮して負荷のバ
ランスがとれる位置にバッファを生成配置しており、こ
の際、バッファの出力先がすべてダミーブロックの場合
には、出力先のダミーブロックとその接続関係を削除し
て、バッファをダミーブロックに置換し、これを各相の
クロックで行っているので、いずれのクロック相も、同
一の容量、同一の抵抗のクロックツリーを生成すること
ができる。このため、遅延量を同一にすることができ、
異相クロックのスキューを低減できるという効果があ
る。
【００２７】また、本発明では、不必要のダミーブロッ
クを削除していくため、ゲート規模の増大抑制及び消費
電力の抑制ができるという効果がある。
クを削除していくため、ゲート規模の増大抑制及び消費
電力の抑制ができるという効果がある。
【図１】本発明によるレイアウト装置の処理を説明する
ためのフローチャートである。
ためのフローチャートである。
【図２】論理回路の一例を示す図である。
【図３】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図４】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図５】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図６】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図７】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図８】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図９】図２に示す論理回路のクロックツリーレイアウ
トを説明するための図である。
トを説明するための図である。
【図１０】図２に示す論理回路のクロックツリーレイア
ウトを説明するための図である。
ウトを説明するための図である。
【図１１】図２に示す論理回路例においてクロックツリ
ー生成後の回路を示す図である。
ー生成後の回路を示す図である。
【図１２】論理回路の他の例を示す図である。
【図１３】図１２に示す論理回路においてクロックツリ
ー生成後の回路を示す図である。
ー生成後の回路を示す図である。
【図１４】従来のクロックツリーレイアウトを示す図で
ある。
ある。
１１ フリップフロップ １２ ダミーブロック １３ クラスタ １４，１５，１７ クロックツリーバッファ １６ 多入力回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 G06F 1/10 H01L 21/82
Claims (6)
- 【請求項１】 複数のクロック信号をチップ内の複数の
負荷回路に分配する大規模半導体論理回路に対して、前
記クロックの各々の相間の遅延を等しくするためにダミ
ーブロックを生成配置してクロックツリーレイアウトを
生成する装置であって、予め指定されたクロックと異な
る他のクロックに接続されている負荷回路の近傍に前記
ダミーブロックを生成する第１の手段と、前記予め指定
されたクロックと前記ダミーブロックとの接続関係を生
成する第２の手段とを有することを特徴とするクロック
ツリーレイアウト装置。 - 【請求項２】 請求項１に記載されたクロックツリーレ
イアウト装置において、前記負荷回路はフリップフロッ
プであることを特徴とするクロックツリーレイアウト装
置。 - 【請求項３】 請求項１又は２に記載されたクロックツ
リーレイアウト装置において、さらに、前記各クロック
相毎に１つずつクラスタを生成して前記各クロック相内
の負荷回路及び前記ダミーブロックの配置位置を考慮し
てさらに複数のクラスタを生成する第３の手段を有する
ことを特徴とするクロックツリーレイアウト装置。 - 【請求項４】 請求項３に記載されたクロックツリーレ
イアウト装置において、前記複数のクラスタのそれぞれ
に対して前記負荷回路及び前記ダミーブロックのバラン
スがとれる位置にバッファを生成配置する第４の手段を
有することを特徴とするクロックツリーレイアウト装
置。 - 【請求項５】 請求項４に記載されたクロックツリーレ
イアウト装置において、前記バッファの出力先が全て前
記ダミーブロックの場合前記出力先の前記ダミーブロッ
クとの接続関係を削除して前記バッファをダミーブロッ
クに置換する第５の手段を有することを特徴とするクロ
ックツリーレイアウト装置。 - 【請求項６】 請求項１乃至５のいずれかに記載された
クロックツリーレイアウト装置において、前記複数のク
ロック信号はゲーテッドクロック信号であることを特徴
とするクロックツリーレイアウト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09311635A JP3104746B2 (ja) | 1997-11-13 | 1997-11-13 | クロックツリーレイアウト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09311635A JP3104746B2 (ja) | 1997-11-13 | 1997-11-13 | クロックツリーレイアウト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143575A JPH11143575A (ja) | 1999-05-28 |
| JP3104746B2 true JP3104746B2 (ja) | 2000-10-30 |
Family
ID=18019649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09311635A Expired - Fee Related JP3104746B2 (ja) | 1997-11-13 | 1997-11-13 | クロックツリーレイアウト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104746B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424592B1 (en) | 2000-11-30 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for correcting data output timing |
| JP4968294B2 (ja) * | 2009-08-17 | 2012-07-04 | 富士通セミコンダクター株式会社 | レイアウト設計装置、レイアウト設計プログラム、および記録媒体 |
-
1997
- 1997-11-13 JP JP09311635A patent/JP3104746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11143575A (ja) | 1999-05-28 |
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