JP2005184262A - 半導体集積回路及びその製造方法 - Google Patents
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Abstract
【課題】 多大な労力を必要とせず、温度変化や電圧変化に左右されずにクロックスキューを低減することができるクロック分配回路を備えた半導体集積回路及びその製造方法を提供する。
【解決手段】 半導体集積回路に搭載されたクロック分配回路1において、バッファ段数が多い第1の回路ブロック10の第1のセレクタ11から第1のバッファ段10Aを通過する一部のクロック信号の分配経路を利用し、バッファ段数の少ない第2の回路ブロック20の第2のバッファ段20Aへのクロック信号の分配経路を構築する。
【選択図】 図1
【解決手段】 半導体集積回路に搭載されたクロック分配回路1において、バッファ段数が多い第1の回路ブロック10の第1のセレクタ11から第1のバッファ段10Aを通過する一部のクロック信号の分配経路を利用し、バッファ段数の少ない第2の回路ブロック20の第2のバッファ段20Aへのクロック信号の分配経路を構築する。
【選択図】 図1
Description
本発明は、半導体集積回路及びその製造方法に関し、特にクロック分配回路を有する半導体集積回路及びその製造方法に関する。
従来、特定用途向け半導体集積回路(ASIC:application specific integrated circuit)の開発製造段階においては、コンピュータ支援設計(CAD:computer aided design)システムを使用してクロックスキュー(clock skew)が解析され、この解析結果に基づきクロックスキューが低減されている(例えば、特許文献1)。クロックスキューの解析には、クロック信号の供給源から実際にクロック信号が使用されるフリップフロップ(バッファ)までの系統をツリー状に配列したバッファツリー構造を有するクロック分配回路が使用されている。
図4にクロックスキューの解析に使用される代表的なクロック分配回路の構成を示す。クロック分配回路は、合計3個の回路ブロック100、200及び300を備えている。
回路ブロック100は、最も多いバッファ段数(インスタンス数)を有するバッファツリーであり、半導体集積回路の全域に分布する。供給源からのクロック信号はモード切換用セレクタ101に入力され、このモード切換用セレクタ101は、モード1の時にクロック信号A1を、モード2の時に各回路ブロック100、200及び300に共通のクロック信号Bをバッファツリーの各バッファ段に分配する。
回路ブロック200は、次に多くのバッファ段数を有するバッファツリーであり、半導体集積回路の一部の領域に分布する。供給源からのクロック信号はモード切換用セレクタ201に入力され、このモード切換用セレクタ201は、モード1の時にクロック信号A2を、モード2の時に共通のクロック信号Bをバッファツリーの各バッファ段に分配する。
回路ブロック300は、ここでの例ではバッファが存在しないが、半導体集積回路のやはり一部の領域に分布する。供給源からのクロック信号はモード切換用セレクタ301に入力され、モード切換用セレクタ301は、モード1の時にクロック信号A3を、モード2の時に共通のクロック信号Bを、直接、出力端子302に出力する。
ここで、モード2の場合、共通のクロック信号Bが回路ブロック100、200及び300に供給される。回路ブロック100においては、バッファ段数が多く、モード切換用セレクタ101からクロック信号が分配されるまでのバッファ段数は深く、各バッファのファンアウト分岐数は多いので、モード切換用セレクタ101からクロック信号が実際に使用されるバッファ(バッファ段)までの遅延値が大きい。
一方、回路ブロック200においては、バッファ段数が少なく、バッファ段数は浅く、各バッファのファンアウト分岐数は少ないので、モード切換用セレクタ201からクロック信号が実際に使用されるバッファ(バッファ段)までの遅延値が小さい。回路ブロック300においては、バッファが存在しないので、モード切換用セレクタ301から外部端子302に抜けるまでの遅延値が小さい。
そこで、クロック分配回路においては、供給源から各モード切換用セレクタまでのクロック信号の供給経路に遅延調整用バッファを挿入し、各回路ブロックのモード切換用セレクタ以後のクロック信号の遅延値の差を減少することによって、クロックスキューの調節が行われている。具体的には、回路ブロック100の最も大きな遅延値を基準として、供給源とモード切換用セレクタ201との間に遅延調整用バッファ210〜212が挿入され、供給源とモード切換用セレクタ301との間に遅延調整用バッファ310〜314が挿入されている。
遅延調整用バッファ210〜212、310〜314において、ファンアウト分岐数は「1」であり、負荷容量は小さい。これに対して、遅延調整用バッファの挿入数を決定する回路ブロック100においては、各バッファのファンアウト分岐数が多く、負荷容量は大きい。回路ブロック100と同等の遅延値を得るには、回路ブロック200においてはそのバッファ数よりも多くの遅延調整用バッファ210〜212を挿入する必要があり、又回路ブロック300においてはそのバッファ数よりも多くの遅延調整用バッファ310〜314を挿入する必要がある。このため、供給源から回路ブロック100の最終のバッファ段数に対して、供給源から回路ブロック200の最終のバッファ段数に差が生じる。同様に、供給源から回路ブロック300の最終のバッファ段数にも差が生じる。
バッファ段数の差は、温度変化や電圧変化が生じると、クロックスキューに変化を与える。一般的に、高温度、低電圧の場合、クロック信号経路の配線遅延が大きくなり、バッファ通過時の遅延(セル遅延)が小さくなる。一方、低温度、高電圧の場合、配線遅延が小さくなり、バッファ通過時の遅延が大きくなる。すなわち、通常温度、通常電圧の環境下において、遅延調整用バッファ210〜212及び310〜314を挿入し、回路ブロック100、200及び300の遅延値を統一しても、温度変化や電圧変化により、バッファ段数差に起因するクロックスキューが発生してしまう。
特開平9−269847号公報
前述の特許文献1には、クロック信号のすべての供給系統の回路ブロックにおいてバッファ数やバッファ段数を統一し、温度変化や電圧変化が生じても、異なる回路ブロックの同一階層のバッファ段間相互においてクロックスキューが生じないクロック分配回路が提案されている。しかしながら、半導体集積回路の開発製造段階で使用されるコンピュータ支援設計システムにおいて、具体的な実現方法は確率されていない。実際には、バッファ数やバッファ段数を統一するために、遅延調整用バッファの挿入で遅延値を調整していた部分の配線遅延を算出し、この算出結果に基づき配線の引き回しを行い、バッファ段数の統一に見合う遅延値の調節をしなければならなかった。このため、温度変化や電圧変化に左右されずにクロックスキューを低減するには、配線遅延の算出、配線引き回し等、多大な労力を必要としつつ、温度変化や電圧変化に配線遅延が左右される配線引き回しで対処する依存度が高いので、クロックスキューを充分に低減することができないという問題があった。
本発明は、かかる点に鑑みてなされたものであり、多大な労力を必要とせず、温度変化や電圧変化に左右されずにクロックスキューを低減することができる半導体集積回路及びその製造方法を提供することを目的とする。
本発明の半導体集積回路は、バッファツリー構造により第1のバッファ段を複数段配列し、第1のセレクタから出力されるクロック信号を前記複数段の第1のバッファ段に分配する第1の回路ブロックと、前記第1の回路ブロックに比べて少ない段数の第2のバッファ段をバッファツリー構造により配列し、前記第1のセレクタから出力されるクロック信号を前記第1のバッファ段及び第2のセレクタを通して第2のバッファ段に分配する第2の回路ブロックとを有するクロック分配回路を備えた構成を採る。
この構成によれば、第1の回路ブロックにおいて第1のセレクタから第1のバッファ段に分配されるクロック信号の一部の分配経路を利用し、第1のセレクタから第1のバッファ段、第2のセレクタを通して第2の回路ブロックの同一階層の第2のバッファ段にクロック信号を分配することができる。すなわち、第1の回路ブロックのクロック信号の分配経路において温度変化や電圧変化によりクロックスキューが変化した場合には、第2の回路ブロックのクロック信号の分配経路においてクロックスキューは同様に変化する。更に、第1の回路ブロックの第1のバッファ段毎の遅延値、第2の回路ブロックの第2のバッファ段毎の遅延値は同等になるので、第1のセレクタと第2のセレクタとの間に介在させる第1のバッファ段の段数を簡易に算出することができる。
本発明の半導体集積回路は、前記第1のセレクタから前記第1のバッファ段及び第2のセレクタを通して第2の回路ブロックの第2のバッファ段に至るクロック信号の遅延値と、この第2のバッファ段と同一の階層において、前記第1のセレクタから第1の回路ブロックの第1のバッファ段に至るクロック信号の遅延値とが同等であるクロック分配回路を備えた構成を採る。
本発明の半導体集積回路の製造方法は、バッファツリー構造により第1のバッファ段を複数段配列し、第1のセレクタから出力されるクロック信号を前記複数段の第1のバッファ段に分配する第1の回路ブロックを配置する工程と、前記第1の回路ブロックに比べて少ない段数の第2のバッファ段をバッファツリー構造により配列し、第2のセレクタから出力されるクロック信号を第2のバッファ段に分配する第2の回路ブロックを配置する工程と、前記第1のセレクタから前記第1のバッファ段を通して前記第2のセレクタにクロック信号を供給する結線を配置する工程とを備えてクロック分配回路を製造する構成を採る。
この半導体集積回路の製造方法によれば、第1の回路ブロックと第2の回路ブロックとを配置した後に、第1のセレクタから第1のバッファ段を通して第2のセレクタにクロック信号を供給する結線を配置するだけで、同一の階層の第1のバッファ段と第2のバッファ段とにおいて、クロック信号の遅延値を同等にすることができる。
本発明の半導体集積回路の製造方法は、前記結線を配置する工程は、前記第2のセレクタから第2の回路ブロックの第2のバッファ段に至るクロック信号の遅延値と、この第2のバッファ段と同一の階層において、前記第1のセレクタから前記第1の回路ブロックの第1のバッファ段に至るクロック信号の遅延値との差を算出する工程と、前記遅延値の差を同等にする結線を、前記第1の回路ブロックの第1のバッファ段の出力と第2のセレクタの入力との間に配置する工程とを備えたクロック分配回路を製造した構成を採る。
以上説明したように、本発明によれば、多大な労力を必要とせず、温度変化や電圧変化に左右されずにクロックスキューを低減することができるクロック分配回路を備えた半導体集積回路及びその製造方法を提供することができる。
本発明の骨子は、クロック分配回路において、バッファ段数が多い回路ブロックのセレクタからバッファ段を通過する一部のクロック信号の分配経路を利用し、バッファ段数が少ない回路ブロックのバッファ段へのクロック信号の分配経路を構築したことである。
以下、本発明の一実施の形態について図面を参照して詳細に説明する。
図1に示すように、本実施の形態に係る半導体集積回路に搭載されるクロック分配回路1は、バッファツリー構造により複数段の第1のバッファ段10A、10B及び10Cを配列し、第1のセレクタ11から出力されるクロック信号を複数段の第1のバッファ段10A〜10Cに分配する第1の回路ブロック10と、第1の回路ブロック10に比べて少ない段数の第2のバッファ段20Aをバッファツリー構造により配列し、第1のセレクタ11から出力されるクロック信号を第1のバッファ段10A及び第2のセレクタ21を通して第2のバッファ段20Aに分配する第2の回路ブロック20とを備えている。更に、クロック分配回路1は、第3のセレクタ31から、直接、端子32にクロック信号を出力する第3の回路ブロック30を備えている。ここで、端子32は、半導体集積回路の外部端子(ボンディングパッド)、半導体集積回路に搭載される論理ブロックやメモリブロックの端子等に該当する。
第1の回路ブロック10の第1のセレクタ11はモード切換用セレクタである。この第1のセレクタ11は、モード1においてクロック信号A1を入力し、モード2においてクロック信号Bを入力し、いずれかのクロック信号A1かBかを第1のバッファ段10A〜10Cに分配する。モード1とは、第1の回路ブロック10にクロック信号A1が、第2の回路ブロック20にクロック信号A2が、第3の回路ブロック30にクロック信号A3がそれぞれ個別に入力されるモードである。モード2とは、第1の回路ブロック10、第2の回路ブロック20及び第3の回路ブロック30にすべてのクロック系統を統一する共通のクロック信号Bが入力されるモードである。
第1のバッファ段10A〜10Cは、半導体集積回路の論理ブロック等を構築するための回路セルであり、ここでは各バッファ段は並列接続されたフリップフロップにより構成されている。
第2の回路ブロック20の第2のセレクタ21は、同様に、モード切換用セレクタである。第2のセレクタ21は、モード1においてクロック信号A2を入力し、モード2においてクロック信号B(2)を入力し、いずれかのクロック信号A2かB(2)かを第2のバッファ段20Aに分配する。
第2のバッファ段20Aは、第1のバッファ段10A〜10Cのそれぞれと同様に、並列接続されたフリップフロップにより構成されている。ここでは、第1の回路ブロック10は3段の第1のバッファ段10A〜10Cにより構成されているのに対して、第2の回路ブロック20は、第1の回路ブロック10のバッファ段数に比べて少ない段数の1段の第2のバッファ段20Aにより構成されている。
第2のセレクタ21の入力の一方(クロック信号B(2)の入力)は、第1の回路ブロック10の初段の第1のバッファ段10Aの出力に、表現を換えれば、次段の第1のバッファ段10Bの入力に、結線2を通して電気的に接続されている。モード2の時、クロック信号Bは第2のセレクタ21に直接入力されるのではなく、第1のセレクタ11に入力され出力されたクロック信号Bが第1のバッファ段10A及び結線2を通してクロック信号B(2)として第2のセレクタ21に入力される。つまり、クロック信号B(2)は、第1のセレクタ11から見た場合、第1のセレクタ11から第1のバッファ段10A、結線2、第2のセレクタ21を通して第2の回路ブロック20の第2のバッファ段20Aに至るまでの遅延値と、第1のセレクタ11から第1のバッファ段10A、10Bを通して、第2のバッファ段20Aと同一の階層に存在する第1のバッファ段10Cまでに至る遅延値とが同等になるように、第1のセレクタ11から第1のバッファ段10Aを通過するクロック信号Bの分配経路の一部を利用して生成されている。
第1のバッファ段10A〜10C、第2のバッファ段20Aはいずれもファンアウト分岐数、寄生容量、寄生抵抗等の条件が同等に設定されているので、バッファ段を一段越える毎にクロック信号に付加される遅延値は同等である。
第3の回路ブロック30の第3のセレクタ31は、同様に、モード切換用セレクタである。第3のセレクタ31は、モード1においてクロック信号A3を入力し、モード2においてクロック信号B(3)を入力し、いずれかのクロック信号A3かB(3)かを直接、端子32に分配する。第3の回路ブロック30はバッファ段を備えていない。
第3のセレクタ31の入力の一方(クロック信号B(3)の入力)は、第1の回路ブロック10の次段の第1のバッファ段10Bの出力に、表現を換えれば、最終段の第1のバッファ段10Cの入力に、結線3を通して電気的に接続されている。モード2の時、クロック信号Bは第2のセレクタ21と同様に第3のセレクタ31に直接入力されるのではなく、第1のセレクタ11に入力され出力されたクロック信号Bが第1のバッファ段10A、10B及び結線3を通してクロック信号B(3)として第3のセレクタ31に入力される。つまり、クロック信号B(3)は、第1のセレクタ11から見た場合、第1のセレクタ11から第1のバッファ段10A、10B、結線3、第3のセレクタ31を通して第3の回路ブロック30から出力される端子32に至るまでの遅延値と、第1のセレクタ11から第1のバッファ段10A、10B及び10Cを通して端子32に至るまでのクロック信号Bの遅延値とが同等になるように、第1のセレクタ11から第1のバッファ段10A及び10Bを通過するクロック信号Bの分配経路の一部を利用して生成されている。
図2に、モード1における、第1の回路ブロック10、第2の回路ブロック20、第3の回路ブロック30の各バッファ段の半導体集積回路4上での分布状態を示す。第1の回路ブロック10の第1のバッファ段10A〜10Cは、半導体集積回路4上において、最も配置個数が多く、バッファ段数が深く、しかも広範囲に分布している。第2の回路ブロック20の第2のバッファ20A、第3の回路ブロック30は、いずれも半導体集積回路4上において、少ない配置個数であり、バッファ段数が浅く、しかも狭範囲に分布している。
次に、上記クロック分配回路1を備えた半導体集積回路の製造方法を、図3を用いて説明する。
まず最初に、コンピュータ支援設計システムを使用し、ステップS1に示すように、第1のセレクタ11及び複数段数の第1のバッファ段10A〜10Cを有する第1の回路ブロック10、第2のセレクタ21及び第2のバッファ段20Aを有する第2の回路ブロック20、第3のセレクタ31を有する第3の回路ブロック30を備えたクロック分配回路1を、半導体集積回路を構築する基板(図示しない)上に配置する(S1)。なお、ここでの処理はコンピュータ支援設計システム上での処理であり、基板上に回路ブロックを配置する処理は、基板上に相当するメモリ空間に回路ブロックに相当する部品データを配置する処理である。
ステップS2に示すように、共通のクロック信号Bが第1のセレクタ11、第2のセレクタ21、第3のセレクタ31のそれぞれに入力されるモード2において、クロック信号Bの供給源からクロック信号Bが実際に分配されるバッファ段までに至る遅延値(Tb)を算出する。
ステップS3に示すように、クロック信号A1が第1のセレクタ11に、クロック信号A2が第2のセレクタ21に、クロック信号A3が第3のセレクタ31にそれぞれ入力されるモード1において、バッファ段数が少なく、半導体集積回路4の狭範囲に分布している第2の回路ブロック20、第3の回路ブロック30を選択する(系統K=Am(m=2,3,…)。
ステップS4に示すように、第1の回路ブロック10において第1のセレクタ11以降の第1のバッファ段10A〜10Cの段数、第2の回路ブロック20において第2のセレクタ21以降の第2のバッファ段20Aの段数、第3の回路ブロック30において第3のセレクタ31以降のバッファ段の段数を算出する(段数=N)。引き続き、ステップS5に示すように、第1の回路ブロック10において第1のセレクタ11以降の遅延値、第2の回路ブロック20において第2のセレクタ21以降の遅延値、第3の回路ブロック30において第3のセレクタ31以降の遅延値を算出する(遅延値=Ts)。
ステップS6に示すように、モード1において、バッファ段数が最も多く、半導体集積回路4の広範囲に分布している第1の回路ブロック10の第1のバッファ段10A〜10Cの段数をNとした場合、最終段からN+1段目の第1のバッファ段の遅延値を算出する(遅延値Tp(p=1,2,3,…))。
ステップS7に示すように、第1の回路ブロック10の最終段からN+1段目の第1のバッファ段の出力を第2の回路ブロック20の第2のセレクタ21の入力に接続した場合の配線遅延(Twp(p=1,2,3,…))、第1の回路ブロック10の最終段からN+1段目の第1のバッファ段の出力を第3の回路ブロック30の第3のセレクタ31の入力に接続した場合の配線遅延を算出する。
ステップS8に示すように、予め算出された遅延値Ts、Tp、配線遅延Twpを加算し、第1のバッファ段の出力を第2のセレクタ21の入力に、第1のバッファ段の出力を第3のセレクタ31の入力にそれぞれ繋ぎ換えた場合の、モード2における遅延値Tap(p=1,2,3,…)を算出する。
ステップS9に示すように、算出された遅延値Tapとモード2における第1の回路ブロック10の遅延値Tbとの差Tap−Tbが最小となる、第1の回路ブロック10の第1のバッファ段(P)の抽出を行う。引き続き、ステップS10に示すように、抽出された第1のバッファ段(P)に対して、第2のセレクタ21、第3のセレクタ31の配置位置の移動を行う。この配置位置の移動は、第1の回路ブロック10の第1のバッファ段10Aの出力に第2のセレクタ21の入力を適宜近接させ、又第1の回路ブロック10の第1のバッファ段10Bの出力に第3のセレクタ31の入力を適宜近接させ、結線2、3の結線長を短くして配線遅延の影響を減少することができる。
ステップS11に示すように、第2のセレクタ21、第3のセレクタ31の配置位置の移動後に、第2のセレクタ21の前後、第3のセレクタ31の前後の配線遅延Twを算出する。
ステップS12に示すように、第2のセレクタ21、第3のセレクタ31の配置位置の移動後に、モード2における、第2の回路ブロック20、第3の回路ブロック30の遅延値と第1の回路ブロック10の遅延値との差(Ts+Tp+Tw−Tb)が最小となる、第2のセレクタ21、第3のセレクタ31の位置を確定する。
そして、ステップS13に示すように、ステップS9において抽出された第1のバッファ段(P=10A)の出力と第2のセレクタ21とを接続する結線2、第1のバッファ段(P=10B)の出力と第3のセレクタ31とを接続する結線3のそれぞれを配置する。
この後、ステップS14に示すように、これらのコンピュータ支援設計システムにより作成されたデータに基づき、実際の半導体集積回路の製造プロセスにおいて使用される製造用マスクを作成する。
この製造用マスクを使用し、ステップS15に示すように、実際に製造プロセスを実施することにより、ステップS13で設計された結線2、3が配置されたクロック分配回路1を備えた半導体集積回路を製造し、完成させることができる。
このように、本実施の形態によれば、クロック分配回路1の第1の回路ブロック10において第1のセレクタ11から第1のバッファ段10A〜10Cに分配されるクロック信号の一部の分配経路を利用し、第1のセレクタ11から第1のバッファ段10A、第2のセレクタ21を通して第2の回路ブロック20の同一の階層の第2のバッファ段20Aにクロック信号を分配することができる。すなわち、第1の回路ブロック10のクロック信号の分配経路において温度変化や電圧変化によりクロックスキューが変化した場合には、第2の回路ブロック20のクロック信号の分配経路においてクロックスキューは同様に変化する。更に、第1の回路ブロック10の第1のバッファ段10A〜10C毎の遅延値、第2の回路ブロック20の第2のバッファ段20A毎の遅延値は同等になるので、第1のセレクタ11と第2のセレクタ21との間に介在させる第1のバッファ段10A〜10Cの段数を簡易に算出することができる。
本発明に係るクロック分配回路を備えた半導体集積回路及びその製造方法は、多大な労力を必要とせず、温度変化や電圧変化に左右されずにクロックスキューを低減することができるという効果を有し、特に同様な効果が要求される、配線基板上に複数個の半導体集積回路を実装しシステム化された半導体集積回路及びその製造方法に有効である。
1 クロック分配回路
2、3 結線
4 半導体集積回路
10 第1の回路ブロック
10A〜10C 第1のバッファ段
11 第1のセレクタ
20 第2の回路ブロック
20A 第2のバッファ段
21 第2のセレクタ
30 第3の回路ブロック
31 第3のセレクタ
32 端子
2、3 結線
4 半導体集積回路
10 第1の回路ブロック
10A〜10C 第1のバッファ段
11 第1のセレクタ
20 第2の回路ブロック
20A 第2のバッファ段
21 第2のセレクタ
30 第3の回路ブロック
31 第3のセレクタ
32 端子
Claims (4)
- バッファツリー構造により第1のバッファ段を複数段配列し、第1のセレクタから出力されるクロック信号を前記複数段の第1のバッファ段に分配する第1の回路ブロックと、
前記第1の回路ブロックに比べて少ない段数の第2のバッファ段をバッファツリー構造により配列し、前記第1のセレクタから出力されるクロック信号を前記第1のバッファ段及び第2のセレクタを通して第2のバッファ段に分配する第2の回路ブロックと、
を有するクロック分配回路を備えたことを特徴とする半導体集積回路。 - 前記第1のセレクタから前記第1のバッファ段及び第2のセレクタを通して第2の回路ブロックの第2のバッファ段に至るクロック信号の遅延値と、この第2のバッファ段と同一の階層において、前記第1のセレクタから第1の回路ブロックの第1のバッファ段に至るクロック信号の遅延値とが同等であることを特徴とする請求項1記載のクロック分配回路を備えた半導体集積回路。
- バッファツリー構造により第1のバッファ段を複数段配列し、第1のセレクタから出力されるクロック信号を前記複数段の第1のバッファ段に分配する第1の回路ブロックを配置する工程と、
前記第1の回路ブロックに比べて少ない段数の第2のバッファ段をバッファツリー構造により配列し、第2のセレクタから出力されるクロック信号を第2のバッファ段に分配する第2の回路ブロックを配置する工程と、
前記第1のセレクタから前記第1のバッファ段を通して前記第2のセレクタにクロック信号を供給する結線を配置する工程と、
を有することを特徴とするクロック分配回路を備えた半導体集積回路の製造方法。 - 前記結線を配置する工程は、
前記第2のセレクタから第2の回路ブロックの第2のバッファ段に至るクロック信号の遅延値と、この第2のバッファ段と同一の階層において、前記第1のセレクタから前記第1の回路ブロックの第1のバッファ段に至るクロック信号の遅延値との差を算出する工程と、
前記遅延値の差を同等にする結線を、前記第1の回路ブロックの第1のバッファ段の出力と第2のセレクタの入力との間に配置する工程と、
を有することを特徴とする請求項3記載のクロック分配回路を備えた半導体集積回路の製造方法。
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