JP4890180B2 - クロック分配回路とテスト方法 - Google Patents

クロック分配回路とテスト方法 Download PDF

Info

Publication number
JP4890180B2
JP4890180B2 JP2006262716A JP2006262716A JP4890180B2 JP 4890180 B2 JP4890180 B2 JP 4890180B2 JP 2006262716 A JP2006262716 A JP 2006262716A JP 2006262716 A JP2006262716 A JP 2006262716A JP 4890180 B2 JP4890180 B2 JP 4890180B2
Authority
JP
Japan
Prior art keywords
buffer
input
output
buffers
selector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006262716A
Other languages
English (en)
Other versions
JP2008085596A (ja
Inventor
秀望 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006262716A priority Critical patent/JP4890180B2/ja
Priority to US11/902,746 priority patent/US7733079B2/en
Publication of JP2008085596A publication Critical patent/JP2008085596A/ja
Application granted granted Critical
Publication of JP4890180B2 publication Critical patent/JP4890180B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10Distribution of clock signals, e.g. skew
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31725Timing aspects, e.g. clock distribution, skew, propagation delay
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31725Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/31727Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、メッシュクロック分配回路及びメッシュクロック分配回路のテスト方法に関する。
IT(Information Technology)技術の急速な進歩に従い、伝送路を通信されるデータの伝送速度は、ますます高速化が進んでいる。その為、伝送路に接続される機器に搭載される電子回路は、大規模で高速処理を行う機能が求められている。該機能を実現する電子回路の設計において、スキューが小さい高速クロックが多くのフリップフロップ(FF)に分配されると、設計が容易になる。
そのためのクロック分配構造の1つとして、中継段や最終段のバッファの出力を短絡し、スキューを小さくしてフリップフロップ(FF)にクロックを分配する、メッシュ構造が従来より用いられている。
図4は、特許文献1に開示されているクロック分配回路の構成を示す図である。クロック信号は、クロックバッファツリー107を介して、メッシュ配線駆動用のクロックバッファ105に入力され、各クロックバッファ105の出力が、チップ上に配置されたクロックメッシュ104の各交点に供給される。
クロックバッファツリー107は、各メッシュ配線用のクロックバッファ105への入力クロック信号が、すべて等遅延になるように、クロック信号を分配する。クロック供給用の最終段バッファ109の入力端子は、クロックメッシュ104の交点間の配線部分にそれぞれ接続されており、最終段バッファ109の出力を、チップ内に配置されているフリップフロップ(FF)108にクロック信号を入力することで、スキューを小さくしている。
特開2003−92352号公報(図1)
図4に示した従来のクロック分配回路は、次のような課題を有している。すなわち、従来のクロック分配回路においては、最終段のバッファ109の一段前のクロックバッファ105の出力同士を短絡したメッシュ構造であることから、何らかの原因でクロックバッファ105の中の数個が故障したとき、故障したバッファを検出することは困難である。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明に係るクロック分配回路は、クロック信号を分岐させる経路上に複数段のバッファを備え、最終段及び/又は中段の複数のバッファの出力が短絡されてなるクロック分配回路において、分岐経路上の同一段の複数のバッファのうちの少なくとも一つのバッファに関連して、前記複数のバッファのチェーン接続時に上流側に位置する隣のバッファの出力と、前記一つのバッファに対応する分岐点の信号とを第1及び第2の入力にそれぞれ入力し、選択制御信号に基づき、前記第1及び第2の入力の一方を選択し、選択した入力を、前記一つのバッファに供給するセレクタを備え、
テスト時に、同一段の複数のバッファのうちの一つのバッファには、対応する分岐点の信号が、直接、又は、前記分岐点の信号を入力とする前記第2の入力を選択する前記セレクタを介して、入力され、
前記一つのバッファの出力は、チェーン接続の下流側に位置する隣のセレクタの前記第1の入力に入力され、前記隣のセレクタでは前記第1の入力が選択され、前記一つのバッファの出力が隣のバッファに入力され、
チェーン接続の始端となる前記一つのバッファの出力は、順次、チェーン接続の下流側のセレクタとバッファを介して、チェーン接続の終端のバッファまで伝播され、
チェーン接続の終端のバッファの出力を観測するための回路を備えている。
本発明に係るクロック分配回路において、分岐経路上の同一段の前記複数のバッファに関して、後段への接続をカットするスイッチを、前記各バッファに対応して備えている。
本発明に係るクロック分配回路において、分岐経路上の同一段の前記複数のバッファに関して、前記バッファと次段のバッファの入力との間の接続、及び、分岐経路上の同一段の前記複数のバッファが最終段のバッファの場合には、前記最終段のバッファと、前記最終段のバッファの出力を受けるフリップフロップとの間の接続、をそれぞれオン・オフするスイッチを、前記各バッファに対応して備えている。
本発明に係るクロック分配回路において、前記セレクタの第1、第2入力をそれぞれサンプルする1対の観測用のフリップフロップ回路を備えた構成としてもよい。
本発明に係るクロック分配回路において、前記分岐経路上の中段にある同一段の複数のバッファの出力を短絡した構成としてもよい。この場合、出力が短絡された前記中段の複数のバッファの次段に位置する、一つのバッファに関連して配設される前記セレクタの第1及び第2の入力には、チェーン接続時に上流側に位置する隣のバッファの出力と、前記一つのバッファに対応する、前段の複数のバッファの短絡点の信号とが入力される。
本発明に係るクロック分配回路は、クロック信号を分岐させる経路上に複数段のバッファを備え、最終段及び/又は中段の複数のバッファの出力が短絡されてなるクロック分配回路において、分岐点から分岐した第1、第2の経路上の第1、第2バッファと、
前記第1のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第1のスイッチと、
前記第2のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第2のスイッチと、
前記第1のバッファの出力と前記分岐点の信号とを、第1、第2の入力にそれぞれ受け、選択制御信号により、前記第1又は第2の入力を選択して出力する第1のセレクタと、
前記第1のセレクタの出力を観測するための観測回路と、
を備えている。
本発明に係るクロック分配回路において、前記第1のスイッチの出力を第2の分岐点として分岐した第3、第4の経路上の第3、第4バッファと、
前記第3のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第3のスイッチと、
前記第3のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第4のスイッチと、
前記第3のバッファの出力と、前記第2の分岐点の信号とを、第1、第2の入力にそれぞれ受け、第2の選択制御信号により、前記第1又は第2の入力を選択して出力する第2のセレクタと、
前記第2のスイッチの出力を第3の分岐点として分岐した第5、第6の経路上の第5、第6バッファと、
前記第5のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第5のスイッチと、
前記第6のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第6のスイッチと、
前記第4のバッファの出力と前記第3の分岐点の信号とを、第1、第2の入力にそれぞれ受け、第3の選択制御信号により、前記第1又は第2の入力を選択して出力する第3のセレクタと、
前記第5のバッファの出力を第1の入力に受け前記第3の分岐点の信号を第2の入力に受け、第4の選択制御信号により、第1又は第2の入力を選択する第4のセレクタと、
を備え、前記第6のバッファの出力を観測するための第2の観測回路と、を備えた構成としてもよい。
本発明に係るクロック分配回路において、前記第1のセレクタの第1、第2入力をそれぞれ個別に観測するための1対の観測回路をさらに備えた構成としてもよい。
本発明に係るクロック分配回路において、前記第2乃至第4のセレクタの第1、第2入力をそれぞれ個別に観測するための観測回路の対を、前記第2乃至第4のセレクタのそれぞれに対応して備えた構成としてもよい。
本発明に係るクロック分配回路において、前記各バッファは、インバータ回路よりなる反転型バッファよりなる。
本発明に係るクロック分配回路において、前記最終段の複数のバッファの出力の短絡点の信号をサンプルする観測用のフリップフロップ回路をさらに備えた構成としてもよい。
本発明に係る方法は、クロック信号を分岐させて分配する経路上に複数段のバッファを備え、最終段及び/又は中段の複数のバッファの出力が短絡されてなるクロック分配回路のテスト方法であって、
分岐経路上の同一段の複数のバッファのうちの少なくとも一つのバッファに関連して、前記複数のバッファのチェーン接続時に上流側に位置する隣のバッファの出力と、前記一つのバッファに対応する分岐点の信号とを第1及び第2の入力にそれぞれ入力し、選択制御信号に基づき、前記第1及び第2の入力の一方を選択して、前記一つのバッファに供給するセレクタを配し、
テスト時に、同一段の複数のバッファのうちの一つのバッファには、対応する分岐点の信号が入力され、
前記一つのバッファの出力は、チェーン接続の下流側に位置する隣のセレクタの第1の入力に入力され、前記隣のセレクタでは第1の入力が選択され前記一つのバッファの出力が隣のバッファに入力される、という具合に、チェーン接続の始端となる前記一つのバッファの出力は、順次、チェーン接続の下流側のセレクタとバッファを介して、チェーン接続の終端のバッファまで伝播され、
チェーン接続の終端のバッファの出力を観測する、
上記工程を含む。
本発明に係る方法において、分岐経路上の同一段の前記複数のバッファの少なくとも1つに関して、後段へのパスをカットして、前記クロック分配回路の入力端子にテスト用の信号を供給する工程を含むようにしてもよい。
本発明において、前記セレクタの第1、第2入力をそれぞれ観測する工程をさらに含むようにしてもよい。
本発明によれば、メッシュ構造のクロック分配回路にて、同一段のクロックバッファを順次チェーン接続して、観測用のフリップフロップ回路でサンプルすることにより、各要素のインバータ(もしくはバッファ)の故障を検出することができる。
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、最終段の複数のバッファ出力が短絡されているクロック分配回路において、分岐点から分岐するパス上の同一段の複数のバッファ(図1では、反転型バッファであるインバータ)(a、b)に関して、次段のバッファ(インバータ)(c、d、e、f)との接続をオン・オフするスイッチ(4、5)、最終段のバッファ(インバータ)(c、d、e、f)に関して次段のフリップフロップ(19)との接続をオン・オフするスイッチ(6、7、8、9)を、前記各バッファ(インバータ)に対応して備えるとともに、チェーン接続される同一段の複数のバッファ(インバータ)に関して、上流側の隣のバッファ(インバータ)(a)、(c、d、e)の出力と、対応する分岐点の信号を、第1、第2の入力に入力し、選択制御信号に基づき、一方を選択して出力するセレクタ(10)、(11、12、13)を、バッファ(インバータ)(b)、(d、e、f)のそれぞれに対応して備え、前記インバータ(b)、(d、e、f)は、対応するセレクタ(10)、(11、12、13)の出力をそれぞれ入力する。
テスト時には、前記分岐点の信号を、直接に、又は、セレクタを介して、同一段の複数のインバータのうちの1つのバッファ(インバータ)(チェーン接続の始端)に入力し、その出力が、チェーン接続の下流側に位置する隣のセレクタ(第1の入力を選択)を介して、隣のバッファ(インバータ)に入力されるという具合にチェーン接続され、チェーン接続の終端のバッファ(インバータ)の出力をサンプルする観測用のフリップフロップ回路(16)、(17)を備えている。観測用のフリップフロップ回路(16)、(17)は、チェーンの終端のバッファ(b)、(f)の出力に直接接続されており、チェーンの終端のバッファ(b)、(f)のテスト時には、前記分岐点の信号が対応するセレクタ(10)、(13)で選択されて入力される。このように、本発明は、出力を短絡したメッシュ構造のクロック分配回路において、短絡配線をカットするスイッチと、セレクタを備え、テスト時、クロックバッファを、チェーン接続にして故障検出する構成にしている。以下実施例に即して説明する。
図1は、本発明の一実施例のメッシュ構造のクロック分配回路の構成を示す図であり、インバータ回路で構成した1例が示されている。図1を参照すると、本実施例は、最終段の複数のインバータの出力が短絡されているクロック分配回路において、分岐点(インバータhの出力)から第1、第2のパスに分岐するパス上の第1、第2のインバータa、bに関して、
第1のインバータaの出力と次段のインバータc、dの入力との間の接続をオン・オフ制御する第1のスイッチをなすトランスファーゲート4と、
第2のインバータbの出力と次段のインバータe、fとの間の接続をオン・オフ制御する第2のスイッチをなすトランスファーゲート5と、
第1のインバータaの出力を第1の入力に受け、分岐点の信号(インバータhの出力)を第2の入力に受け、端子2の選択制御信号により、第1又は第2の入力を選択する第1のセレクタ10と、
第1のセレクタ10の出力をサンプルする観測用のフリップフロップ回路16と、
を備えている。
本実施例は、第1のスイッチ(トランスファーゲート)4の出力を第2の分岐点として第3、第4のパスに分岐するパス上の第3、第4インバータc、dに関して、
第3のインバータcの出力と次段のフリップフロップ19の入力との間の接続をオン・オフ制御する第3のスイッチをなすトランスファーゲート6と、
前記第4のインバータdの出力と次段のフリップフロップ19の入力との間の接続をオン・オフ制御する第4のスイッチをなすトランスファーゲート7と、
前記第3のインバータcの出力を第1の入力に受け前記第2の分岐点の信号を第2の入力に受け、端子2の第2の選択制御信号により、第1又は第2の入力を選択する第2のセレクタ11と、
を備えている。
さらに、第2のスイッチ(トランスファーゲート)5の出力を第3の分岐点として第5、第6のパスに分岐するパス上の第5、第6インバータe、fに関して、
第5のインバータeの出力と次段のフリップフロップ19の入力との間の接続をオン・オフ制御する第5のスイッチをなすトランスファーゲート8と、
第6のインバータfの出力と次段のフリップフロップ19の入力との間の接続をオン・オフ制御する第6のスイッチ(トランスファーゲート)9と、
前記第4のインバータdの出力を第1の入力に受け前記第3の分岐点の信号を第2の入力に受け、端子2の第3の選択制御信号により、第1又は第2の入力を選択する第3のセレクタ12と、
第5のインバータeの出力を第1の入力に受け前記第3の分岐点の信号を第2の入力に受け、端子2の第4の選択制御信号により、第1又は第2の入力を選択する第4のセレクタ13と、
第6のインバータfの出力をサンプルする第2の観測用のフリップフロップ回路17と、を備えている。最終段のインバータc、d、e、fに一端が接続されたトランスファーゲート6乃至9の他端は共通接続され、複数のフリップフロップ19のクロック入力端子Cに接続されるとともに、観測用のフリップフロップ18のデータ入力端子Dに接続されている。
図1において、トランスファーゲート4乃至9は、NMOSトランジスタとPMOSトランジスタからなるCMOS型のトランスファーゲートよりなり、それぞれ、端子3乃至3の制御信号がHighレベルのときオンし、Lowレベルのときオフする。トランスファーゲート4、5は、インバータa、bの出力と次段のインバータc乃至fの入力間、トランスファーゲート6乃至9は、インバータc乃至fの出力とFF19の入力間に接続され、モードを切り換えたときに、インバータから次段へのパスをカットする。セレクタ10、セレクタ11、12、13は、テストモード時に、インバータをチェーン接続して、パス14、15へ変換するためのものである。
図1において、メッシュ構造のクロック分配回路の要素であるインバータa、b、c、d、e、fの出力は、それぞれ、対応するトランスファーゲート4、5、6、7、8、9の入力に接続されるとともに、さらに、インバータa、c、d、eの出力は、セレクタ10、11、12、13の”1”入力に接続されており、セレクタ11の”0”入力には、トランスファーゲート4の出力が接続され、セレクタ12、13の入力”0”には、トランスファーゲート5の出力が接続され、セレクタ10の入力”0”には、端子1の信号が、2段のインバータg、hを介して接続されている。セレクタでは、入力される選択制御信号が”1”のとき、”1”入力が選択され、入力される選択制御信号が”0”のとき、”0”入力が選択される。
インバータb、fの出力とトランスファーゲート5、9の入力の接続点は、故障を検出するための観測用フリップフロップ(FF)16、17にそれぞれ接続されている。
トランスファーゲート4〜9は、オフ状態にセットすることにより、後段へのパスがカットできる。
セレクタ10〜13において、”1”入力を選択することにより、分岐したインバータaとインバータbがチェーン接続し、インバータaの出力と、インバータbの出力の分岐先のインバータc、d、及び、インバータe、fがチェーン接続する構成となっている。
FF18は、クロックツリーの最終段に接続され、トランスファーゲート6〜9のいずれかを伝わってくる信号を観測し、トランスファーゲート6〜9の故障を検出する観測用FFである。
本実施例における動作と共に、メッシュ構造のクロック分配回路の検査方法について説明する。例えば、メッシュ構造のクロック分配回路を構成している各要素が故障しているか否かを検査する。
本実施例の検査の手順の一例を、図1を参照して、説明する。
1. トランスファーゲート4、5、9をオンにし、インバータc、d、eの出力信号がトランスファーゲート9へ流れないように、トランスファーゲート6、7、8をオフにする。
2. セレクタ10において”0”入力に切り替え、端子1にパルスを与え、端子1→インバータg→インバータh→セレクタ10→インバータb→FF16のパスを構成し、このパスを伝播する信号をFF16で観測し、このパスの故障を検出する。
3. 次に、セレクタ10を”1”入力に切り替え、同じ段にある中継インバータa、bをチェーン接続する構成を選択する。
4. 端子1にパルスを与え、ライン14にそって、端子1→インバータg→インバータh→中継インバータa→セレクタ10→中継インバータb→FF16に伝播する信号を、FF16で観測し、このパスの故障を検出する。
5. セレクタ13を”0”入力に切り替える。
6. 端子1にパルスを与え、端子1→インバータg→インバータh→中継インバータa→セレクタ10→中継インバータb→トランスファーゲート5→セレクタ13→インバータf→FF17に伝播する信号を、FF17で観測し、このパスの故障を検出する。
7. 次に、セレクタ12を”0”入力、セレクタ13を”1”入力に切り替える。
8. 端子1にパルスを与え、端子1→インバータg→インバータh→中継インバータa→セレクタ10→中継インバータb→トランスファーゲート5→セレクタ12→インバータe→セレクタ13→インバータf→FF17に伝播する信号を観測し、このパスの故障を検出する。
9. 次に、セレクタ11を”0”入力、セレクタ12を”1”入力、セレクタ13を”1”入力に切り替える。
10. 端子1にパルスを与え、端子1→インバータg→インバータh→中継インバータa→トランスファーゲート4→セレクタ11→インバータd→セレクタ12→インバータe→セレクタ13→インバータf→FF17に伝播する信号を、FF17で観測し、このパスの故障を検出する。
11. 次に、セレクタ11を”1”入力、セレクタ12を”1”入力、セレクタ13を”1”入力に切り替える。
12. 端子1にパルスを与え、ライン15にそって、端子1→インバータg→インバータh→中継インバータa→トランスファーゲート4→インバータc→セレクタ11→インバータd→セレクタ12→インバータe→セレクタ13→インバータf→FF17に伝播する信号を、FF17で観測し、このパスの故障を検出する。
13. 最後に、12の状態で、トランスファーゲート6〜9の中で、順に1つだけONにしていき、FF18に伝播する信号を、FF18で観測し、トランスファーゲート6〜9の故障を検出する。
以上の検査手順によって、メッシュ構造のクロック分配回路の故障を検査することができる。
図4に示した従来の回路構成の場合、メッシュ構造を構成している各要素のバッファの出力が全短絡されている為、バッファ1個が故障したとしても、メッシュ構造の配線の電圧の変化が、故障していないバッファの出力に依存して変化する為、それを検出することができない。
これに対して、本実施例では、同段数のバッファをチェーン接続する構成をとるため、バッファが故障しているか否かを検査することができる。
図2は、本発明の第2の実施例の構成を示す図である。図2は、セレクタ10の”0”、”1”入力にそれぞれ観測用フリップフロップ(FF)20、21を備え、セレクタ11、12、13の”0”、”1”入力にそれぞれ観測用フリップフロップ(FF)22、23、24、25、26、27を備えている。
本実施例の検査の手順の一例を、図2を参照して、説明する。
1. トランスファーゲート4、5、9をオンにし、インバータc、d、eの出力信号がトランスファーゲート9へ流れないように、トランスファーゲート6、7、8をオフにする。
2. セレクタ10において“0”入力に切り替え、端子1にパルスを与え、端子1→インバータg→インバータh→セレクタ10→インバータb→FF16に伝播する信号をFF16とFF20で観測することで、セレクタ10の“0”入力に信号が入力できているか、インバータbが正しく出力できているかを、確認することができる。
3. 次に、セレクタ10を”1”入力に切り替え、同じ段にある中継インバータa、bをチェーン接続する構成を選択する。
4. 端子1にパルスを与え、ライン14にそって、端子1→インバータg→インバータh→中継インバータa→セレクタ10→中継インバータb→FF16に伝播する信号を、FF16だけでなく、セレクタ10の”1”入力をサンプルするFF21でも観測することで、
・インバータaが出力できているか、
・セレクタ10の”1”入力に信号が入力できているか
を確認することができる。
5. セレクタ13を”0”入力に切り替える。
6. 端子1にパルスを与え、端子1→インバータg→インバータh→中継インバータa→セレクタ10→中継インバータb→トランスファーゲート5→セレクタ13→インバータf→FF17に伝播する信号を、FF17だけでなく、FF25、26でも観測することで、
・セレクタ12、13の”0”入力に信号が入力できているか、
・インバータfが出力できているか、
・トランスファーゲート5で故障が生じていないか
を確認することができる。
7. 次に、セレクタ12を”0”入力、セレクタ13を”1”入力に切り替える。
8. 端子1にパルスを与え、端子1→インバータg→インバータh→中継インバータa→セレクタ10→中継インバータb→トランスファーゲート5→セレクタ12→インバータe→セレクタ13→インバータf→FF17に伝播する信号を、FF17だけでなく、FF24でも観測することで、
・インバータeが出力できているか、
・セレクタ13の”1”入力に信号が入力できているか
を確認することができる。
9. 次に、セレクタ11を”0”入力、セレクタ12を”1”入力、セレクタ13を”1”入力に切り替える。
10. 端子1にパルスを与え、端子1→インバータg→インバータh→中継インバータa→トランスファーゲート4→セレクタ11→インバータd→セレクタ12→インバータe→セレクタ13→インバータf→FF17に伝播する信号を、FF17だけでなく、FF23、27でも観測することで、
・トランスファーゲート4で故障が生じていないか、
・セレクタ11の”0”入力に信号が入力できているか、
・インバータdが出力できているか、
・セレクタ12の”1”入力に信号が入力できているか
を確認することができる。
11. 次に、セレクタ11を”1”入力、セレクタ12を”1”入力、セレクタ13を”1”入力に切り替える。
12. 端子1にパルスを与え、ライン15にそって、端子1→インバータg→インバータh→中継インバータa→トランスファーゲート4→インバータc→セレクタ11→インバータd→セレクタ12→インバータe→セレクタ13→インバータf→FF17に伝播する信号を、FF17だけでなく、FF22でも観測することで、
・インバータcが出力できているか、
・セレクタ11の”1”入力に信号が入力できているか、
を確認することができる。
13. 最後に12の状態で、トランスファーゲート6〜9の中で、順に1つだけONにしていき、FF18に伝播する信号を観測し、トランスファーゲート6〜9の故障を検出する。
なお、本発明は、クロックバッファの出力同士が短絡された通常状態に加え、セレクタ10〜13を切り替えることによってクロックバッファをチェーン状に接続する状態をとることができる。従って、前記実施例1、2のそれぞれについて説明した上記検査の手順のほかに、さらに、クロックバッファの出力同士が短絡された通常状態での端子1から観測用FFまでのパルス導通試験と、セレクタ10〜13を切り替えてクロックバッファをチェーン状に接続した状態での端子1から観測用FFまでのパルス導通試験を行うことによって、メッシュ状に出力が短絡されたクロックバッファ各々の試験を行うことができる。
上記した実施例によれば、チェーン接続しているインバータの中に故障がある場合に、故障箇所の特定を容易化している。
以上説明したように、本発明によれば、メッシュ構造のクロック分配回路にて、各要素のインバータ(もしくは正転型のクロックバッファ)の故障を検出することができる。
図1、図2の前記第1、第2の実施例では、メッシュ構造のクロック分配回路の最終段を短絡しているが、短絡する段は、最終段にのみ限定されるものでなく、例えば中段で短絡してもよい。また短絡箇所は1箇所とされているが、短絡箇所は1箇所に限定されるものでないことは勿論である。
図3は、本発明の第3の実施例の構成を示す図である。図3を参照すると、本実施例は、図1の第1の実施例の構成において、さらに、トランスファーゲート4、5の出力同士を短絡したものである。すなわち、図3には、メッシュ構造のクロック分配回路の分岐経路の最終段に加え中段も短絡する例が示されている。本実施例の検査の手順は、前記第1の実施例で説明した検査手順にしたがって行うことができる。なお、同一段の複数の分岐経路を短絡する場合、複数の分岐経路をグループ毎に別々に短絡するようにしてもよい。
上記第1乃至第3の実施例においては、故障検出を、観測用FFを用いて実現している。これらの観測用FFは、例えばテスト容易化設計の一つとして良く知られている半導体装置内のFFをスキャン接続するスキャンパス技術を用いることにより、簡単に実装が可能である。なお、スキャンパス技術を利用することができない場合、これら観測用FFの出力を外部ピンに出力する構成としてもよい。また、上述した故障検出は、観測用FFに制限されるものでなく、故障が観測できさえすれば任意の手段を用いてよい。故障検出に観測用FFを用いない例として、検出信号を単にモニタ用外部出力ピンに出力する構成としてもよい。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第1の実施例の構成を示す図である。 本発明の第2の実施例の構成を示す図である。 本発明の第3の実施例の構成を示す図である。 従来のメッシュクロック分配構造の概略構成を示す図である。
符号の説明
1 端子(信号入力端子)
〜2 端子(選択信号入力端子)
〜3 端子(制御信号入力端子)
4、5、6、7、8、9 トランスファーゲート
10、11、12、13 セレクタ
14、15 ライン(パス)
19 FF
16、17、18、20−27 観測用FF
103 マクロ
104 クロックメッシュ
105 クロックバッファ(1段前のクロックバッファ)
107 クロックバッファツリー
108 FF
109 最終段バッファ
a、b、c、d、e、f、g、h インバータ

Claims (17)

  1. クロック信号を分岐させる経路上に複数段のバッファを備え、最終段及び/又は中段の複数のバッファの出力が短絡されてなるクロック分配回路において、
    分岐経路上の同一段の複数のバッファのうちの少なくとも一つのバッファに関連して、前記複数のバッファのチェーン接続時に上流側に位置する隣のバッファの出力と、前記一つのバッファに対応する分岐点の信号とを第1及び第2の入力にそれぞれ入力し、選択制御信号に基づき、前記第1及び第2の入力の一方を選択し、選択した入力を、前記一つのバッファに供給するセレクタを備え、
    テスト時に、同一段の複数のバッファのうちの一つのバッファには、対応する分岐点の信号が、直接、又は、前記分岐点の信号を入力とする前記第2の入力を選択する前記セレクタを介して、入力され、
    前記一つのバッファの出力は、チェーン接続の下流側に位置する隣のセレクタの前記第1の入力に入力され、前記隣のセレクタでは前記第1の入力が選択され、前記一つのバッファの出力が隣のバッファに入力され、
    チェーン接続の始端となる前記一つのバッファの出力は、順次、チェーン接続の下流側のセレクタとバッファを介して、チェーン接続の終端のバッファまで伝播され、
    チェーン接続の終端のバッファの出力を観測するための回路を備えている、ことを特徴とするクロック分配回路。
  2. 分岐経路上の同一段の前記複数のバッファに関して、後段への接続をカットするスイッチを、前記各バッファに対応して備えている、ことを特徴とする請求項1記載のクロック分配回路。
  3. 分岐経路上の同一段の前記複数のバッファに関して、前記バッファと次段のバッファの入力との間の接続、及び、
    分岐経路上の同一段の前記複数のバッファが最終段のバッファの場合には、前記最終段のバッファと、前記最終段のバッファの出力を受けるフリップフロップとの間の接続、
    をそれぞれオン・オフするスイッチを、前記各バッファに対応して備えている、ことを特徴とする請求項1記載のクロック分配回路。
  4. 前記セレクタの前記第1の入力と前記第2の入力をそれぞれ個別に観測するための回路をさらに備えている、ことを特徴とする請求項1記載のクロック分配回路。
  5. 前記分岐経路上の中段にある同一段の複数のバッファの出力が短絡されており、出力が短絡された前記中段の複数のバッファの次段に位置する、一つのバッファに関連して配設される前記セレクタの第1及び第2の入力には、チェーン接続時に上流側に位置する隣のバッファの出力と、前記一つのバッファに対応する、前段の複数のバッファの短絡点の信号とが入力される、ことを特徴とする請求項1記載のクロック分配回路。
  6. クロック信号を分岐させる経路上に複数段のバッファを備え、最終段及び/又は中段の複数のバッファの出力が短絡されてなるクロック分配回路において、
    分岐点から分岐した第1、第2の経路上の第1、第2バッファと、
    前記第1のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第1のスイッチと、
    前記第2のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第2のスイッチと、
    前記第1のバッファの出力と前記分岐点の信号とを、第1、第2の入力にそれぞれ受け、選択制御信号により、前記第1又は第2の入力を選択して出力する第1のセレクタと、
    観測回路と、
    を備え、
    前記第1のセレクタの出力記第2のバッファの入力として、前記観測回路が前記第2のバッファの出力を観測することを特徴とするクロック分配回路。
  7. 前記第1のスイッチの出力を第2の分岐点として分岐した第3、第4の経路上の第3、第4バッファと、
    前記第3のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第3のスイッチと、
    前記第3のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第4のスイッチと、
    前記第3のバッファの出力と、前記第2の分岐点の信号とを、第1、第2の入力にそれぞれ受け、第2の選択制御信号により、前記第1又は第2の入力を選択して出力する第2のセレクタと、
    前記第2のスイッチの出力を第3の分岐点として分岐した第5、第6の経路上の第5、第6バッファと、
    前記第5のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第5のスイッチと、
    前記第6のバッファの出力と次段のバッファ又はフリップフロップの入力との間の接続をオン・オフする第6のスイッチと、
    前記第4のバッファの出力と前記第3の分岐点の信号とを、第1、第2の入力にそれぞれ受け、第3の選択制御信号により、前記第1又は第2の入力を選択して出力する第3のセレクタと、
    前記第5のバッファの出力を第1の入力に受け前記第3の分岐点の信号を第2の入力に受け、第4の選択制御信号により、第1又は第2の入力を選択する第4のセレクタと、
    前記第6のバッファの出力を観測するための第2の観測回路と、
    を備えている、ことを特徴とする請求項6記載のクロック分配回路。
  8. 前記第1のセレクタの第1、第2入力をそれぞれ個別に観測するための1対の観測回路をさらに備えている、ことを特徴とする請求項6記載のクロック分配回路。
  9. 前記第2乃至第4のセレクタの第1、第2入力をそれぞれ個別に観測するための観測回路の対を、前記第2乃至第4のセレクタのそれぞれに対応して備えている、ことを特徴とする請求項7記載のクロック分配回路。
  10. 前記最終段の複数のバッファの出力の短絡点の信号を観測するための観測回路をさらに備えている、ことを特徴とする請求項1乃至9のいずれか一に記載のクロック分配回路。
  11. 前記観測回路は、観測対象の信号をサンプルするフリップフロップを含む、ことを特徴とする請求項6乃至10のいずれか一に記載のクロック分配回路。
  12. 前記観測回路は、観測対象の信号をモニタ用の外部端子へ出力する回路を含む、ことを特徴とする請求項6乃至10のいずれか一に記載のクロック分配回路。
  13. 前記各バッファは、インバータ回路よりなる反転型バッファである、ことを特徴とする請求項1乃至7のいずれか一に記載のクロック分配回路。
  14. 請求項1乃至13のいずれか一に記載のクロック分配回路を備えた半導体集積回路装置。
  15. クロック信号を分岐させて分配する経路上に複数段のバッファを備え、最終段及び/又は中段の複数のバッファの出力が短絡されてなるクロック分配回路のテスト方法であって、
    分岐経路上の同一段の複数のバッファのうちの少なくとも一つのバッファに関連して、前記複数のバッファのチェーン接続時に上流側に位置する隣のバッファの出力と、前記一つのバッファに対応する分岐点の信号とを第1及び第2の入力にそれぞれ入力し、選択制御信号に基づき、前記第1及び第2の入力の一方を選択して、前記一つのバッファに供給するセレクタを配し、
    テスト時に、同一段の複数のバッファのうちの一つのバッファには、対応する分岐点の信号が入力され、
    前記一つのバッファの出力は、チェーン接続の下流側に位置する隣のセレクタの第1の入力に入力され、前記隣のセレクタでは第1の入力が選択され前記一つのバッファの出力が隣のバッファに入力される、という具合に、チェーン接続の始端となる前記一つのバッファの出力は、順次、チェーン接続の下流側のセレクタとバッファを介して、チェーン接続の終端のバッファまで伝播され、
    チェーン接続の終端のバッファの出力を観測する、
    上記工程を含む、ことを特徴とするテスト方法。
  16. 分岐経路上の同一段の前記複数のバッファの少なくとも1つに関して、後段へのパスをカットして、前記クロック分配回路の入力端子にテスト用の信号を供給する工程を含む、ことを特徴とする請求項15記載のテスト方法。
  17. 前記セレクタの第1、第2入力をそれぞれ観測する工程をさらに含む、ことを特徴とする請求項15記載のテスト方法。
JP2006262716A 2006-09-27 2006-09-27 クロック分配回路とテスト方法 Expired - Fee Related JP4890180B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006262716A JP4890180B2 (ja) 2006-09-27 2006-09-27 クロック分配回路とテスト方法
US11/902,746 US7733079B2 (en) 2006-09-27 2007-09-25 Clock distribution circuit and test method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006262716A JP4890180B2 (ja) 2006-09-27 2006-09-27 クロック分配回路とテスト方法

Publications (2)

Publication Number Publication Date
JP2008085596A JP2008085596A (ja) 2008-04-10
JP4890180B2 true JP4890180B2 (ja) 2012-03-07

Family

ID=39356003

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006262716A Expired - Fee Related JP4890180B2 (ja) 2006-09-27 2006-09-27 クロック分配回路とテスト方法

Country Status (2)

Country Link
US (1) US7733079B2 (ja)
JP (1) JP4890180B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9178730B2 (en) * 2012-02-24 2015-11-03 Freescale Semiconductor, Inc. Clock distribution module, synchronous digital system and method therefor
US9523736B2 (en) 2014-06-19 2016-12-20 Nuvoton Technology Corporation Detection of fault injection attacks using high-fanout networks
US9397663B2 (en) 2014-07-22 2016-07-19 Winbond Electronics Corporation Fault protection for high-fanout signal distribution circuitry
US9397666B2 (en) 2014-07-22 2016-07-19 Winbond Electronics Corporation Fault protection for clock tree circuitry
ES2606693T3 (es) * 2014-08-04 2017-03-27 Winbond Electronics Corp. Dispositivo de protección contra fallas en circuitos de árbol de reloj
US10013581B2 (en) 2014-10-07 2018-07-03 Nuvoton Technology Corporation Detection of fault injection attacks
US20160173071A1 (en) * 2014-12-10 2016-06-16 Mediatek Singapore Pte. Ltd. Clock-distribution device and clock-distribution method
GB2540741B (en) * 2015-07-14 2018-05-09 Advanced Risc Mach Ltd Clock signal distribution and signal value storage
US10444786B2 (en) * 2018-01-26 2019-10-15 Mediatek Singapore Pte. Ltd. Mesh-based clock distribution for low power and high speed synchronized applications
US11366899B2 (en) 2020-02-18 2022-06-21 Nuvoton Technology Corporation Digital fault injection detector
KR20220165734A (ko) * 2020-04-09 2022-12-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 신호 처리 장치, 센싱 모듈

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000055986A (ja) * 1998-08-07 2000-02-25 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
JP4315532B2 (ja) * 1999-08-04 2009-08-19 株式会社ルネサステクノロジ 配線データ生成方法および当該方法により設計される大規模集積回路装置
JP2002329784A (ja) * 2001-05-07 2002-11-15 Matsushita Electric Ind Co Ltd 半導体回路
JP2003092352A (ja) * 2001-09-18 2003-03-28 Nec Corp 半導体集積回路装置のクロック信号分配回路
JP2004286540A (ja) * 2003-03-20 2004-10-14 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2005032102A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用cadプログラム、大規模集積回路及び携帯デジタル機器
JP2005184262A (ja) * 2003-12-17 2005-07-07 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法

Also Published As

Publication number Publication date
US7733079B2 (en) 2010-06-08
US20080284483A1 (en) 2008-11-20
JP2008085596A (ja) 2008-04-10

Similar Documents

Publication Publication Date Title
JP4890180B2 (ja) クロック分配回路とテスト方法
US8035411B2 (en) Semiconductor integrated circuit including a power controllable region
WO2010097851A1 (ja) 半導体装置、並びに半導体装置の設計方法、設計装置、および故障検出方法
US20080061795A1 (en) Wiring Connected State Inspecting Instrument
JP2007333538A (ja) テスト回路、セレクタおよび半導体集積回路
US20090096476A1 (en) Method of inspecting semiconductor circuit having logic circuit as inspection circuit
JP2009264948A (ja) 半導体装置
US20040183581A1 (en) Semiconductor integrated circuit
US7571407B2 (en) Semiconductor integrated circuit and method of testing delay thereof
JP2000214220A (ja) オンチップモジュ―ルおよびオンチップモジュ―ル間の相互接続をテストするシステムおよび方法
JP4610919B2 (ja) 半導体集積回路装置
CN110118921B (zh) 集成电路输入端测试装置及集成电路
JP2007003338A (ja) 半導体装置及びそのテスト方法
US7051254B2 (en) Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device
JP4703398B2 (ja) 半導体集積回路およびその試験方法
JP2009025054A (ja) 半導体検査回路、および半導体検査方法
JP2008026074A (ja) Icテスト方法及びic
JP6782134B2 (ja) スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法
JP2002139546A (ja) テスト回路
JP2001296334A (ja) 集積回路および故障検出方法
JP3107061B2 (ja) テスト回路
JP4417092B2 (ja) 半導体集積回路
JPH10124564A (ja) 検査容易化設計方法、バスエラー回避設計方法及び集積回路
JP2011090762A (ja) データ転送回路
JP5614354B2 (ja) 半導体装置及び出力回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090814

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110627

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111214

R150 Certificate of patent or registration of utility model

Ref document number: 4890180

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees