ES2606693T3 - Dispositivo de protección contra fallas en circuitos de árbol de reloj - Google Patents

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Abstract

Un circuito (20) integrado "CI", que comprende: Un circuito (24) de árbol de reloj configurado para distribuir una señal de reloj en el circuito (20) integrado; y un circuito de protección registrado por varias instancias de la señal de reloj que se muestrean en múltiples puntos de muestreo en el circuito (24) árbol de reloj, en la que el circuito (20) integrado se caracteriza porque: El circuito de protección se configura para detectar una falla en el circuito (24) árbol de reloj en respuesta a una anomalía en una o más de las instancias de la señal de reloj; y El circuito de protección comprende una cascada de etapas (52) de lógica que se registran por las instancias respectivas de la señal de reloj y un detector (48) que está configurado para detectar la falla al identificar una desviación en la salida de la cascada desde una salida esperada.

Description

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DESCRIPCION
Dispositivo de protection contra fallas en circuitos de arbol de reloj Campo tecnico
La presente invention se refiere en general a un circuito electronico digital y en particular a los metodos y sistemas de protection de fallas en circuitos de arbol de reloj.
Antecedentes de la invention
Se utilizan diferentes tecnicas para acceder, analizar o extraer information de un circuito electronico seguro, tal como un circuito criptografico. Algunos ataques, denominados como inyeccion de falla, normalmente implica provocar una falla en el circuito, por ejemplo, al hacer contacto flsico o danar llneas de senales, mediante la aplicacion de laser de alta potencia o pulsos electromagneticos, o al provocar impulsos de ruido en el suministro de energla u otras interfaces externas. Se espera que la falla provoque que el circuito genere information sensible, o de lo contrario ayude a que el atacante penetre el circuito o se almacene la information.
Un ejemplo para un circuito de distribution de reloj se divulga en el documento US 2008/284483 A1. El circuito tiene una pluralidad de reguladores. El circuito tiene etapas plurales de reguladores dispuestas a lo largo de trayectorias de ramification para dividir una senal de reloj y esta configurada de tal manera que las salidas de una pluralidad de reguladores en una etapa final y/o una etapa intermedia que estan en cortocircuito, se incluye en relation con por lo menos un regulador de una pluralidad de reguladores en la misma etapa sobre una ruta de ramification, un selector para la reception de una salida de un regulador adyacente ubicado hacia la red en terminos de conectar una cadena a lo largo de la cual se conecta la pluralidad de reguladores en prueba, y una senal en un nodo de ramification que corresponde a por lo menos un regulador mediante una primera entrada y una segunda entrada respectivamente, selecciona uno de la primera entrada y la segunda entrada en funciona de una senal de control seleccionada, y suministrando la entrada seleccionada a un regulador.
Resumen de la invention
La presente invention se define mediante el circuito integrado (CI) de la revindication 1 y el metodo de la revindication 6. En las reivindicaciones dependientes se definen caracterlsticas adicionales.
Una realization de la presente invention que se describe aqul proporciona un circuito integrado (CI) que incluye circuitos de arbol de reloj y circuitos de protection. El circuito de arbol de reloj se configura para distribuir una senal de reloj a traves del CI. El circuito de protection se registra por varias instancias de la senal de reloj que se muestrean en multiples puntos de muestreo en el circuito de arbol de reloj y se configura para detectar una falla en el circuito de arbol de reloj en respuesta a una anomalla en uno o mas de las instancias de senal de reloj.
En algunas realizaciones, el circuito de protection incluye una cascada de etapas de logica que se registran por las instancias respectivas de senal de reloj y un detector que esta configurado para detectar la falla al identificar en una salida de la cascada una desviacion de una salida prevista. En una realization, las etapas de logica incluyen biestables respectivos (FF). En una realization divulgada, la cascada de etapas de logica se configura para generar un patron alterno de valores logicos, y el detector se configura para identificar la desviacion del patron alternante.
En una realization, el detector se configura para descartar desviaciones en la salida de la cascada que se producen dentro de un intervalo predefinido despues de initialization. En una realization alternativa, el circuito de protection se configura para inicializar las etapas de logica de la cascada para producir inicialmente la salida esperada. En algunas realizaciones, en respuesta a la detection de falla, el circuito de protection se puede configurar para emitir una alerta o actuar sobre la falla detectada.
Se proporciona adicionalmente, segun una realization de la presente invention, un metodo que incluye distribuir una senal de reloj a traves de un circuito integrado (CI) utilizando un circuito de arbol de reloj. Varias instancias de la senal de reloj se muestrean a multiples puntos de muestreo respectivos en el circuito de arbol de reloj. El circuito de protection se registra por las instancias multiples de la senal de reloj. Se detecta una falla en el circuito de arbol de reloj, utilizando el circuito de protection, en respuesta a una anomalla en una o mas de instancias de la senal de reloj.
La presente invention se comprendera mas completamente a partir de la siguiente description detallada de las realizaciones de la misma, tomada junto con los dibujos en los que:
Breve description de los dibujos
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La figura 1 es un diagrama de bloques que ilustra esquematicamente un circuito integrado (CI) que comprende el circuito de proteccion de arbol de reloj, de acuerdo con una realizacion de la presente invencion; y
La figura 2 es un diagrama de flujo que ilustra esquematicamente un metodo para la proteccion de falla de arbol de reloj, de acuerdo con una realizacion de la presente invencion.
Description detallada de las realizaciones
Resumen
Realizaciones que se describen en el presente documento proporcionan mejores metodos y sistemas para detection de fallas en circuitos de arbol de reloj de circuito integrado (CI). En las realizaciones divulgadas, un CI comprende circuitos de arbol de reloj (tambien conocido como "arbol del reloj" por abreviar) que distribuye una senal de reloj de una fuente de reloj a diferentes unidades de hardware a traves del CI. El circuito de arbol de reloj normalmente comprende circuito que abarcan grandes porciones del CI, as! como los componentes activos como amplificadores, reguladores, enganches y/o inversores.
En algunos casos, el arbol de reloj puede ser objeto de ataques de falla que intentan analizar la funcionalidad de CI u obtener acceso a information almacenada en el CI, por ejemplo. Un ataque de falla por lo general aplica alguna anomalla constante o temporal en el arbol de reloj, en un intento de forzar el CI en un estado anormal que evade sus mecanismos de proteccion. Aunque la descripcion que sigue se centra en ataques de falla, las tecnicas reveladas tambien se pueden utilizar para detectar fallas que no son ocasiones por los ataques.
En algunas realizaciones, el CI consta de circuitos de proteccion que detectan, alertan y posiblemente actuan sobre ataques de falla en el arbol de reloj. El circuito de proteccion es registrado mediante multiples instancias de senal de reloj, que se muestrean en multiples puntos de muestreo en el arbol de reloj, e identifica una falla en el arbol de reloj mediante la deteccion de una anomalla en una o mas instancias de la senal de reloj.
En una realizacion de ejemplo, el circuito de proteccion comprende una cascada de etapas biestables (FF) cuyas entradas de reloj se registran por las instancias respectivas de la senal de reloj. La primera etapa FF que tiene su salida negada se devuelve a su entrada. Bajo condiciones normales, la salida de la cascada es un patron alterno "1010101010...". Cualquier desviacion de este patron indica una anomalla en una o mas de las entradas de reloj de las etapas de FF, es decir, en uno o mas de los casos muestreados de la senal de reloj. El circuito de procesamiento se compone de un detector, que detecta fallas en el arbol de reloj mediante la identification de las desviaciones del patron "101010..." esperado en la salida de la cascada. En realizaciones alternativas, tambien se pueden utilizar otros patrones adecuados (por ejemplo, un patron seudoaleatorio aun predecible).
La tecnica divulgada es altamente eficaz y sensible en la deteccion de diversos tipos de ataques de falla en el circuito de arbol de reloj. Al mismo tiempo, el circuito de proteccion es pequeno y facil de implementar.
Descripcion del sistema
La figura 1 es un diagrama de bloques que ilustra esquematicamente un circuito 20 integrado (CI) que comprende un circuito de proteccion de arbol de reloj, conforme a una realizacion de la presente invencion. El CI 20 puede abarcar, por ejemplo, un microprocesador, un dispositivo de memoria, un CI especlfico de aplicacion (ASIC) personalizado, una matriz de puertas programables sobre el terreno (FPGA) o cualquier otro tipo adecuado de CI.
El CI 20 consta de un arbol 24 de reloj, que distribuye una senal de reloj de una fuente 28 de reloj hardware 40 funcional a traves del CI. El arbol 24 de reloj comprende rastros 32 conductores, as! como componentes 36 activos tales como amplificadores, reguladores, enganches o inversores. El Hardware 40 puede abarcar cualquier numero adecuado y tipos de unidades funcionales, que se distribuyen sobre el area del CI 20 como se desee. Como tal, el arbol 24 de reloj puede abarcar gran parte de la zona de CI, o incluso todo el CI.
El principio del arbol de reloj, en la fuente de reloj, se conoce como ralz. De la ralz hacia el hardware funcional, el circuito de arbol de reloj se divide en varias ramificaciones. Los bordes de las ramificaciones, que conducen el hardware funcional, se denominan hojas.
El ejemplo de la figura 1 se refiere a una senal de reloj individual y un arbol de reloj individual, por motivos de claridad. El CI de la vida real a menudo contiene multiples arboles de reloj que distribuyen multiples senales de reloj. Tambien, las tecnicas descritas se pueden aplicar en forma similar en dichos CI.
Proteccion contra fallas de arbol de reloj
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En algunas realizaciones, el CI 20 consta de circuitos de proteccion para detectar fallas en el arbol de reloj, como errores provocado por ataques de fallas hostiles. Tal ataque puede abarcar, por ejemplo, cortar el arbol de reloj en uno o mas puntos, inyectar un impulso de ruido de voltaje en algun punto o puntos en el arbol de reloj, obligando a un voltaje fijo o tierra en algun punto o puntos en el arbol de reloj, o cualquier otro tipo de manipulacion o anomalla.
En el presente ejemplo, el circuito de proteccion de CI 20 consta de un registro 44 de cambio, que comprende varias etapas en la cascada 52 biestables (FF) y un detector 48. Varias llneas 56 de muestreo extraen varias instancias de la senal de reloj desde multiples puntos de muestreo correspondientes a traves de arbol 24 de reloj. Las instancias multiples de la senal de reloj se dirigen al registro 44 de cambio y accionan las entradas de reloj respectivas de las etapas 52 FF. Se denota el numero de etapas FF y el numero de casos de la senal de reloj, N.
En otras palabras, cada etapa de 52 FF es registrada por una instancia respectiva de la senal de reloj, que se extrae de un punto de muestreo respectivo de arbol 24 de reloj. Instancias de la senal de reloj pueden ser muestreadas en la ralz, en las hojas o en cualquier ramificacion intermedia del arbol de reloj. Se puede elegir el numero y las localizaciones de los puntos de muestreo segun se desee, por ejemplo, al azar, o para proteger unidades especlficas de hardware o funciones en el CI.
La primera etapa FF en el registro de cambio (la etapa mas a la izquierda en la figura) tiene su salida negada (Q) devuelta a su entrada (D). La salida (Q) de cada etapa FF activa la entrada (D) de la siguiente etapa, y la salida de la ultima etapa FF sirve como salida de la cascada.
Bajo condiciones normales de estado estable, la senal en la salida de la cascada alterna entre "1" y "0" a la velocidad de la senal de reloj. Condiciones de estado estacionario se alcanzan por lo general en ciclos de reloj de N despues de reiniciar o inicializacion, ya que los estados iniciales de las etapas FF son impredecibles, y ciclos de N son necesarios para que la alteration del patron “1010101010..." se propaguen hacia la salida. En una realization alternativa, los estados iniciales de las etapas 52 FF se pueden establecer en la inicializacion del sistema a valores conocidos que ya corresponden al patron esperado. En el presente ejemplo, etapas FF de orden par se pueden restablecer a Logica '0' y etapas FF de orden impar se pueden restablecer a logica '1'.
Si ocurre una falla en algun punto o puntos en el arbol de reloj, por ejemplo, como resultado de un ataque, una o mas se las instancias de senal de reloj exhibiran algunas anomallas. Por ejemplo, una o mas instancias de la senal de reloj pueden ser apagadas (posiblemente indicando que fue cortado el arbol de reloj), una o mas instancias de la senal de reloj se pueden pegar en alguna tension fija o tierra, o se puede encontrar un impulso de ruido transitorio en una o mas instancias de la senal de reloj. Alternativamente, se puede mostrar cualquier otra anomalla adecuada en una o mas instancias de la senal de reloj.
Una anomalla en una instancia determinada de la senal del reloj provoca anomallas en temporizar la etapa 52 FF respectiva en el circuito de proteccion. Como resultado, la salida del registro 44 de cambio se desviara del patron esperado "10101010...”.
En algunas realizaciones, el detector 48 monitorea la salida del registro 44 de cambio y comprobar las desviaciones del patron esperado "10101010...". El detector tambien normalmente proporciona la senal de reinicio de CI, con el fin de descartar el intervalo inicial de N ciclos despues de reiniciar o inicializacion, durante la cual el cambio de registro de salida legltimamente se desvla del patron esperado.
En respuesta a la detection de una desviacion del patron esperado, el detector 48 normalmente activa una alerta de falla. El circuito de proteccion CI puede tomar varias acciones en respuesta a una alerta de falla, tales como apagar porciones del CI, borrar ciertos datos del CI, emitir una alerta externa, o cualquier otra action adecuada.
Las configuraciones de CI 20 y en particular el circuito de proteccion que se muestra en la figura 1 son configuraciones de ejemplo que se describen solamente por motivos de claridad conceptual. En realizaciones alternativas, se puede utilizar cualquier otra configuration de circuitos de proteccion y/o CI adecuados. Por ejemplo, el circuito de proteccion puede abarcar cualquier otro circuito adecuado que es registrado por las instancias multiples de la senal de reloj, y cuya salida es la indicadora de la presencia o ausencia de fallas en el arbol de reloj. Dependiendo del diseno especlfico del circuito de proteccion, el patron esperado puede tener cualquier otro formato apropiado. Por ejemplo, el patron puede abarcar un patron seudoaleatorio, pero predecible.
La figura 2 es un diagrama de flujo que ilustra esquematicamente un metodo para la proteccion de falla de arbol de reloj, segun una realizacion de la presente invention. El metodo comienza con la extraction de varias instancias de senal de reloj de multiples puntos de muestreo en arbol 24 de reloj, segun la etapa 60 de muestreo de reloj. Las instancias de senal de reloj extraldas activan las entradas de reloj de etapas 52 Ff respectivas del registro 44 de cambio, en una etapa 64 de temporizacion.
El detector de 48 revisa si la salida del registro 44 de cambio se desvla desde el patron esperado "10101010...", a una etapa 68 de revision. Si no es asl, el metodo regresa a la etapa 60 anterior. Si se encuentra una desviacion, el detector 48 emite una alerta de falla, a una etapa 72 de deteccion de falla.
Se apreciara que las realizaciones descritas anteriormente se citan a modo de ejemplo, y que la presente invencion 5 no se limita a lo que se ha demostrado particularmente y descrito anteriormente.

Claims (10)

  1. 5
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    15
    20
    25
    30
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    REIVINDICACIONES
    1. Un circuito (20) integrado "CI", que comprende:
    Un circuito (24) de arbol de reloj configurado para distribuir una senal de reloj en el circuito (20) integrado; y
    un circuito de proteccion registrado por varias instancias de la senal de reloj que se muestrean en multiples puntos de muestreo en el circuito (24) arbol de reloj, en la que el circuito (20) integrado se caracteriza porque:
    El circuito de proteccion se configura para detectar una falla en el circuito (24) arbol de reloj en respuesta a una anomalla en una o mas de las instancias de la senal de reloj; y
    El circuito de proteccion comprende una cascada de etapas (52) de logica que se registran por las instancias respectivas de la senal de reloj y un detector (48) que esta configurado para detectar la falla al identificar una desviacion en la salida de la cascada desde una salida esperada.
  2. 2. El CI de acuerdo con la reivindicacion 1, en el que las etapas de logica comprenden biestables "FF" respectivos.
  3. 3. El CI de acuerdo con la reivindicacion 1, en el que la cascada de etapas de logica se configura para generar un patron alterno de valores logicos, y en el que el detector se configura para identificar la desviacion del patron alterno.
  4. 4. El CI de acuerdo con la reivindicacion 1, en el que el detector esta configurado para descartar desviaciones en la salida de la cascada que se producen dentro de un intervalo predefinido despues de inicializacion.
  5. 5. El CI de acuerdo con la reivindicacion 1, en el que el circuito de proteccion se configura para inicializar etapas de logica de la cascada para producir inicialmente la salida esperada.
  6. 6. Un metodo de distribucion de una senal de reloj a traves de un circuito integrado “CI” (20) que utiliza circuitos (24) de arbol de reloj;
    instancias de multiples muestreos de la senal de reloj en multiples puntos de muestreo respectivos en el circuito (24) de arbol de reloj; y
    temporizar circuitos de proteccion mediante multiples instancias de senal de reloj; en el que el metodo se caracteriza porque:
    se utiliza el circuito de proteccion, detectando una falla en el circuito (24) de arbol de reloj en respuesta a una anomalla en una o mas de las instancias de la senal de reloj,
    en el que el circuito de proteccion comprende una cascada de etapas (52) de logica y un detector (48), en el que la temporizacion del circuito de proteccion comprende temporizar las etapas de logica utilizando las instancias respectivas de senal de reloj, y en donde detectar la falla comprende identificar en una salida de la cascada una desviacion de una salida esperada.
  7. 7. El metodo de acuerdo con la reivindicacion 6, en el que las etapas de logica comprenden biestables "FF" respectivos.
  8. 8. El metodo de acuerdo con la reivindicacion 6, en el que temporizar los circuitos de proteccion comprende generar un patron alterno de valores logicos, y en donde detectar la falla comprende identificar la desviacion del patron alterno.
  9. 9. El metodo de acuerdo con la reivindicacion 6, en el que identificar la desviacion comprende no tener en cuenta las desviaciones en la salida de la cascada que ocurren dentro de un intervalo predefinido despues de inicializacion.
  10. 10. El metodo de acuerdo la reivindicacion 6, en el que identificar la desviacion comprende inicializar las etapas de logica de la cascada con el fin de producir inicialmente la salida esperada.
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