JP2009025054A

JP2009025054A - 半導体検査回路、および半導体検査方法

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Publication number: JP2009025054A
Application number: JP2007186384A
Authority: JP
Inventors: Satoshi Kishimoto; 聡岸本; Tomohiko Kanemitsu; 朋彦金光
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-07-18
Filing date: 2007-07-18
Publication date: 2009-02-05
Also published as: US7733112B2; US20090021279A1

Abstract

【課題】半導体デバイスのＡＣ特性の検査において、ＬＳＩテスタの少数の測定ユニットで半導体デバイスの多数本の検査対象端子を同時に検査することができる半導体検査回路を提供する。
【解決手段】半導体検査回路１００は、半導体デバイス２００の１本の端子２０３に接続する信号線１０１と、半導体デバイス２００の複数の端子２０５に信号線１０１を接続するスイッチ回路１０２と、信号線１０１の末端に接続する抵抗器１０３と、を備え、半導体デバイス２００上に形成されている。この構成により、入力信号のＡＣ特性の検査を行う場合には、スイッチ回路１０２をオン状態にして、ＬＳＩテスタ３００が生成するテスト信号を端子２０３へ入力することで、そのテスト信号を信号線１０１を経由して各端子２０５へ入力することができ、複数の検査対象の端子２０５を同時に検査することができる。
【選択図】図１

Description

本発明は、半導体デバイス（ＬＳＩ）のＡＣ特性の検査に寄与する半導体検査回路、および半導体検査方法に関する。

半導体デバイスのＡＣ特性の検査では、半導体デバイスの入出力信号の伝播遅延時間や、セットアップ時間、ホールド時間、応答時間等の測定が行われる。また、その検査構成は、半導体デバイスの電源端子と検査対象端子に対してＬＳＩテスタの電源ユニットと測定ユニットをそれぞれ１対１に接続する構成が一般的である。

半導体デバイスのＡＣ特性の具体的な検査方法について、論理ＬＳＩ等のＡＣタイミング特性の検査を例に簡単に説明すると、入力信号のＡＣタイミング特性を検査する場合には、検査対象端子（入力端子または入出力端子）にテスト信号を入力するとともに、クロック端子に、予めテスト信号との間に一定の位相差を設けたクロック信号を入力して、検査対象端子に接続する初段のフリップフロップでラッチされた信号と期待値とを比較することによって、基準信号に対する入力信号の遅延時間や位相差を測定する。一方、出力信号のＡＣタイミング特性を検査する場合には、半導体デバイスの内部回路を動作させ、検査対象端子（出力端子または入出力端子）から出力される出力信号を所望のタイミングで期待値と比較することによって、基準信号に対する出力信号の遅延時間や位相差を測定する。

また、半導体デバイスのＡＣ特性の検査では、検査コストを抑制するために、複数個の半導体デバイスを同時に検査する手法が採られている。すなわち、各半導体デバイスの電源端子と検査対象端子に対してＬＳＩテスタの電源ユニットと測定ユニットをそれぞれ１対１に接続し、各半導体デバイスに対して同じタイミングで電源、信号を供給することにより、複数個の半導体デバイスの同時検査を実現している。

しかしながら、近年、半導体デバイスの多ピン化がますます進み、複数個の半導体デバイスを同時に検査する際に、ＬＳＩテスタが備える測定ユニットの数が足りない場合が増えてきた。これは、従来のＡＣ特性の検査では、検査する半導体デバイスの検査対象端子数と同時検査する半導体デバイスの個数の積以上の測定ユニットが必要となるためである。

一方、半導体デバイスの多ピン化に対して、半導体デバイスの１本の端子から各検査対象端子に接続する経路を半導体デバイス内に設けることで、少数本の端子を用いて多数本の検査対象端子のＡＣ特性を検査する方法が提案されている（例えば、特許文献１参照。）。

この方法によれば、ＬＳＩテスタの測定ユニットに接続させる半導体デバイスの端子数を抑制することができるので、少数の測定ユニットで半導体デバイスのＡＣ特性を検査でき、同時に検査できる半導体デバイスの個数を増加することが可能となる。

しかしながら、半導体デバイスの１本の端子から各検査対象端子に接続する経路を半導体デバイス内に設けるのみでは、検査対象端子を１端子ずつ検査することになり、検査時間が増大し、検査効率が向上しないという問題があった。
特開平１０−２８８６４７号公報

本発明は、上記問題点に鑑み、半導体デバイスのＡＣ特性の検査において、少数の測定ユニットで半導体デバイスの多数本の検査対象端子を同時に検査することができ、検査効率を向上させることができる半導体検査回路、および半導体検査方法を提供することを目的とする。

本発明の請求項１記載の半導体検査回路は、半導体デバイスの検査対象の端子へ入力される入力信号のＡＣ特性の検査に用いる半導体検査回路であって、当該半導体デバイスの１本の検査対象外の端子に接続する信号線と、前記検査対象の端子ごとに設けられ、前記検査対象の端子に前記信号線を接続する第１のスイッチ回路と、前記信号線の末端に接続する抵抗器と、を備え、少なくとも前記信号線と前記第１のスイッチ回路は、当該半導体デバイス上に形成されていることを特徴とする。

また、本発明の請求項２記載の半導体検査回路は、請求項１記載の半導体検査回路であって、前記信号線の末端を前記抵抗器に接続する第２のスイッチ回路をさらに備えることを特徴とする。

また、本発明の請求項３記載の半導体検査回路は、請求項１もしくは２のいずれかに記載の半導体検査回路であって、前記抵抗器は、当該半導体デバイスの外部に設けられることを特徴とする。

また、本発明の請求項４記載の半導体検査回路は、請求項１ないし３のいずれかに記載の半導体検査回路であって、前記信号線を前記検査対象外の端子に接続する第３のスイッチ回路をさらに備えることを特徴とする。

また、本発明の請求項５記載の半導体検査回路は、半導体デバイスの検査対象の端子へ入力される入力信号のＡＣ特性の検査に用いる半導体検査回路であって、当該半導体デバイスの１本の検査対象外の端子に接続する信号線と、前記検査対象の端子ごとに設けられ、前記検査対象の端子に前記信号線を接続する第１のスイッチ回路と、前記検査対象の端子ごとに設けられ、前記信号線を経由して前記検査対象の端子に入力される信号の論理値または遅延量を変更可能な入力条件設定回路と、前記信号線の末端に接続する抵抗器と、を備え、少なくとも前記信号線、前記第１のスイッチ回路、および前記入力条件設定回路は、当該半導体デバイス上に形成されていることを特徴とする。

また、本発明の請求項６記載の半導体検査回路は、請求項５記載の半導体検査回路であって、前記信号線の末端を前記抵抗器に接続する第２のスイッチ回路をさらに備えることを特徴とする。

また、本発明の請求項７記載の半導体検査回路は、請求項５もしくは６のいずれかに記載の半導体検査回路であって、前記抵抗器は、当該半導体デバイスの外部に設けられることを特徴とする。

また、本発明の請求項８記載の半導体検査回路は、請求項５ないし７のいずれかに記載の半導体検査回路であって、前記信号線を前記検査対象外の端子に接続する第３のスイッチ回路をさらに備えることを特徴とする。

また、本発明の請求項９記載の半導体検査回路は、半導体デバイスの検査対象の端子から出力される出力信号のＡＣ特性の検査に用いる半導体検査回路であって、前記検査対象の端子ごとに設けられた第１、第２の入力ピン、クロックピンおよび出力ピンを有するセレクタ付フリップフロップ回路と、前記検査対象の端子ごとに設けられ、前記セレクタ付フリップフロップ回路の第１の入力ピンに接続する第１の信号線と、前記検査対象の端子ごとに設けられ、前記検査対象の端子に前記第１の信号線を接続する第１のスイッチ回路と、隣接する前記セレクタ付フリップフロップ回路の一方の出力ピンと他方の第２の入力ピンとを接続する第２の信号線と、当該半導体デバイスの１本の検査対象外の端子と所定の前記セレクタ付フリップフロップ回路の出力ピンとを接続する第３の信号線と、前記セレクタ付フリップフロップ回路のクロックピンに接続する第４の信号線と、当該半導体デバイスの内部クロックツリーを経由したクロック信号が出力される基準端子に前記第４の信号線を接続する第２のスイッチ回路と、前記第４の信号線の末端に接続する抵抗器と、を備え、少なくともセレクタ付フリップフロップ回路、第１〜第４の信号線、および第１、第２のスイッチ回路は、当該半導体デバイス上に形成されていることを特徴とする。

また、本発明の請求項１０記載の半導体検査回路は、請求項９記載の半導体検査回路であって、前記抵抗器は、当該半導体デバイスの外部に設けられることを特徴とする。

また、本発明の請求項１１記載の半導体検査回路は、請求項９もしくは１０のいずれかに記載の半導体検査回路であって、前記第３の信号線を前記検査対象外の端子に接続する第３のスイッチ回路をさらに備えることを特徴とする。

また、本発明の請求項１２記載の半導体検査方法は、請求項１ないし４のいずれかに記載の半導体検査回路を用いた半導体デバイスの検査方法であって、前記第１のスイッチ回路を操作して前記信号線を前記検査対象の端子に接続する工程と、前記検査対象の端子に接続された前記信号線へ、前記検査対象外の端子を介してテスト信号を入力するとともに、当該半導体デバイスの内部回路を動作させるためのクロック信号を外部から入力するための基準端子へ、前記テスト信号との間に所望の位相差を有するクロック信号を入力して、前記検査対象の端子に接続する初段のフリップフロップで信号をラッチさせる工程と、前記初段のフリップフロップでラッチされた信号と期待値との比較を行う工程と、を有することを特徴とする。

また、本発明の請求項１３記載の半導体検査方法は、請求項５ないし８のいずれかに記載の半導体検査回路を用いた半導体デバイスの検査方法であって、前記第１のスイッチ回路を操作して前記信号線を前記検査対象の端子に接続するとともに、前記入力条件設定回路の論理値または遅延量の設定を行う工程と、前記検査対象の端子に接続された前記信号線へ、前記検査対象外の端子を介してテスト信号を入力するとともに、当該半導体デバイスの内部回路を動作させるためのクロック信号を外部から入力するための基準端子へ、前記テスト信号との間に所望の位相差を有するクロック信号を入力して、前記検査対象の端子に接続する初段のフリップフロップで信号をラッチさせる工程と、前記初段のフリップフロップでラッチされた信号と期待値との比較を行う工程と、を有することを特徴とする。

また、本発明の請求項１４記載の半導体検査方法は、請求項９ないし１１のいずれかに記載の半導体検査回路を用いた半導体デバイスの検査方法であって、当該半導体デバイスの内部回路を動作させるためのクロック信号を当該半導体デバイスへ供給し、前記基準端子から出力されたクロック信号の遅延量を測定する工程と、前記第１のスイッチ回路を操作して前記第１の信号線を前記検査対象の端子に接続し、前記第２のスイッチ回路を操作して前記第４の信号線を前記基準端子に接続し、かつ前記セレクタ付フリップフロップ回路を操作して、前記セレクタ付フリップフロップ回路が有するフリップフロップのデータ入力ピンと第１の入力ピンとを接続させる工程と、当該半導体デバイスの内部回路を動作させるためのクロック信号を当該半導体デバイスへ供給する工程と、前記検査対象の端子に接続する最終段のフリップフロップから信号が出力される際に、測定した前記遅延量を基にした所望のタイミングで前記基準端子へクロック信号を入力して、前記検査対象の端子から出力される信号を前記セレクタ付フリップフロップ回路が有するフリップフロップにラッチさせる工程と、前記セレクタ付フリップフロップ回路を操作して、前記セレクタ付フリップフロップ回路が有するフリップフロップのデータ入力ピンの接続先を第２の入力ピンへ切り替え、前記セレクタ付フリップフロップ回路によりラッチされた信号を前記検査対象外の端子へシリアルに送信させる工程と、前記検査対象外の端子へシリアルに送信された信号と期待値との比較を行う工程と、を有することを特徴とする。

本発明の好ましい形態によれば、半導体デバイスのＡＣ特性の検査において、少数の測定ユニットで半導体デバイスの多数本の端子を同時に検査することができ、検査効率を向上させることができる。また、同時に検査する半導体デバイスの個数を増加することができるため、設備費用の抑制や検査コストの低減を図ることができる。

すなわち、信号線の末端に抵抗器（終端抵抗）を設けたので、信号線において信号が反射するのを抑制でき、検査対象の端子へ入力される入力信号のＡＣ特性の検査において、ＬＳＩテスタに接続する１本の検査対象外の端子を通じて各検査対象の端子に同時にテスト信号を入力でき、少数の測定ユニットで半導体デバイスの多数本の端子を同時に検査することができる。

また、入力条件設定回路を設けることで、検査対象の端子ごとに論理値や遅延量が異なる信号を、各検査対象の端子へ同時に入力することができ、各検査対象の端子をそれぞれ異なる条件で検査することができ、同時に検査できる端子数を増加させることができる。

また、セレクタ付フリップフロップ回路を設けることで、検査対象の端子から出力される出力信号のＡＣ特性の検査において、各検査対象の端子から出力される信号をラッチして、そのラッチした信号をＬＳＩテスタに接続する１本の検査対象外の端子へシリアルに送信することができ、少数の測定ユニットで半導体デバイスの多数本の端子を同時に検査することができる。

（実施の形態１）
図１に、本発明の実施の形態１における半導体検査回路を備えた半導体デバイスの検査構成の概略を示す。本実施の形態１における半導体検査回路は、主に、半導体デバイス（ＬＳＩ）の入出力信号のＡＣ特性の検査に用いられる。なお、ＬＳＩテスタおよび半導体デバイスについては、その構成の一部を図示している。

本実施の形態１では、複数の入出力端子の各々に初段フリップフロップおよび最終段フリップフロップが接続された構成の半導体デバイスの入出力信号のＡＣタイミング特性を検査する場合を例に説明するが、無論、本発明にかかる半導体検査回路は、このような構成の半導体デバイスに限定して用いられるものではない。

図１に示すように、半導体検査回路１００は、被測定デバイスである半導体デバイス２００の内部に設けられる。半導体デバイス２００は、検査時に、半導体デバイス２００とＬＳＩテスタ３００とを接続するインターフェースの機能を担うロードボード４００に搭載される。なお、半導体デバイス２００はウェハ上に実装された状態であってもよいし、パッケージに封止された状態であってもよい。以下、ＬＳＩテスタ３００、半導体デバイス２００、半導体検査回路１００の順に説明する。

ＬＳＩテスタ３００において、電源ユニット３０１は、半導体デバイス２００へ供給する電力を生成する。電源ユニット３０１は、ロードボード４００を介して、半導体デバイス２００に設けられた電源端子２０１のパッド２０２に接続する。

また、第１の測定ユニット３０２は、半導体デバイス２００へ供給するテスト信号（ロジック信号）を任意のタイミングで生成する機能と、半導体デバイス２００から出力される出力信号（ロジック信号）を観測する機能とを有する。第１の測定ユニット３０２は、ロードボード４００を介して、半導体デバイス２００に設けられた第１の入出力端子２０３のパッド２０４に接続する。

第１の測定ユニット３０２は、具体的には、ＬＳＩテスタ３００内部で生成される基準信号を基に、任意のタイミングでテスト信号を生成するドライバ３０３と、出力信号と規定値とを比較して、出力信号の論理値を観測するコンパレータ３０４とからなる。ＬＳＩテスタ３００は、コンパレータ３０４の観測結果（出力信号の論理値）と期待値とを所望のタイミングで比較して、出力信号の基準信号に対する遅延時間や、出力信号と基準信号との位相差等を測定する。

また、第２の測定ユニット３０５は、半導体デバイス２００へ供給するクロック信号を任意のタイミングで生成する機能と、半導体デバイス２００から出力されるクロック信号、すなわち半導体デバイス２００の内部クロックツリーを経由したクロック信号（出力クロック信号と称す）を観測する機能とを有する。第２の測定ユニット３０５は、ロードボード４００を介して、半導体デバイス２００に設けられたクロック端子２０９のパッド２１０に接続する。

第２の測定ユニット３０５は、具体的には、ＬＳＩテスタ３００内部で生成される基準信号を基に、任意のタイミングでクロック信号を生成するドライバ３０６と、出力クロック信号と規定値とを比較して、その立ち上がりや、立ち下りを観測するコンパレータ３０７とからなる。ＬＳＩテスタ３００は、コンパレータ３０７の観測結果から、出力クロック信号の立ち上がりや立ち下りのタイミングを観測し、出力クロック信号の基準信号に対する遅延時間や、出力クロック信号と基準信号との位相差等を測定する。

続いて、半導体デバイス２００について説明する。半導体デバイス２００は、外部端子として、ＬＳＩテスタ３００の電源ユニット３０１に接続する電源端子２０１と、ＬＳＩテスタ３００の第１の測定ユニット３０２に接続する第１の入出力端子２０３と、検査対象の端子である第２の入出力端子２０５と、ＬＳＩテスタ３００の第２の測定ユニット３０５に接続するクロック端子（基準端子）２０９と、を備える。これらの端子は、外部回路と接続するためのパッドを少なくとも備える。また、ここでは、第２の入出力端子２０５およびクロック端子２０９は、自身のパッド２０６、２１０に接続する入力バッファ（ゲート）２０７、２１１および出力バッファ（トライステートバッファ）２０８、２１２を備える。

第２の入出力端子２０５のパッド２０６は、入力バッファ２０７を介して初段フリップフロップ２１３のデータ入力ピンに接続する。また第２の入出力端子２０５のパッド２０６は、出力バッファ２０８を介して最終段フリップフロップ２１４のデータ出力ピンに接続する。

また、クロック端子２０９のパッド２１０は、入力バッファ２１１および出力バッファ２１２を介して、半導体デバイス２００の内部クロックツリー２１５に接続する。このクロック端子２０９は、半導体デバイス２００の内部回路を動作させるためのクロック信号を外部から入力し、かつ半導体デバイス２００の内部クロックツリー２１５を経由したクロック信号（出力クロック信号）を外部へ出力するための端子である。初段フリップフロップ２１３や最終段フリップフロップ２１４のクロックピンは、内部クロックツリー２１５に接続している。

なお、ここでは、１個の半導体デバイスを検査する場合について説明するが、無論、同時に複数個の半導体デバイスを検査することもできる。この場合、各半導体デバイスに対して、電源ユニット３０１、測定ユニット３０２、３０５をそれぞれ接続することになる。

また、ここでは、１つのクロック端子２０９においてクロック信号の入出力が行われる構成を例に説明するが、無論、外部からのクロック信号を入力する端子と、外部へクロック信号を出力する端子とを別異に設けた構成であってもよい。

続いて、半導体検査回路１００について説明する。半導体検査回路１００において、信号線１０１は、主部と分岐部からなり、主部の一端が、ＬＳＩテスタ３００の第１の測定ユニット３０２に接続する第１の入出力端子（検査対象外の端子）２０３のパッド２０４付近に接続する。また分岐部は、第２の入出力端子２０５ごとに設けられ、スイッチ回路（第１のスイッチ回路）１０２を介して第２の入出力端子２０５のパッド２０６付近に接続する。また、主部の末端には抵抗器（終端抵抗）１０３が設けられている。これらの信号線１０１、スイッチ回路１０２、抵抗器１０３は、半導体デバイス２００上に形成されている。

この構成により、入力信号のＡＣタイミング特性の検査時には、検査対象の第２の入出力端子２０５に接続するスイッチ回路１０２をオン状態にして、ＬＳＩテスタ３００から第１の入出力端子２０３へ供給されたテスト信号を、信号線１０１の経路を通じて、検査対象の第２の入出力端子２０５のゲート（入力バッファ２０７）に入力することが可能となる。

また、出力信号のＡＣタイミング特性の検査時には、検査対象の第２の入出力端子２０５に接続するスイッチ回路１０２をオン状態にして、その第２の入出力端子２０５の出力バッファ２０８から出力された出力信号を、信号線１０１の経路を通じて、第１の入出力端子２０３へ入力して、ＬＳＩテスタ３００へ送信することが可能となる。

また、半導体デバイス２００の通常動作時には、スイッチ回路１０２をオフ状態にして、第２の入出力端子２０５を信号線１０１から切り離すことができ、半導体デバイス２００の通常動作時に、半導体検査回路１００が、半導体デバイス２００の内部回路の動作に影響を与えることはない。

また、複数の検査対象端子のうち必要な端子のみを信号線１０１に接続することができ、テスト信号を同時に入力する必要がない端子を信号線１０１から切り離すことができる。また、出力信号のＡＣタイミング特性の検査時には、出力信号を取り出す検査対象端子のみを信号線１０１に接続することができる。

なお、スイッチ回路１０２のオン／オフの制御については、例えば半導体デバイス２００の内部に、ＬＳＩテスタ３００において任意に生成される指示信号に従ってスイッチ回路１０２のオン／オフを制御する制御回路（図示せず）を設けることで、スイッチ回路１０２のオン／オフを任意に設定することが可能となる。

また、信号線１０１の末端に設けられた抵抗器１０３は、第１の入出力端子２０３と信号線１０１との接続点から最も離れた位置にある第２の入出力端子２０５付近に位置する。この抵抗器１０３によって、信号線１０１を伝送する信号がロジック信号等のパルス信号や正弦波状の交流信号であっても、その反射を抑制することが可能となる。

なお、ＡＣタイミング特性の検査は、検査対象端子のパッドと初段または最終段のフリップフロップとの間を伝送する信号の遅延時間を観測する試験であるので、検査対象端子のパッドの極力近くに信号線１０１を接続するのが望ましい。また、波形の歪のない信号を信号線１０１において伝送するために、信号線１０１とスイッチ回路１０２との間の距離を極力短くするのが好ましい。よって、半導体検査回路１００は、検査対象端子のパッドが形成されている領域の下の領域に形成するのが好適である。

続いて、本発明の実施の形態１における半導体検査方法であるＡＣタイミング特性の検査方法について説明する。入力信号のＡＣタイミング特性の検査では、半導体デバイス２００の検査対象端子へテスト信号を供給するとともに、半導体デバイス２００のクロック端子２０９へ所望のタイミングでクロック信号を供給して、初段フリップフロップ２１３においてラッチされた信号と期待値とを比較することによって、入力信号の基準信号に対する遅延時間や、入力信号と基準信号との位相差等を測定する。一方、出力信号のＡＣタイミング特性の検査では、半導体デバイス２００の内部回路を動作させ、半導体デバイス２００からの出力信号を所望のタイミングで期待値と比較することによって、出力信号の基準信号に対する遅延時間や位相差を測定する。

入力信号のＡＣタイミング特性検査の一例について、図２を参照しながら詳細に説明する。まず、ＬＳＩテスタ３００は、被測定デバイスである半導体デバイス２００への電力供給を開始し（電源投入）、半導体デバイス２００へリセット信号を印加した後（ステップＳ２０１）、半導体デバイス２００を、入力信号のＡＣタイミング特性の検査を実施する状態（テストモード）に遷移させる（ステップＳ２０２）。

次に、ＬＳＩテスタ３００は、同時に検査する入出力端子２０５に接続しているスイッチ回路１０２を操作してオン状態にし、同時に検査する検査対象端子に信号線１０１を接続させる（ステップＳ２０３）。これにより、信号線１０１と複数の検査対象端子とがスイッチ回路１０２を通じて接続された状態となる。

次に、ＬＳＩテスタ３００は、第１の測定ユニット３０２において、入力信号のＡＣタイミング特性を検査するためのテスト信号を生成して、そのテスト信号を第１の入出力端子２０３を介して信号線１０１へ入力するとともに、第２の測定ユニット３０５において所望のタイミングでクロック信号を生成して、そのクロック信号をクロック端子２０９を介して内部クロックツリー２１５へ入力する（ステップＳ２０４）。このとき、クロック信号とテスト信号との間に所望の位相差を設ける。この位相差の設定値が、検査するＡＣタイミング特性値であり、例えばセットアップ時間やホールド時間が該当する。

第１の測定ユニット３０２において生成されたテスト信号は、信号線１０１を経て、同時に検査する第２の入出力端子２０５の入力バッファ（ゲート）２０７に入力される。入力バッファ２０７に入力されたテスト信号は、初段フリップフロップ２１３のデータ入力ピンへ入力される。一方、第２の測定ユニット３０５において生成されたクロック信号は、内部クロックツリー２１５の一部を経て初段フリップフロップ２１３のクロックピンへ入力される。

初段フリップフロップ２１３は、クロック信号の立ち上がりまたは立ち下がりのタイミングで、データ入力ピンに入力された信号をラッチする（ステップＳ２０５）。この初段フリップフロップ２１３がラッチした信号は、半導体デバイス２００の内部に予め設けられた比較回路（図示せず）において期待値と比較される（ステップＳ２０６）。期待値は、テスト信号の論理値である。この比較結果から、入力信号の基準信号に対する遅延時間等を測定することができる。なお、初段フリップフロップ２１３がラッチした信号を半導体デバイス２００の外部端子（図示せず）からＬＳＩテスタ３００へ送信して、ＬＳＩテスタ３００において期待値と比較する構成としてもよい。

続いて、出力信号のＡＣタイミング特性検査の一例について説明する。ＬＳＩテスタ３００は、まず、半導体デバイス２００への電力供給を開始し、半導体デバイス２００へリセット信号を印加した後、半導体デバイス２００を、出力信号のＡＣタイミング特性の検査を実施する状態（テストモード）に遷移させる。

次に、ＬＳＩテスタ３００は、テスト信号を同時に入力する必要がある入出力端子２０５に接続しているスイッチ回路１０２を操作してオン状態にし、その入出力端子２０５に信号線１０１を接続させる。

次に、ＬＳＩテスタ３００は、第１の測定ユニット３０２において、出力信号のＡＣタイミング特性を検査するためのテスト信号を生成して、そのテスト信号を第１の入出力端子２０３を介して信号線１０１へ入力するとともに、第２の測定ユニット３０５において、半導体デバイス２００の内部回路を動作させるためのクロック信号を生成して、そのクロック信号をクロック端子２０９を介して内部クロックツリー２１５へ入力する。

第１の測定ユニット３０２において生成されたテスト信号は、信号線１０１を経て、オン状態のスイッチ回路１０２に接続する第２の入出力端子２０５の入力バッファ（ゲート）２０７に入力される。入力バッファ２０７に入力されたテスト信号は、半導体デバイス２００の内部回路へ入力される。

このテスト信号とクロック信号によって、半導体デバイス２００の内部回路が動作する。その結果、１個の最終段フリップフロップ２１４のみから出力信号が出力される場合、ＬＳＩテスタ３００は、その最終段フリップフロップ２１４に接続する入出力端子２０５から出力信号を取り出すために、その入出力端子２０５に接続するスイッチ回路１０２をオン状態にする。また、複数の最終段フリップフロップ２１４から出力信号が出力される場合には、ＬＳＩテスタ３００は、それらの最終段フリップフロップ２１４に接続する入出力端子２０５のうちの任意の１つに接続するスイッチ回路１０２をオン状態にして、その入出力端子２０５から出力信号を取り出す。

検査対象の入出力端子２０５から取り出された出力信号は、ＬＳＩテスタ３００の第１の測定ユニット３０２へ送信される。第１の測定ユニット３０２は、その出力信号を観測する。ＬＳＩテスタ３００は、出力信号の論理値と期待値（テスト信号の論理値）とを所望のタイミングで比較して、その比較結果から、出力信号の基準信号に対する遅延時間等を測定する。ここで、所望のタイミングと基準信号の立ち上がり、または立ち下りのタイミングとの位相差が、検査するＡＣタイミング特性値であり、例えばセットアップ時間やホールド時間が該当する。

なお、本実施の形態１では、出力信号のＡＣタイミング特性の検査方法として、ＬＳＩテスタにおいて生成したテスト信号を、第１の入出力端子２０３を介して半導体デバイス２００の内部回路へ入力する場合について説明したが、第１の入出力端子２０３以外の他の端子を介して入力する構成としてもよいし、半導体デバイス２００の内部に予め設けたテスト信号生成回路によりテスト信号を生成する構成としてもよい。

また、本実施の形態１では、半導体デバイスの入出力信号がロジック信号の場合、すなわち半導体デバイスが論理ＬＳＩ等である場合について説明したが、無論、入出力信号が、ロジック信号以外のパルス信号であっても同様に実施できる。また、アナログ・デジタル混載ＬＳＩ等においても同様に実施できる。アナログ・デジタル混載ＬＳＩ等の場合、ＬＳＩテスタは、テスト信号として、例えば正弦波状の交流信号を任意のタイミングで生成する。またＬＳＩテスタは、半導体デバイスから出力される交流信号（出力信号）の電圧と規定値とを比較して、その電圧を観測する。ＬＳＩテスタは、その観測結果から、半導体デバイスから出力される交流信号の基準信号に対する遅延時間等を測定する。

以上のように、半導体検査回路１００を被測定デバイスである半導体デバイス２００の内部に設けることで、半導体デバイス２００の少数本の端子を用いて、半導体デバイス２００のＡＣ特性を検査することができる。特に、入力信号のＡＣ特性の検査においては、多数本の端子を同時に検査することができる。

続いて、本実施の形態１の変形例について説明する。なお、各変形例における半導体検査方法は、図１に示す半導体検査回路を用いた半導体検査方法と同様であるので、その説明は省略する。

図３は、本発明の実施の形態１における半導体検査回路の第１変形例を備えた半導体デバイスの検査構成の概略を示す図である。但し、図１に基づいて説明した部材に対応する部材には同一符号を付して、説明を省略する。

図３に示すように、この半導体検査回路の第１変形例は、信号線１０１の末端と抵抗器１０３との間に、信号線１０１の末端を抵抗器１０３に接続するスイッチ回路（第２のスイッチ回路）１０４を設けた点が、図１に示す半導体検査回路と異なる。

この構成により、ＡＣ特性を検査する場合には、スイッチ回路１０４をオン状態にして信号線１０１と抵抗器１０３とを接続することで、ロジック信号等のパルス信号や交流信号の反射を抑制することができ、ＤＣ特性を検査する場合には、スイッチ回路１０４をオフ状態にして信号線１０１を抵抗器１０３から切り離すことで、抵抗器１０３による電流の分流や電圧の分圧を考慮することなく、ＤＣ特性の検査が可能となる。

なお、スイッチ回路１０４のオン／オフの制御については、例えば半導体デバイス２００の内部に、ＬＳＩテスタ３００において任意に生成される指示信号に従ってスイッチ回路１０４のオン／オフを制御する制御回路を設けることで、スイッチ回路１０４のオン／オフを任意に設定することが可能となる。

続いて、本発明の実施の形態１における半導体検査回路の第２変形例について説明する。図４は、本発明の実施の形態１における半導体検査回路の第２変形例を備えた半導体デバイスの検査構成の概略を示す図である。但し、図１に基づいて説明した部材に対応する部材には同一符号を付して、説明を省略する。

図４に示すように、この半導体検査回路の第２変形例は、半導体デバイス２００の外部に、すなわちロードボード４００上に、信号線１０１の末端に接続する抵抗器４０１を実装して設けた点が図１に示す半導体検査回路と異なる。具体的には、ロードボード４００上の抵抗器４０１にロードボード４００を通じて接続する半導体デバイス２００の外部端子２１６のパッド２１７に、信号線１０１の末端が接続している。

このように構成すれば、信号線１０１の末端に接続する抵抗器を半導体デバイス２００上に形成する必要がなくなるので、半導体デバイス間での終端抵抗の特性バラツキの抑制や、半導体デバイスの回路面積の削減を図ることができる。

なお、外部端子２１６がテスト専用の端子である場合には、図４に示すように、信号線１０１を外部端子２１６に直接接続してもよいが、外部端子２１６が実使用に用いる端子である場合には、信号線１０１を外部端子２１６に接続するスイッチ回路を設けることによって、実使用時に、信号線１０１と外部端子２１６との接続を切り離す構成としてもよい。

続いて、本発明の実施の形態１における半導体検査回路の第３変形例について説明する。図５は、本発明の実施の形態１における半導体検査回路の第３変形例を備えた半導体デバイスの検査構成の概略を示す図である。但し、図１に基づいて説明した部材に対応する部材には同一符号を付して、説明を省略する。

図５に示すように、この半導体検査回路の第３変形例は、ＬＳＩテスタ３００に接続する第１の入出力端子２０３のパッド２０４付近に信号線１０１を接続するスイッチ回路（第３のスイッチ回路）１０５を設けた点が、図１に示す半導体検査回路と異なる。

この構成によれば、ＡＣ特性を検査する場合には、スイッチ回路１０５をオン状態にして信号線１０１と第１の入出力端子２０３とを接続することができ、実使用時には、信号線１０１を第１の入出力端子２０３から切り離すことができる。したがって、信号線１０１に接続する第１の入出力端子２０３は検査専用の端子である必要は無く、実使用が可能な外部端子で構成することが可能となる。

なお、スイッチ回路１０５のオン／オフの制御については、例えば半導体デバイス２００の内部に、ＬＳＩテスタ３００において任意に生成される指示信号に従ってスイッチ回路１０５のオン／オフを制御する制御回路を設けることで、スイッチ回路１０５のオン／オフを任意に設定することが可能となる。

以上のように、本実施の形態１によれば、入力信号のＡＣ特性の検査において、１つの入出力端子から複数の入出力端子にテスト信号を同時に入力することができ、少数本の端子を用いて、多数本の端子を同時に検査することが可能となる。なお、本実施の形態１では、検査対象端子が入出力端子である場合について説明したが、入力端子や出力端子についても同様に実施することができる。

（実施の形態２）
図６に、本発明の実施の形態２における半導体検査回路を備えた半導体デバイスの検査構成の概略を示す。但し、前述した実施の形態１において説明した部材に対応する部材には同一符号を付して、説明を省略する。なお、ＬＳＩテスタおよび半導体デバイスについては、その構成の一部を図示している。

本実施の形態２における半導体検査回路は、主に、半導体デバイス（ＬＳＩ）の入力信号のＡＣ特性の検査に用いられる。本実施の形態２では、複数の入出力端子の各々に初段フリップフロップおよび最終段フリップフロップが接続された構成の半導体デバイスの入力信号のＡＣタイミング特性を検査する場合を例に説明するが、無論、本発明にかかる半導体検査回路は、このような構成の半導体デバイスに限定して用いられるものではない。

図６に示すように、半導体検査回路１１０は、信号線１０１を経由して検査対象端子（第２の入出力端子２０５）に入力される信号の入力条件（論理値や遅延量）を変更可能な入力条件設定回路１１１を備える点が、前述した実施の形態１と異なる。

すなわち、前述した実施の形態１では、入力信号のＡＣタイミング特性の検査時に各検査対象端子に同時に入力されるテスト信号は同一の信号であったが、本実施の形態２では、入力条件設定回路１１１により、検査対象端子に同時に入力されるテスト信号の論理値を検査対象端子ごとに設定することが可能となる。また前述した実施の形態１では、入力信号のＡＣタイミング特性の検査時に、各検査対象端子に同一の入力タイミングでテスト信号が入力されたが、本実施の形態２では、入力条件設定回路１１１により、検査対象端子ごとに入力タイミング（遅延量）を設定することが可能となる。

入力条件設定回路１１１は、例えば図７に示すようなバッファ１１２、インバータ１１３、セレクタ１１４からなる論理回路や、例えば図８に示すような複数個の遅延素子１１５を直列接続してなる遅延回路で構成することができる。また、図示しないが、図７に示す論理回路と図８に示す遅延回路を組み合わせた回路で構成することもできる。このように入力条件設定回路１１１を構成すれば、例えば半導体デバイス２００の内部に、ＬＳＩテスタ３００において任意に生成される指示信号に従って入力条件設定回路１１１を制御する制御回路を設けることで、入力条件を任意に設定することが可能となる。

なお、入力信号のＡＣタイミング特性の検査は、検査対象端子のパッドと初段のフリップフロップとの間を伝送する信号の遅延時間を観測する試験であるので、検査対象端子のパッドの極力近くに信号線１０１を接続するのが望ましい。また、波形の歪のない信号を信号線１０１において伝送するために、信号線１０１とスイッチ回路１０２との間の距離を極力短くするのが好ましい。よって、半導体検査回路１１０は、検査対象端子のパッドが形成されている領域の下の領域に形成するのが好適である。

続いて、本発明の実施の形態２における半導体検査方法である入力信号のＡＣタイミング特性の検査方法の一例について、図９を参照しながら説明する。まず、ＬＳＩテスタ３００は、被測定デバイスである半導体デバイス２００への電力供給を開始し（電源投入）、半導体デバイス２００へリセット信号を印加した後（ステップＳ９０１）、半導体デバイス２００を、入力信号のＡＣタイミング特性の検査を実施する状態（テストモード）に遷移させる（ステップＳ９０２）。

次に、ＬＳＩテスタ３００は、入力条件設定回路１１１の論理値や遅延量の設定を行う（ステップＳ９０３）。すなわち、検査対象端子である入出力端子２０５ごとにテスト信号の論理値や入力タイミング（遅延量）を設定する。

次に、ＬＳＩテスタ３００は、同時に検査する入出力端子２０５に接続しているスイッチ回路（第１のスイッチ回路）１０２を操作してオン状態にし、同時に検査する検査対象端子に信号線１０１を接続させる（ステップＳ９０４）。これにより、信号線１０１と複数の検査対象端子とが入力条件設定回路１１１およびスイッチ回路１０２を通じて接続された状態となる。

次に、ＬＳＩテスタ３００は、第１の測定ユニット３０２において、入力信号のＡＣタイミング特性を検査するためのテスト信号を生成して、そのテスト信号を第１の入出力端子２０３を介して信号線１０１へ入力するとともに、第２の測定ユニット３０５において所望のタイミングでクロック信号を生成して、そのクロック信号をクロック端子２０９を介して内部クロックツリー２１５へ入力する（ステップＳ９０５）。このとき、クロック信号とテスト信号との間に所望の位相差を設ける。この位相差の設定値が、検査するＡＣタイミング特性値であり、例えばセットアップ時間やホールド時間が該当する。なお、入力条件設定回路１１１によりテスト信号の入力タイミングを変更できる場合は、入力条件設定回路１１１により各検査対象端子のＡＣタイミング特性値を設定することができる。

第１の測定ユニット３０２において生成されたテスト信号は、信号線１０１および入力条件設定回路１１１を経て、同時に検査する第２の入出力端子２０５の入力バッファ（ゲート）２０７に入力される。したがって、第２の入出力端子２０５の入力バッファ２０７には、入力条件設定回路１１１により論理値や遅延量が設定されたテスト信号が入力される。入力バッファ２０７に入力されたテスト信号は、初段フリップフロップ２１３のデータ入力ピンへ入力される。

一方、第２の測定ユニット３０５において生成されたクロック信号は、内部クロックツリー２１５の一部を経て初段フリップフロップ２１３のクロックピンへ入力される。

初段フリップフロップ２１３は、クロック信号の立ち上がりまたは立ち下がりのタイミングで、データ入力ピンに入力された信号をラッチする（ステップＳ９０６）。この初段フリップフロップ２１３がラッチした信号は、半導体デバイス２００の内部に予め設けられた比較回路（図示せず）において期待値と比較される（ステップＳ９０７）。期待値は、テスト信号の論理値である。なお、初段フリップフロップ２１３がラッチした信号を半導体デバイス２００の外部端子（図示せず）からＬＳＩテスタ３００へ送信して、ＬＳＩテスタ３００において期待値と比較する構成としてもよい。この比較結果から、入力信号の基準信号に対する遅延時間等を測定することができる。

なお、本実施の形態２では、半導体デバイスの入力信号がロジック信号の場合、すなわち半導体デバイスが論理ＬＳＩ等である場合について説明したが、無論、入力信号が、ロジック信号以外のパルス信号であっても同様に実施できる。また、アナログ・デジタル混載ＬＳＩ等においても同様に実施できる。アナログ・デジタル混載ＬＳＩ等の場合、入力条件設定回路１１１は、テスト信号である交流信号の位相を遅らせる構成等にすればよい。

以上のように、本実施の形態２によれば、入力信号のＡＣ特性の検査において、各検査対象端子の入力条件（論理値や遅延量等）を設定することができるので、より多くの端子を同時に検査することが可能となる。

なお、前述した実施の形態１における半導体検査回路と同様に、信号線１０１の末端と抵抗器１０３との間に、信号線１０１の末端を抵抗器１０３に接続するスイッチ回路（第２のスイッチ回路）を設けたり（変形例１）、半導体デバイス２００の外部に、信号線１０１の末端に接続する抵抗器を設けたり（変形例２）、ＬＳＩテスタ３００に接続する第１の入出力端子２０３のパッド２０４付近に信号線１０１を接続するスイッチ回路（第３のスイッチ回路）を設けたり（変形例３）してもよい。

また、本実施の形態２では、検査対象端子が入出力端子である場合について説明したが、入力端子についても同様に実施することができる。また、検査対象端子である第２の入出力端子２０５のパッド２０６の近傍に配置するスイッチ回路１０２の構成を、第２の入出力端子２０５が入力条件設定回路１１１を介して信号線１０１に接続する状態、第２の入出力端子２０５が信号線１０１に直接接続する状態、および第２の入出力端子２０５が信号線１０１から切り離される状態のうちのいずれかの状態を選択可能な構成にすれば、前述の実施の形態１と同様に、出力信号のＡＣタイミング特性の検査を実施することが可能となる。

（実施の形態３）
図１０に、本発明の実施の形態３における半導体検査回路を備えた半導体デバイスの検査構成の概略を示す。但し、前述した実施の形態１において説明した部材に対応する部材には同一符号を付して、説明を省略する。なお、ＬＳＩテスタおよび半導体デバイスについては、その構成の一部を図示している。

本実施の形態３における半導体検査回路は、半導体デバイス（ＬＳＩ）の出力信号のＡＣ特性の検査に用いられる。本実施の形態３では、複数の入出力端子の各々に初段フリップフロップおよび最終段フリップフロップが接続された構成の半導体デバイスの出力信号のＡＣタイミング特性を検査する場合を例に説明するが、無論、本発明にかかる半導体検査回路は、このような構成の半導体デバイスに限定して用いられるものではない。

半導体検査回路１２０は、複数の最終段フリップフロップ２１４から出力された出力信号を、それらに接続する入出力端子２０５から取り出して、ＬＳＩテスタ３００に接続する入出力端子２０３へシリアル転送する点が前述した実施の形態１と異なる。

以下、半導体検査回路１２０について具体的に説明する。図１０において、検査対象の入出力端子２０５ごとに設けられたセレクタ付フリップフロップ回路１２１は、第１、第２の入力ピン、クロックピン、および出力ピンを有し、その第１の入力ピンには、第１の信号線１２２が接続している。この第１の信号線１２２は、第１のスイッチ回路１２３を介して、検査対象の第２の入出力端子２０５のパッド２０６近傍に接続する。また、隣接するセレクタ付フリップフロップ回路１２１の一方の出力ピンと他方の第２の入力ピンが第２の信号線１２４を介して接続しており、ＬＳＩテスタ３００に接続する検査対象外の第１の入出力端子２０３付近に位置する最終段のセレクタ付フリップフロップ回路１２１の出力ピンは、第３の信号線１２５を介して第１の入出力端子２０３のパッド２０４近傍に接続している。

また、セレクタ付フリップフロップ回路１２１のクロックピンには第４の信号線１２６が接続しており、第４の信号線１２６は、第２のスイッチ回路１２７を介して、基準端子であるクロック端子２０９に接続する。また、第４の信号線１２６の末端には抵抗器（終端抵抗）１２８が設けられている。

これらのセレクタ付フリップフロップ回路１２１、第１の信号線１２２〜第４の信号線１２６、第１のスイッチ回路１２３、第２のスイッチ回路１２７、および抵抗器１２８は、半導体デバイス２００上に形成されている。

この構成により、第２の入出力端子２０５の出力バッファ２０８から出力された出力信号を、第１の信号線１２２を通して、セレクタ付フリップフロップ回路１２１へ入力し、その出力信号をセレクタ付フリップフロップ回路１２１においてラッチすることができる。また、セレクタ付フリップフロップ回路１２１を第２の信号線１２４により直列に接続して、各セレクタ付フリップフロップ回路１２１がラッチした信号を、第２の信号線１２４および第３の信号線１２５を通して、第１の入出力端子２０３へシリアルに伝送することができる。

また、セレクタ付フリップフロップ回路１２１は、フリップフロップ１２９とセレクタ１３０からなり、セレクタ１３０の第１、第２の入力ピンが、セレクタ付フリップフロップ回路１２１の第１、第２の入力ピンとなる。セレクタ１３０の出力ピンは、後段のフリップフロップ１２９のデータ入力ピンに接続しており、セレクタ１３０により選択された入力ピンへ入力される信号がフリップフロップ１２９のデータ入力ピンへ伝播される構成となっている。また、フリップフロップ１２９のデータ出力ピンが、セレクタ付フリップフロップ回路１２１の出力ピンとなり、フリップフロップ１２９のクロックピンが、セレクタ付フリップフロップ回路１２１のクロックピンとなる。

なお、セレクタ１３０の制御は、例えば半導体デバイス２００の内部に、ＬＳＩテスタ３００において任意に生成される指示信号に従ってセレクタ１３０による入力ピンの選択を制御する制御回路を設けることで実現できる。

以上の構成により、出力信号のＡＣタイミング特性の検査を行う場合には、第１のスイッチ回路１２３および第２のスイッチ回路１２７をオン状態にして、検査対象の第２の入出力端子２０５の出力バッファ２０８から出力される出力信号をセレクタ付フリップフロップ回路１２１においてラッチすることが可能となる。

また、半導体デバイス２００の通常動作時には、第１のスイッチ回路１２３および第２のスイッチ回路１２７をオフ状態にして、検査対象の入出力端子２０５およびクロック端子２０９を半導体検査回路１２０から切り離すことができ、半導体デバイス２００の通常動作時に、半導体検査回路１２０が、半導体デバイス２００の内部回路の動作に影響を与えることはない。また、複数の検査対象端子のうち必要な端子のみを半導体検査回路１２０に接続することができる。

なお、第１のスイッチ回路１２３と第２のスイッチ回路１２７のオン／オフの制御については、例えば半導体デバイス２００の内部に、ＬＳＩテスタ３００において任意に生成される指示信号に従って第１のスイッチ回路１２３と第２のスイッチ回路１２７のオン／オフを制御する制御回路を設けることで、第１のスイッチ回路１２３と第２のスイッチ回路１２７のオン／オフを任意に設定することが可能となる。

また、第４の信号線１２６の末端に設けられた抵抗器１２８は、クロック端子２０９と第４の信号線１２６との接続点から最も離れた位置にある第２の入出力端子２０５付近に位置する。この抵抗器１２８によって、第４の信号線１２６を伝送するクロック信号の反射を抑制することが可能となる。

なお、出力信号のＡＣタイミング特性の検査は、検査対象端子のパッドと最終段のフリップフロップとの間を伝送する信号の遅延時間を観測する試験であるので、検査対象端子のパッドの極力近くに第１の信号線１２２を接続するのが望ましい。また、波形の歪のない信号を各信号線１２２、１２４、１２５、１２６において伝送するために、各信号線１２２、１２４、１２５、１２６の長さは極力短くするのが好ましい。よって、半導体検査回路１２０は、検査対象端子の下に実装するのが好適である。

続いて、本発明の実施の形態３における半導体検査方法である出力信号のＡＣタイミング特性の検査方法の一例について、図１１を参照しながら説明する。まず、ＬＳＩテスタ３００は、半導体デバイス２００への電力供給を開始し（電源投入）、半導体デバイス２００へリセット電圧を印加した後（ステップＳ１１０１）、半導体デバイス２００を、出力信号のＡＣタイミング特性の検査を実施する状態（テストモード）に遷移させる（ステップＳ１１０２）。

次に、ＬＳＩテスタ３００は、半導体デバイス２００の内部回路を動作させ、内部クロックツリー２１５を経由したクロック信号（出力クロック信号）をクロック端子２０９から出力させる（ステップＳ１１０３）。半導体デバイス２００の内部回路を動作させる際には、ＬＳＩテスタ３００は、半導体デバイス２００の内部回路を動作させるためのクロック信号を生成して、その生成したクロック信号を半導体デバイス２００へ供給する。なお、半導体デバイス２００の内部回路を動作させるためのデータ信号は、ＬＳＩテスタ３００が生成してもよいし、半導体デバイス２００の内部で発生させてよい。

次に、ＬＳＩテスタ３００は、クロック端子２０９からの出力クロック信号を第２の測定ユニット３０５で観測し、その観測結果から、出力クロック信号の基準信号に対する遅延時間（遅延量）等を測定する（ステップＳ１１０４）。

次に、ＬＳＩテスタ３００は、第１のスイッチ回路１２３を操作してオン状態にし、セレクタ付フリップフロップ回路１２１（第１の信号線１２２）を第２の入出力端子２０５に接続し、第２のスイッチ回路１２７を操作してオン状態にし、第４の信号線１２６を基準端子であるクロック端子２０９に接続し、かつセレクタ付フリップフロップ回路１２１のセレクタ１３０を操作して、フリップフロップ１２９のデータ入力ピンと検査対象の入出力端子２０５（第１の入力ピン）とを接続させる（ステップＳ１１０５）。

次に、ＬＳＩテスタ３００は、再度、半導体デバイス２００の内部回路を動作させて、最終段フリップフロップ２１４から出力信号を出力させる（ステップＳ１１０６）。このとき、クロック端子２０９の出力バッファ２１２をディセーブル状態にしておく。また、半導体デバイス２００の内部回路を動作させる際には、ＬＳＩテスタ３００は、半導体デバイス２００の内部回路を動作させるためのクロック信号を生成して、その生成したクロック信号を半導体デバイス２００へ供給する。なお、半導体デバイス２００の内部回路を動作させるためのデータ信号は、ＬＳＩテスタ３００が生成してもよいし、半導体デバイス２００の内部で発生させてよい。

そして、ＬＳＩテスタ３００は、最終段フリップフロップ２１４から出力信号が出力される際に、ステップＳ１１０４で測定した遅延時間等を基にした所望のタイミングでクロック信号をクロック端子２０９へ入力する。ここで、クロック端子２０９へ入力する所望のタイミングとステップＳ１１０４で測定した基準信号の立ち上がり、または立ち下りのタイミングとの位相差が、検査するＡＣタイミング特性値であり、例えばセットアップ時間やホールド時間が該当する。

この結果、検査対象の入出力端子２０５の出力バッファ２０８から出力された出力信号がセレクタ付フリップフロップ回路１２１のフリップフロップ１２９のデータ入力ピンに入力され、第２の測定ユニット３０５により生成されたクロック信号がセレクタ付フリップフロップ回路１２１のフリップフロップ１２９のクロックピンに入力される。フリップフロップ１２９は、クロックピンに入力されるクロック信号の立ち上がりまたは立ち下りのタイミングで、データ入力ピンに入力された出力信号をラッチする（ステップＳ１１０７）。

次に、ＬＳＩテスタ３００は、セレクタ付フリップフロップ回路１２１をシフト動作させる（ステップＳ１１０８）。すなわち、ＬＳＩテスタ３００は、セレクタ付フリップフロップ回路１２１のセレクタ１３０を操作して、フリップフロップ１２９のデータ入力ピンの接続先を第２の入力ピンへ切り替える。そして、第２の測定ユニット３０５においてクロック信号を生成して、各セレクタ付フリップフロップ回路１２１によりラッチされた出力信号を、第１の入出力端子２０３へシリアルに送信させる。

この第１の入力端子２０３へ入力された出力信号は、ＬＳＩテスタ３００の第１の測定ユニット３０２へシリアルに送信される。ＬＳＩテスタ３００は、第１の測定ユニット３０２において、その送信された出力信号を観測し、出力信号の論理値と期待値とを比較して、その比較結果から、出力信号の基準信号に対する遅延時間等を測定する。期待値は、テスト信号の論理値である。

以上のように、本実施の形態３によれば、出力信号のＡＣ特性の検査において、複数の検査対象端子から同時に出力される出力信号を、１つの入出力端子からシリアルにＬＳＩテスタへ送信することができ、少数本の端子を用いて、多数本の端子を同時に検査することが可能となる。

なお、前述した実施の形態１における半導体検査回路の変形例２、３と同様に、半導体デバイス２００の外部に、第４の信号線１２６の末端に接続する抵抗器を設けたり、ＬＳＩテスタ３００に接続する第１の入出力端子２０３のパッド２０４付近に第３の信号線１２５を接続するスイッチ回路（第３のスイッチ回路）を設けたりしてもよい。

また、本実施の形態３では、検査対象端子が入出力端子である場合について説明したが、出力端子についても同様に実施することができる。また、本実施の形態３では、半導体デバイスの出力信号がロジック信号の場合、すなわち半導体デバイスが論理ＬＳＩ等である場合について説明したが、無論、出力信号が、ロジック信号以外のパルス信号であっても同様に実施できる。

本発明にかかる半導体検査回路、および半導体検査方法によれば、少数のリソースで半導体デバイスの多数本の端子を同時に検査することができ、半導体デバイスの検査効率を向上させることができ、検査コストや設備費用を削減することが可能となり、半導体デバイスの検査に有用である。

本発明の実施の形態１における半導体検査回路を備えた半導体デバイスの検査構成の一例を示す概略図本発明の実施の形態１における半導体検査方法の一例を示すフローチャート図本発明の実施の形態１における半導体検査回路の第１変形例を備えた半導体デバイスの検査構成の一例を示す概略図本発明の実施の形態１における半導体検査回路の第２変形例を備えた半導体デバイスの検査構成の一例を示す概略図本発明の実施の形態１における半導体検査回路の第３変形例を備えた半導体デバイスの検査構成の一例を示す概略図本発明の実施の形態２における半導体検査回路を備えた半導体デバイスの検査構成の一例を示す概略図本発明の実施の形態２における半導体検査回路が具備する入力条件設定回路の一構成例を示す図本発明の実施の形態２における半導体検査回路が具備する入力条件設定回路の一構成例を示す図本発明の実施の形態２における半導体検査方法の一例を示すフローチャート図本発明の実施の形態３における半導体検査回路を備えた半導体デバイスの検査構成の一例を示す概略図本発明の実施の形態３における半導体検査方法の一例を示すフローチャート図

符号の説明

１００、１１０、１２０半導体検査回路
１０１信号線
１０２スイッチ回路
１０３抵抗器
１０４スイッチ回路
１０５スイッチ回路
１１１入力条件設定回路
１１２バッファ
１１３インバータ
１１４セレクタ
１１５遅延素子
１２１セレクタ付フリップフロップ回路
１２２第１の信号線
１２３第１のスイッチ回路
１２４第２の信号線
１２５第３の信号線
１２６第４の信号線
１２７第２のスイッチ回路
１２８抵抗器
１２９フリップフロップ
１３０セレクタ
２００半導体デバイス
２０１電源端子
２０２、２０４、２０６、２１０、２１７パッド
２０３第１の入出力端子
２０５第２の入出力端子
２０７、２１１入力バッファ
２０８、２１２出力バッファ
２０９クロック端子
２１３初段フリップフロップ
２１４最終段フリップフロップ
２１５内部クロックツリー
２１６外部端子
３００ＬＳＩテスタ
３０１電源ユニット
３０２第１の測定ユニット
３０３ドライバ
３０４コンパレータ
３０５第２の測定ユニット
３０６ドライバ
３０７コンパレータ
４００ロードボード
４０１抵抗器

Claims

半導体デバイスの検査対象の端子へ入力される入力信号のＡＣ特性の検査に用いる半導体検査回路であって、
当該半導体デバイスの１本の検査対象外の端子に接続する信号線と、
前記検査対象の端子ごとに設けられ、前記検査対象の端子に前記信号線を接続する第１のスイッチ回路と、
前記信号線の末端に接続する抵抗器と、
を備え、少なくとも前記信号線と前記第１のスイッチ回路は、当該半導体デバイス上に形成されていることを特徴とする半導体検査回路。
請求項１記載の半導体検査回路であって、前記信号線の末端を前記抵抗器に接続する第２のスイッチ回路をさらに備えることを特徴とする半導体検査回路。
前記抵抗器は、当該半導体デバイスの外部に設けられることを特徴とする請求項１もしくは２のいずれかに記載の半導体検査回路。
請求項１ないし３のいずれかに記載の半導体検査回路であって、前記信号線を前記検査対象外の端子に接続する第３のスイッチ回路をさらに備えることを特徴とする半導体検査回路。
半導体デバイスの検査対象の端子へ入力される入力信号のＡＣ特性の検査に用いる半導体検査回路であって、
当該半導体デバイスの１本の検査対象外の端子に接続する信号線と、
前記検査対象の端子ごとに設けられ、前記検査対象の端子に前記信号線を接続する第１のスイッチ回路と、
前記検査対象の端子ごとに設けられ、前記信号線を経由して前記検査対象の端子に入力される信号の論理値または遅延量を変更可能な入力条件設定回路と、
前記信号線の末端に接続する抵抗器と、
を備え、少なくとも前記信号線、前記第１のスイッチ回路、および前記入力条件設定回路は、当該半導体デバイス上に形成されていることを特徴とする半導体検査回路。
請求項５記載の半導体検査回路であって、前記信号線の末端を前記抵抗器に接続する第２のスイッチ回路をさらに備えることを特徴とする半導体検査回路。
前記抵抗器は、当該半導体デバイスの外部に設けられることを特徴とする請求項５もしくは６のいずれかに記載の半導体検査回路。
請求項５ないし７のいずれかに記載の半導体検査回路であって、前記信号線を前記検査対象外の端子に接続する第３のスイッチ回路をさらに備えることを特徴とする半導体検査回路。
半導体デバイスの検査対象の端子から出力される出力信号のＡＣ特性の検査に用いる半導体検査回路であって、
前記検査対象の端子ごとに設けられた第１、第２の入力ピン、クロックピンおよび出力ピンを有するセレクタ付フリップフロップ回路と、
前記検査対象の端子ごとに設けられ、前記セレクタ付フリップフロップ回路の第１の入力ピンに接続する第１の信号線と、
前記検査対象の端子ごとに設けられ、前記検査対象の端子に前記第１の信号線を接続する第１のスイッチ回路と、
隣接する前記セレクタ付フリップフロップ回路の一方の出力ピンと他方の第２の入力ピンとを接続する第２の信号線と、
当該半導体デバイスの１本の検査対象外の端子と所定の前記セレクタ付フリップフロップ回路の出力ピンとを接続する第３の信号線と、
前記セレクタ付フリップフロップ回路のクロックピンに接続する第４の信号線と、
当該半導体デバイスの内部クロックツリーを経由したクロック信号が出力される基準端子に前記第４の信号線を接続する第２のスイッチ回路と、
前記第４の信号線の末端に接続する抵抗器と、
を備え、少なくともセレクタ付フリップフロップ回路、第１〜第４の信号線、および第１、第２のスイッチ回路は、当該半導体デバイス上に形成されていることを特徴とする半導体検査回路。
前記抵抗器は、当該半導体デバイスの外部に設けられることを特徴とする請求項９記載の半導体検査回路。
請求項９もしくは１０のいずれかに記載の半導体検査回路であって、前記第３の信号線を前記検査対象外の端子に接続する第３のスイッチ回路をさらに備えることを特徴とする半導体検査回路。
請求項１ないし４のいずれかに記載の半導体検査回路を用いた半導体デバイスの検査方法であって、
前記第１のスイッチ回路を操作して前記信号線を前記検査対象の端子に接続する工程と、
前記検査対象の端子に接続された前記信号線へ、前記検査対象外の端子を介してテスト信号を入力するとともに、当該半導体デバイスの内部回路を動作させるためのクロック信号を外部から入力するための基準端子へ、前記テスト信号との間に所望の位相差を有するクロック信号を入力して、前記検査対象の端子に接続する初段のフリップフロップで信号をラッチさせる工程と、
前記初段のフリップフロップでラッチされた信号と期待値との比較を行う工程と、
を有することを特徴とする半導体検査方法。
請求項５ないし８のいずれかに記載の半導体検査回路を用いた半導体デバイスの検査方法であって、
前記第１のスイッチ回路を操作して前記信号線を前記検査対象の端子に接続するとともに、前記入力条件設定回路の論理値または遅延量の設定を行う工程と、
前記検査対象の端子に接続された前記信号線へ、前記検査対象外の端子を介してテスト信号を入力するとともに、当該半導体デバイスの内部回路を動作させるためのクロック信号を外部から入力するための基準端子へ、前記テスト信号との間に所望の位相差を有するクロック信号を入力して、前記検査対象の端子に接続する初段のフリップフロップで信号をラッチさせる工程と、
前記初段のフリップフロップでラッチされた信号と期待値との比較を行う工程と、
を有することを特徴とする半導体検査方法。
請求項９ないし１１のいずれかに記載の半導体検査回路を用いた半導体デバイスの検査方法であって、
当該半導体デバイスの内部回路を動作させるためのクロック信号を当該半導体デバイスへ供給し、前記基準端子から出力されたクロック信号の遅延量を測定する工程と、
前記第１のスイッチ回路を操作して前記第１の信号線を前記検査対象の端子に接続し、前記第２のスイッチ回路を操作して前記第４の信号線を前記基準端子に接続し、かつ前記セレクタ付フリップフロップ回路を操作して、前記セレクタ付フリップフロップ回路が有するフリップフロップのデータ入力ピンと第１の入力ピンとを接続させる工程と、
当該半導体デバイスの内部回路を動作させるためのクロック信号を当該半導体デバイスへ供給する工程と、
前記検査対象の端子に接続する最終段のフリップフロップから信号が出力される際に、測定した前記遅延量を基にした所望のタイミングで前記基準端子へクロック信号を入力して、前記検査対象の端子から出力される信号を前記セレクタ付フリップフロップ回路が有するフリップフロップにラッチさせる工程と、
前記セレクタ付フリップフロップ回路を操作して、前記セレクタ付フリップフロップ回路が有するフリップフロップのデータ入力ピンの接続先を第２の入力ピンへ切り替え、前記セレクタ付フリップフロップ回路によりラッチされた信号を前記検査対象外の端子へシリアルに送信させる工程と、
前記検査対象外の端子へシリアルに送信された信号と期待値との比較を行う工程と、
を有することを特徴とする半導体検査方法。