KR100733842B1 - 반도체 칩의 신호 전달 네트워크 및 그 방법 - Google Patents

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Abstract

클럭 신호 전달 방법은 반도체 칩 상의 클럭 신호원에서 클럭 신호를 생성하는 단계와, 상기 반도체 칩에 적층된 비도전성 구조물의 표면에 형성되어, 상기 클럭 신호에 의해 동기되는 회로 세그먼트와 상기 클럭 신호원을 전기적으로 연결하는 배선을 통해, 상기 클럭 신호를 상기 회로 세그먼트에 전달하는 단계를 포함한다.

Description

반도체 칩의 신호 전달 네트워크 및 그 방법{Signaling Network of a Semiconductor Chip and Method thereof}
도 1은 종래의 온칩(on-chip) 클럭 분배 네트워크를 적용한 패키지의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 신호 전달 네트워크를 적용한 패키지의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 신호 전달 네트워크를 적용한 패키지의 단면을 나타낸 개념도이다.
도 4, 5 및 6은 본 발명의 일실시예에 따른 신호 전달 네트워크를 적용한 경우와 종래 온칩 클럭 분배 네트워크를 적용한 경우에 각각 지연시간, 지터 및 스큐를 시험한 결과이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 칩 210 : 내부 클럭 신호원
211, 221, 223, 241 : 패드 220 : 비도전성 구조물
230 : 본딩 와이어 240 : 버퍼
본 발명은 집적회로 패키지의 신호 전달 네트워크에 관한 것으로, 더욱 상세하게는 패키지의 클럭 분배 네트워크에도 적용할 수 있는 신호 전달 네트워크 및 그 방법에 관한 것이다.
최근의 디지털 집적회로들은 더 많은 소자들을 집적하고 더 빠른 속도로 동작하며, 더 많은 전력을 소모하고 있다. 집적회로가 전체적으로 문제없이 동작하기 위해서는 집적회로 내의 각 부분들의 동작이 동기되어야 한다. 따라서 구조가 복잡하고 고속으로 동작하는 집적회로일수록 집적회로의 각 부분들에 클럭 신호들을 정확히 동기시켜 제공하는 것은 더욱 중요하다.
도 1은 종래의 온칩(on-chip) 클럭 분배 네트워크를 적용한 패키지의 평면도이다. 도 1을 참고하면, 패키지(10) 내의 칩(100)은 하나의 클럭 도메인을 구성한다고 가정하자. 상기 칩(100) 내부에 구현된 내부 클럭 신호원(110)이 외부의 클럭 신호원(미도시)으로부터 외부 클럭 신호(CLK_EXT)를 받고, 외부 클럭 신호(CLK_EXT)에 동기된 내부 클럭 신호(CLK_INT)를 생성한다. 이 내부 클럭 신호(CLK_INT)는 클럭 분배 네트워크(120)와 버퍼(130)들을 통해 칩(100)의 여러 부분에 공급된다. 내부 클럭 신호원(110)은 위상 고정 루프(PLL) 또는 지연 고정 루프(DLL)일 수 있다.
칩(100)이 동작하다보면 일시적으로 좁은 지점에서 많은 전류가 빠르게 단속될 수 있는데, 이럴 때에 발생하는 노이즈를 SSN(simultaneous switching noise)라 한다. SSN은 PLL 내부의 전압 제어 발진기(voltage controlled oscillator, VCO)나 DLL의 내부에 있는 전압 제어 지연 라인(voltage controlled delay line, VCDL)으로 공급되는 전압에 영향을 미쳐, PLL이나 DLL이 생성하는 내부 클럭 신호(CLK_INT)의 지터 및 스큐 특성을 악화시킬 수 있다. 클럭 신호가 큰 지터 또는 큰 스큐를 가지면 타이밍 마진이 줄어들기 때문에 칩(100)은 전체적으로 고속으로 동작할 수 없게 된다.
이런 문제점은 PLL이나 DLL에 공급되는 전압을 SSN이 많이 발생하는 전압과 전기적으로 분리시키면 상당히 해결될 수 있다. 그런데, 이런 방법으로 내부 클럭 신호(CLK_INT)의 지터 및 스큐를 줄이더라도, 종래의 온칩 클럭 분배 네트워크(120)를 통해 내부 클럭 신호(CLK_INT)를 전달하는 과정에서 또다른 문제가 발생한다.
종래의 클럭 분배 네트워크(120)는 칩(100)을 형성하는 공정과 동일한 공정으로 칩(100) 내에(on-chip) 형성되며, 칩(100) 내 다른 배선들에 포함된 기생 커패시턴스 성분에 영향을 많이 받을 뿐 아니라, 클럭 분배 네트워크(120)의 배선들이 자체적으로 큰 임피던스를 가진다. 따라서 클럭 분배 네트워크(120)는 RC(resistance-capacitance) 지연이 크다. 이를 해결하기 위해 종래 클럭 분배 네트워크(120)는 RC 지연을 줄이기 위해 배선 사이에 다수의 중계기(repeater, 121)들을 포함한다. 그런데, 다수의 중계기들(121)도 SSN에 의해 영향을 받으므로, 내부 클럭 신호(CLK_INT)의 지터 및 스큐 특성이 오히려 악화될 수 있다. 상기 PLL이나 DLL의 경우와 달리, 상기 중계기들(121)은 균일한 클럭 신호의 분배를 위해 칩 위에 적절하게 분포되므로 중계기들(121)에 공급되는 전압을 다른 부분에 대해 독 립시키기도 어렵다. 결국 PLL이나 DLL에서 지터나 스큐가 거의 없는 내부 클럭 신호(CLK_INT)를 제공하더라도 종래의 클럭 분배 네트워크(120)를 이용하면 클럭 신호를 인가받는 각 부분에서는 많은 양의 지터나 스큐를 피할 수 없다.
종래의 클럭 분배 네트워크(120)의 다른 문제점은, 칩(100)의 각 부분에 내부 클럭 신호(CLK_INT)가 같은 양의 지연 시간을 갖고 도달하여야 하므로 모든 경로에서 배선의 길이나 중계기(121)의 배치가 동일하여야 한다는 점이다. 상술한 문제점들은 클럭 분배 네트워크(120)의 설계를 어렵게 만드는 요인들이다.
미국 특허 등록번호 US 6,463,547은 패키지의 보드를 통해 클럭을 분배하는 구조를 개시하고 있다. 칩 내에서 생성한 내부 클럭 신호를 보드에서 전달받아 보드 내에 형성된 클럭 분배 네트워크를 통해 칩의 각 부분에 전달하는 구조이다. 이러한 방법은 도 1의 종래의 온칩 클럭 분배 네트워크보다는 효과적일 것이다. 그러나, 패키지 보드는 복잡한 배선과 비아(via)를 가지는 전력 네트워크와 신호선들을 포함한다. 일반적으로 4층 패키지 보드는 1, 4층을 신호선, 2, 3층은 전원과 접지에 이용된다. 여기에 클럭 신호선을 더 추가할 경우 클럭 신호선은 2, 3층을 통과하는 비아를 이용하지 않을 수 없게 되는데, 전원 노이즈 또는 접지 노이즈가 클럭 신호에 커플링되는 것을 피하기 어렵다. 따라서 이러한 방법으로 클럭 분배 시에 지터나 스큐를 줄이는 데에는 한계가 있다.
본 발명의 목적은 적층 패키지에서 클럭 전달 시에 지터와 스큐가 적은 클럭 신호 전달 방법을 제공하는 것이다.
본 발명의 다른 목적은 신호 전달 시에 지터와 스큐가 적은 신호 전달 네트워크를 제공하는 것이다.
또한, 본 발명의 또다른 목적은 신호 전달 시에 지터와 스큐가 적은 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 클럭 신호 전달 방법은 반도체 칩 상의 클럭 신호원에서 클럭 신호를 생성하는 단계; 및 상기 반도체 칩에 적층된 비도전성 구조물의 표면에 형성되어, 상기 클럭 신호에 의해 동기되는 회로 세그먼트와 상기 클럭 신호원을 전기적으로 연결하는 배선을 통해, 상기 클럭 신호를 상기 회로 세그먼트에 전달하는 단계를 포함한다. 이때, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩일 수 있다. 또한, 상기 클럭 신호를 상기 회로 세그먼트에 전달하는 단계는 상기 클럭 신호를 상기 클럭 신호원과 상기 배선 사이 및 상기 배선과 상기 회로 세그먼트 사이에서 각각 본딩 와이어를 통해 전달하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 신호 전달 방법은 반도체 칩 상에 적어도 하나의 회로 세그먼트를 형성하는 단계; 비도전성 구조물의 표면에 배선을 형성하는 단계; 상기 반도체 칩에 상기 비도전성 구조물을 적층하는 단계; 상기 회로 세그먼트와 상기 배선을 전기적으로 연결하는 단계; 및 상기 배선을 통해 상기 회로 세그먼트에 신호를 전달하는 단계를 포함한다. 이때, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩일 수 있다. 또한, 상기 회로 세그먼트와 상기 배선을 전 기적으로 연결하는 단계는 상기 회로 세그먼트와 상기 배선을 본딩 와이어를 통해 연결하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 신호 전달 네트워크는 반도체 칩 상에 형성되고 클럭 신호를 생성하는 클럭 신호원; 상기 클럭 신호에 의해 동기되는 회로 세그먼트; 및 상기 반도체 칩에 적층되는 비도전성 구조물에 상기 클럭 신호원과 상기 회로 세그먼트 사이를 전기적으로 연결시키도록 형성된 배선을 포함한다. 이때, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩일 수 있다. 또한, 상기 신호 전달 네트워크는 상기 클럭 신호원, 상기 회로 세그먼트 및 상기 배선에 각각 연결된 패드들을 더 포함하고, 상기 패드들은 본딩 와이어를 통해 상기 클럭 신호가 전달되도록 연결될 수 있다. 상기 클럭 신호원은 지연 고정 루프(DLL)이고, 상기 회로 세그먼트는 상기 클럭 신호를 수신하는 버퍼를 포함할 수 있다.
본 발명의 다른 실시예에 따른 신호 전달 네트워크는 적어도 하나의 반도체 칩의 각각 다른 부분에 형성되는 제1 및 제2 세그먼트; 상기 반도체 칩에 적층되는 비도전성 구조물; 및 상기 제1 세그먼트와 상기 제2 세그먼트 사이를 전기적으로 연결하도록 상기 비도전성 구조물에 형성된 배선을 포함할 수 있다. 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩일 수 있다. 상기 신호 전달 네트워크는 상기 제1 세그먼트, 상기 제2 세그먼트 및 상기 배선에 각각 연결된 패드들을 더 포함하고, 상기 패드들은 본딩 와이어로 연결될 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 클럭 신호원 및 상기 클럭 신호원에서 생성된 클럭 신호에 의해 동기되는 회로 세그먼트를 포함하는 적어도 하나의 반도체 칩; 및 상기 클럭 신호원과 상기 회로 세그먼트 사이가 전기적으로 연결되도록 형성된 배선을 포함하고 상기 적어도 하나의 반도체 칩에 적층되는 적어도 하나의 비도전성 구조물을 포함할 수 있다. 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩일 수 있다.
상기 반도체 패키지는 상기 반도체 칩 및 상기 비도전성 구조물은 각각 패드들을 더 포함할 수 있고, 상기 패드들은 본딩 와이어를 통해 상기 클럭 신호가 전달되도록 연결될 수 있다. 상기 클럭 신호원은 지연 고정 루프(DLL)이고, 상기 반도체 칩은 상기 회로 세그먼트 내에 형성되어 상기 클럭 신호를 수신하는 버퍼를 포함할 수 있다. 실시예에 따라서는 상기 클럭 신호원은 위상 고정 루프(PLL)일 수 있다. 상기 반도체 패키지는 상기 반도체 칩 하부에 부착되는 패키지 보드를 더 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 신호 전달 네트워크를 적용한 패키지를 개략적으로 나타낸 평면도이다. 패키지 보드(20) 위의 칩(200)은 전체적으로 하나의 클럭 도메인을 구성하는 것으로 가정하며, 하나의 신호 전달 네트워크를 이용하여 클럭 신호를 분배한다. 실시예에 따라서는 칩(200)은 각각 독립적인 신호 전달 네트워크를 가지는 여러 개의 클럭 도메인으로 구분될 수 있는데, 각 클럭 도메인마다 도 2의 신호 전달 네트워크를 이용할 수 있다.
도 2를 참조하면, 상기 칩(200)은 패키지 보드(20) 위에 형성되어 있고, 내부 클럭 신호원(210)과 상기 내부 클럭 신호원(210)으로부터 제공되는 내부 클럭 신호(CLK_INT)에 의해 동기되는 다수의 세그멘트들(미도시)을 포함한다. 상기 신호 전달 네트워크는 상기 내부 클럭 신호원(210)과 상기 세그먼트들 사이에서 신호를 전달하는 구조를 말한다.
상기 내부 클럭 신호원(210)은 DLL 또는 PLL이며, 내부 클럭 신호(CLK_INT)를 생성한다. 상기 세그먼트들은 버퍼들(230)을 통하여 상기 내부 클럭 신호(CLK_INT)를 입력받는다. 상기 칩(20)에는 상기 내부 클럭 신호원(210)에 연결된 제1 패드(211)와, 상기 버퍼들(240)에 연결된 제4 패드들(241)이 더 형성되어 있다. 상기 칩(20) 상부에는 비도전체로 이루어진 비도전성 구조물(220)이 부가된다. 상기 비도전성 구조물(220)은 도면에서는 정사각형으로 표현되었지만, 임의의 모양을 가질 수 있다. 상기 구조물(220)의 표면에는 제2 패드(221), 배선(222) 및 다수의 제3 패드들(223)이 형성되어 있다. 상기 제2 패드(221)는 상기 제1 패드(211)와, 상기 제3 패드들(223)은 상기 제4 패드들(241)과 각각 본딩 와이어(230)를 통해 전기적으로 연결되어 있다.
실시예에 따라 상기 제2 패드(221) 및 상기 제3 패드들(223)은 상기 제1 패드(211) 및 제4 패드들(241)과 본딩 와이어(230) 대신 각각 비아를 통해 연결될 수도 있다.
상기 내부 클럭 신호원(210)은 칩(20) 외부에서 외부 클럭 신호(CLK_EXT)를 제공받아 지터 및 스큐가 거의 제거된 내부 클럭 신호(CLK_INT)를 생성한다. 생성된 내부 클럭 신호(CLK_INT)는 상기 내부 클럭 신호원(210)에 연결된 제1 패드(211) 및 본딩 와이어(230)를 통해 제2 패드(221)에 전달된다. 상기 제2 패드(221)에 전달된 내부 클럭 신호(CLK_INT)는 배선(222)을 통해 제3 패드들(223)로 전달되고, 다시 본딩 와이어(230)를 통해 제4 패드들(241)로 전달된다. 상기 제2 패드들(241)에 전달된 내부 클럭 신호(CLK_INT)는 버퍼들(240)를 통해 해당 세그먼 트에 각각 제공된다. 이때, 세그먼트의 구성에 따라 버퍼는 불필요할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 신호 전달 네트워크를 적용한 패키지의 단면을 개략적으로 나타낸 단면도이다. 도 3의 패키지는 BGA(ball grid array) 타입의 패키지를 예로 든 것이다.
도 3을 참조하면, 칩(200)은 내부 클럭 신호원(210)과 버퍼(240)를 포함한다. 상기 신호 전달 네트워크는 상기 내부 클럭 신호원(210)과 상기 버퍼(240) 사이에서 신호를 전달하는 구조를 말한다. 칩(200)의 상부에는 비도전성 구조물(220)이 형성되며, 칩(200)의 하부에는 패키지 보드(20)가 있다. 상기 패키지 보드(20)는 다수의 레이어(layer)로 구성되며, 외부와 신호를 주고받으며 전력 및 접지를 제공받기 위해 각 레이어에 적절하게 배치된 배선 및 비아를 가지고 있다.
패키지 보드 하부의 어느 볼로부터 비아, 본딩 와이어를 통해 외부 클럭 신호(CLK_EXT)가 칩(200) 내부의 내부 클럭 신호원(210)에 공급된다. 상기 내부 클럭 신호원(210)은 외부 클럭 신호(CLK_EXT)에 대해 지터와 스큐가 거의 없는 내부 클럭 신호(CLK_INT)를 생성한다. 생성된 내부 클럭 신호(CLK_INT)는 제1 패드(211) 및 본딩 와이어(230)를 통해 제2 패드(221)로 전달된다. 상기 제2 패드(221)에 전달된 내부 클럭 신호(CLK_INT)는 배선(222)을 통해 제3 패드(223)로 전달되고, 다시 본딩 와이어(230)를 통해 제4 패드(241)로 전달된다. 상기 제4 패드(241)에 전달된 내부 클럭 신호(CLK_INT)는 버퍼(240)를 통해 해당 회로 세그먼트(미도시)에 제공된다.
도 2 및 도 3의 패드들(211, 221, 223, 241), 배선(222) 및 본딩 와이어 들(230)은 도 1의 온칩 클럭 분배 네트워크의 배선들에 비해 매우 작은 저항성 임피던스를 갖기 때문에 RC 지연도 매우 작다. 따라서 도 2 및 도 3의 본 발명의 일 실시예는 RC 지연이 클 때에 필수적이었던 중계기들도 불필요하다. 중계기가 불필요하므로 칩(200)에서 발생하는 SSN도 그 영향이 미미해진다. 또 내부 클럭 신호(CLK_INT)가 패키지 보드(20)를 통과하지 않으므로 패키지 보드(20)에서 발생하는 노이즈에 의한 영향도 거의 없다. 결과적으로 내부 클럭 신호원(210)에서 생성한 내부 클럭 신호(CLK_INT)는 칩(200)과 패키지 보드(20)의 노이즈들에 의해 그 지터 및 스큐 특성이 악화되지 않고 칩(200) 내부에 균일하게 전달될 수 있다.
도 2 및 도 3에서 실시예에 따라 상기 비도전성 구조물(220)은 상기 칩 위에 적층된 다른 반도체 칩일 수도 있고, 유전체 레이어일 수도 있다. 예를 들어, 적층 패키지(MCP, multi-chip package)에서는 위층 반도체 칩의 여유 공간에 아래 층 반도체 칩의 클럭 신호를 전달하는 신호 전달 네트워크를 형성할 수 있다. 단층 패키지(SCP, single chip package)라도 반도체 칩 위에 유전체 레이어를 형성할 수 있다. 반도체 칩 레이어나 유전체 레이어 중 어느 쪽을 이용하더라도, 이들을 적층하는 것은 모두 기존의 공정으로 달성할 수 있다.
도 2 및 도 3의 실시예에서는 칩(200)은 단층이고 비도전성 구조물은 단층인 칩의 상부에 적층되었지만, 본 발명은 두 개 이상의 층을 가진 패키지에도 적용할 수 있고 비도전성 구조물이 반드시 맨 위층에 적층될 필요는 없다.
도 2 및 도 3의 내부 클럭 신호원은 실시예에 따라 DLL 또는 PLL일 수 있다.
도 2 및 도 3의 실시예에서는 내부 클럭 신호가 신호 전달 네트워크를 통해 전달되지만, 상기 신호 전달 네트워크는 예를 들어 소정의 신호를 지터나 스큐 특성의 열화없이 지정된 여러 세그먼트에 동시에 전달하거나 또는 어느 세그먼트에서 다른 세그먼트로 전달하는 경우에 이용될 수도 있다.
도 4, 5 및 6은 본 발명의 일실시예에 따른 신호 전달 네트워크를 적용한 경우와 종래 온칩 클럭 분배 네트워크를 적용한 경우에 각각 지연시간, 지터 및 스큐를 시험한 결과이다. 도 4의 시뮬레이션 결과는 500MHz의 클럭 신호를 공급하였을 때의 결과로서, 종래의 온칩 클럭 분배 네트워크를 이용할 경우의 그래프(41)는 1690ps의 RC 지연을 보였지만, 동일한 조건에서 본 발명의 일 실시예에 따른 신호 전달 네트워크를 이용할 경우의 그래프(42)는 680ps 정도의 RC 지연을 보여, 종래 기술에 비해 지연 시간이 60% 정도 감소하였다.
도 5a 및 5b를 참조하면, 도 5a의 그래프는 종래 온칩 클럭 분배 네트워크를 적용한 경우로서, 최고 146ps, 평균 22ps의 지터를 가졌다. 이에 비해 도 5b의 그래프는 본 발명의 일실시예에 따른 신호 전달 네트워크를 적용한 경우로서, 최고 34ps, 평균 5ps의 지터를 가지며, 종래 기술에 비해 지터가 80% 정도 감소하였다.
도 6a 및 6b를 참조하면, 도 6a의 그래프는 종래 온칩 클럭 분배 네트워크를 적용한 경우로서, 177ps의 스큐를 가졌다. 이에 비해 도 6b의 그래프는 본 발명의 일실시예에 따른 신호 전달 네트워크를 적용한 경우로서, 11ps의 스큐를 가지며, 종래 기술에 비해 지터가 90% 이상 감소하였다.
본 발명의 일 실시예에 따른 반도체 칩의 신호 전달 네트워크 및 신호 전달 방법을 이용하면 클럭 신호를 개선된 지터 및 스큐 특성을 가지고 분배시킬 수 있다. 부수적으로는 기존의 공정으로도 쉽게 비도전 구조물과 신호 전달 네트워크를 형성할 수 있으므로 비용이 적게 들고, 중계기가 불필요하므로 칩 면적을 덜 차지하며, 패키지 보드를 이용하지 않으므로 패키지 보드를 좀더 탄력적으로 설계할 수 있다.
본 발명의 일 실시예에 따른 반도체 칩의 신호 전달 네트워크 및 신호 전달 방법을 이용하면, 클럭 신호 외에 다른 신호도 회로의 일부분에서 다른 부분으로 개선된 지터 및 스큐 특성을 가지고 전달할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 반도체 칩 상의 클럭 신호원에서 클럭 신호를 생성하는 단계; 및
    상기 반도체 칩에 적층된 비도전성 구조물의 표면에 형성되어, 상기 클럭 신호에 의해 동기되는 회로 세그먼트와 상기 클럭 신호원을 전기적으로 연결하는 배선을 통해, 상기 클럭 신호를 상기 회로 세그먼트에 전달하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 전달 방법.
  2. 제1항에 있어서, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩인 것을 특징으로 하는 클럭 신호 전달 방법.
  3. 제1항에 있어서, 상기 클럭 신호를 상기 회로 세그먼트에 전달하는 단계는 상기 클럭 신호를 상기 클럭 신호원과 상기 배선 사이 및 상기 배선과 상기 회로 세그먼트 사이에서 각각 본딩 와이어를 통해 전달하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 전달 방법.
  4. 반도체 칩 상에 적어도 하나의 회로 세그먼트를 형성하는 단계;
    비도전성 구조물의 표면에 배선을 형성하는 단계;
    상기 반도체 칩에 상기 비도전성 구조물을 적층하는 단계;
    상기 회로 세그먼트와 상기 배선을 전기적으로 연결하는 단계; 및
    상기 배선을 통해 상기 회로 세그먼트에 신호를 전달하는 단계를 포함하는 것을 특징으로 하는 신호 전달 방법.
  5. 제4항에 있어서, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩인 것을 특징으로 하는 신호 전달 방법.
  6. 제4항에 있어서, 상기 회로 세그먼트와 상기 배선을 전기적으로 연결하는 단계는 상기 회로 세그먼트와 상기 배선을 본딩 와이어를 통해 연결하는 단계를 포함하는 것을 특징으로 하는 신호 전달 방법.
  7. 반도체 칩 상에 형성되고 클럭 신호를 생성하는 클럭 신호원;
    상기 클럭 신호에 의해 동기되는 회로 세그먼트; 및
    상기 반도체 칩에 적층되는 비도전성 구조물에 상기 클럭 신호원과 상기 회로 세그먼트 사이를 전기적으로 연결시키도록 형성된 배선을 포함하는 것을 특징으로 하는 신호 전달 네트워크.
  8. 제7항에 있어서, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩인 것을 특징으로 하는 신호 전달 네트워크.
  9. 제7항에 있어서, 상기 클럭 신호원, 상기 회로 세그먼트 및 상기 배선에 각 각 연결된 패드들을 더 포함하고, 상기 패드들은 본딩 와이어를 통해 상기 클럭 신호가 전달되도록 연결된 것을 특징으로 하는 신호 전달 네트워크.
  10. 제9항에 있어서, 상기 클럭 신호원은 지연 고정 루프(DLL)이고, 상기 회로 세그먼트는 상기 클럭 신호를 수신하는 버퍼를 포함하는 것을 특징으로 하는 신호 전달 네트워크.
  11. 제9항에 있어서, 상기 클럭 신호원은 위상 고정 루프(PLL)이고, 상기 회로 세그먼트는 상기 클럭 신호를 수신하는 버퍼를 포함하는 것을 특징으로 하는 신호 전달 네트워크.
  12. 적어도 하나의 반도체 칩의 각각 다른 부분에 형성되는 제1 및 제2 세그먼트;
    상기 반도체 칩에 적층되는 비도전성 구조물; 및
    상기 제1 세그먼트와 상기 제2 세그먼트 사이를 전기적으로 연결하도록 상기 비도전성 구조물에 형성된 배선을 포함하는 것을 특징으로 하는 신호 전달 네트워크.
  13. 제12항에 있어서, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩인 것을 특징으로 하는 신호 전달 네트워크.
  14. 제12항에 있어서, 상기 제1 세그먼트, 상기 제2 세그먼트 및 상기 배선에 각각 연결된 패드들을 더 포함하고, 상기 패드들은 본딩 와이어로 연결된 것을 특징으로 하는 신호 전달 네트워크.
  15. 클럭 신호원 및 상기 클럭 신호원에서 생성된 클럭 신호에 의해 동기되는 회로 세그먼트를 포함하는 적어도 하나의 반도체 칩; 및
    상기 클럭 신호원과 상기 회로 세그먼트 사이가 전기적으로 연결되도록 형성된 배선을 포함하고 상기 적어도 하나의 반도체 칩에 적층되는 적어도 하나의 비도전성 구조물을 포함하는 반도체 패키지.
  16. 제15항에 있어서, 상기 비도전성 구조물은 유전체 층 또는 별도의 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  17. 제15항에 있어서, 상기 반도체 칩 및 상기 비도전성 구조물은 각각 패드들을 더 포함하고, 상기 패드들은 본딩 와이어를 통해 상기 클럭 신호가 전달되도록 연결된 것을 특징으로 하는 반도체 패키지.
  18. 제17항에 있어서, 상기 클럭 신호원은 지연 고정 루프(DLL)이고, 상기 반도체 칩은 상기 회로 세그먼트 내에 형성되어 상기 클럭 신호를 수신하는 버퍼를 포 함하는 것을 특징으로 하는 반도체 패키지.
  19. 제17항에 있어서, 상기 클럭 신호원은 위상 고정 루프(PLL)이고, 상기 반도체 칩은 상기 회로 세그먼트 내에 형성되어 상기 클럭 신호를 수신하는 버퍼를 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제15항에 있어서, 상기 반도체 칩 하부에 부착되는 패키지 보드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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JPH04290261A (ja) * 1991-03-19 1992-10-14 Fujitsu Ltd 半導体回路のレイアウト方法
KR970060486A (ko) * 1996-01-30 1997-08-12 가네꼬 히사시 반도체 집적회로 칩
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