JPH04290261A - 半導体回路のレイアウト方法 - Google Patents
半導体回路のレイアウト方法Info
- Publication number
- JPH04290261A JPH04290261A JP3054265A JP5426591A JPH04290261A JP H04290261 A JPH04290261 A JP H04290261A JP 3054265 A JP3054265 A JP 3054265A JP 5426591 A JP5426591 A JP 5426591A JP H04290261 A JPH04290261 A JP H04290261A
- Authority
- JP
- Japan
- Prior art keywords
- load means
- buffer
- clock
- semiconductor circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000000872 buffer Substances 0.000 claims abstract description 39
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路のレイアウ
ト方法に係り、詳しくは、論理ＬＳＩの配置・配線方法
の分野に用いて好適な、クロックスキューを低減化する
半導体回路のレイアウト方法に関する。
ト方法に係り、詳しくは、論理ＬＳＩの配置・配線方法
の分野に用いて好適な、クロックスキューを低減化する
半導体回路のレイアウト方法に関する。
【０００２】近年、例えば、ＣＰＵ（ｃｅｎｔｒａｌ
ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）等の論理ＬＳＩで
は、大規模化、及び高速化が図られ、これに伴い、ＬＳ
Ｉ内部回路をより最適に配置する半導体回路のレイアウ
ト方法が数多く開発されている。
ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）等の論理ＬＳＩで
は、大規模化、及び高速化が図られ、これに伴い、ＬＳ
Ｉ内部回路をより最適に配置する半導体回路のレイアウ
ト方法が数多く開発されている。
【０００３】論理ＬＳＩでは、クロックをＬＳＩ内部に
分配する場合、一般に、ＬＳＩの入力バッファから直接
負荷となるフリップフロップ等に分配しているが、ＬＳ
Ｉが大規模化することにより、１つの入力バッファで全
ての負荷を駆動することはファン・アウトの関係から不
可能となってきており、入力バッファと負荷との間に内
部クロックバッファを配置し、クロック信号を複数の内
部クロックバッファから供給するようにしている。
分配する場合、一般に、ＬＳＩの入力バッファから直接
負荷となるフリップフロップ等に分配しているが、ＬＳ
Ｉが大規模化することにより、１つの入力バッファで全
ての負荷を駆動することはファン・アウトの関係から不
可能となってきており、入力バッファと負荷との間に内
部クロックバッファを配置し、クロック信号を複数の内
部クロックバッファから供給するようにしている。
【０００４】しかし、論理ＬＳＩでは高速な動作が必要
とされ、これに伴い、高いクロック周波数で動作するも
のが増えており、このような高いクロック周波数で動作
する論理ＬＳＩ等では、回路が大きくなって１つのトリ
ガ信号を数多くの負荷の起動に用いる場合、クロックの
伝送路の遅延（伝送路に付く容量、及び抵抗によるディ
レイ）によってクロックのズレが発生し、クロックのタ
イミングがシステム内で時間差をもつ、いわゆる、クロ
ックスキュー（ｃｌｏｃｋ ｓｋｅｗ）が発生して誤動
作を起こす場合がある。
とされ、これに伴い、高いクロック周波数で動作するも
のが増えており、このような高いクロック周波数で動作
する論理ＬＳＩ等では、回路が大きくなって１つのトリ
ガ信号を数多くの負荷の起動に用いる場合、クロックの
伝送路の遅延（伝送路に付く容量、及び抵抗によるディ
レイ）によってクロックのズレが発生し、クロックのタ
イミングがシステム内で時間差をもつ、いわゆる、クロ
ックスキュー（ｃｌｏｃｋ ｓｋｅｗ）が発生して誤動
作を起こす場合がある。
【０００５】そこで、ＬＳＩ内部での誤動作を防止する
ため、クロックスキューを抑えることが必要となる。
ため、クロックスキューを抑えることが必要となる。
【０００６】
【従来の技術】従来のこの種の半導体回路のレイアウト
方法としては、例えば、図４に示すような方法がある。
方法としては、例えば、図４に示すような方法がある。
【０００７】この半導体回路のレイアウト方法は、図５
に示すようなクロック系の論理回路に基づいて、配置・
配線処理を行ったものである。
に示すようなクロック系の論理回路に基づいて、配置・
配線処理を行ったものである。
【０００８】なお、図４，５において、１１はバッファ
手段である内部クロックバッファ、１２は負荷手段であ
るフリップフロップであり、１３はフリップフロップ１
２のインターフェース（以下、Ｉ／Ｆと記す）部となる
ゲートである。
手段である内部クロックバッファ、１２は負荷手段であ
るフリップフロップであり、１３はフリップフロップ１
２のインターフェース（以下、Ｉ／Ｆと記す）部となる
ゲートである。
【０００９】以上の構成において、回路のレイアウトを
行う場合、各部材のネット情報から内部クロックバッフ
ァ１１の出力ネットが参照され、内部クロックバッファ
１１との接続情報に基づいて高い配線率が得られるよう
にフリップフロップ１２、及びゲート１３の配置・配線
が行われていた。
行う場合、各部材のネット情報から内部クロックバッフ
ァ１１の出力ネットが参照され、内部クロックバッファ
１１との接続情報に基づいて高い配線率が得られるよう
にフリップフロップ１２、及びゲート１３の配置・配線
が行われていた。
【００１０】この場合、前述のクロックスキューによる
クロックのタイミングがシステム内で時間差をもつこと
による誤動作を防止するため、クロックスキューを見込
んだデータのホールドタイムをとっておく必要がある。
クロックのタイミングがシステム内で時間差をもつこと
による誤動作を防止するため、クロックスキューを見込
んだデータのホールドタイムをとっておく必要がある。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体回路のレイアウト方法にあっては、内
部クロックバッファ１１との接続情報に基づいて高い配
線率が得られるようにフリップフロップ１２の配置・配
線が行われるという構成となっていたため、このような
回路のレイアウトを行う場合、クロック回りの回路を優
先することは可能であったが、クロック回りの以外の回
路、例えば、フリップフロップ１２、及びゲート１３に
ついては、配置を最適化することは不可能であり、図４
に示すように、フリップフロップ１１とフリップフロッ
プ１１に接続されるＩ／Ｆ部となるゲート１３との間の
接続に対しては配線長に関する考慮がなされておらず、
冗長配線が存在していた。
うな従来の半導体回路のレイアウト方法にあっては、内
部クロックバッファ１１との接続情報に基づいて高い配
線率が得られるようにフリップフロップ１２の配置・配
線が行われるという構成となっていたため、このような
回路のレイアウトを行う場合、クロック回りの回路を優
先することは可能であったが、クロック回りの以外の回
路、例えば、フリップフロップ１２、及びゲート１３に
ついては、配置を最適化することは不可能であり、図４
に示すように、フリップフロップ１１とフリップフロッ
プ１１に接続されるＩ／Ｆ部となるゲート１３との間の
接続に対しては配線長に関する考慮がなされておらず、
冗長配線が存在していた。
【００１２】すなわち、この冗長配線のため、デバイス
のチップサイズを小さくしようとすると配線に必要な領
域が不足するといった問題点があった。［目的］そこで
本発明は、クロックスキューを低減化するとともに、チ
ップサイズの増加を抑える半導体回路のレイアウト方法
を提供することを目的としている。
のチップサイズを小さくしようとすると配線に必要な領
域が不足するといった問題点があった。［目的］そこで
本発明は、クロックスキューを低減化するとともに、チ
ップサイズの増加を抑える半導体回路のレイアウト方法
を提供することを目的としている。
【００１３】
【課題を解決するための手段】本発明による半導体回路
のレイアウト方法は上記目的達成のため、外部より供給
されるクロック信号を半導体回路内に分配するバッファ
手段１と該バッファ手段１からのクロック信号をトリガ
として駆動される複数の負荷手段２との接続関係に関わ
らず、該負荷手段２と該負荷手段２に接続する複数のイ
ンターフェース部３とが所定条件を満足するように配置
し、該負荷手段２の各配置位置のＸ座標、及びＹ座標の
平均値に基づいて、該負荷手段２にそれぞれクロック信
号を印加するバッファ手段１を配置するように構成して
いる。
のレイアウト方法は上記目的達成のため、外部より供給
されるクロック信号を半導体回路内に分配するバッファ
手段１と該バッファ手段１からのクロック信号をトリガ
として駆動される複数の負荷手段２との接続関係に関わ
らず、該負荷手段２と該負荷手段２に接続する複数のイ
ンターフェース部３とが所定条件を満足するように配置
し、該負荷手段２の各配置位置のＸ座標、及びＹ座標の
平均値に基づいて、該負荷手段２にそれぞれクロック信
号を印加するバッファ手段１を配置するように構成して
いる。
【００１４】
【作用】本発明では、バッファ手段と負荷手段との接続
関係に関わらず、負荷手段と負荷手段に接続する複数の
インターフェース部とが所定条件を満足するように配置
されることにより配置・配線の最適化が図られ、負荷手
段の各配置位置のＸ座標、及びＹ座標の平均値に基づい
て、バッファ手段が配置されることによりバッファ手段
と各負荷手段との配線距離の格差が縮められる。
関係に関わらず、負荷手段と負荷手段に接続する複数の
インターフェース部とが所定条件を満足するように配置
されることにより配置・配線の最適化が図られ、負荷手
段の各配置位置のＸ座標、及びＹ座標の平均値に基づい
て、バッファ手段が配置されることによりバッファ手段
と各負荷手段との配線距離の格差が縮められる。
【００１５】すなわち、配置・配線の最適化が図られる
ことによりチップサイズの増加が抑えられ、バッファ手
段と各負荷手段との配線距離の格差が縮められることに
よりクロックスキューが低減化される。
ことによりチップサイズの増加が抑えられ、バッファ手
段と各負荷手段との配線距離の格差が縮められることに
よりクロックスキューが低減化される。
【００１６】
【実施例】以下、本発明を図面に基づいて説明する。図
１〜３は本発明に係る半導体回路のレイアウト方法の一
実施例を示す図であり、図１は本実施例の半導体回路の
レイアウト方法によるレイアウト例を示す図である。
１〜３は本発明に係る半導体回路のレイアウト方法の一
実施例を示す図であり、図１は本実施例の半導体回路の
レイアウト方法によるレイアウト例を示す図である。
【００１７】図１において、１はバッファ手段である内
部クロックバッファ、２は負荷手段であるフリップフロ
ップであり、３はフリップフロップ２に接続されるゲー
ト（Ｉ／Ｆ部）である。
部クロックバッファ、２は負荷手段であるフリップフロ
ップであり、３はフリップフロップ２に接続されるゲー
ト（Ｉ／Ｆ部）である。
【００１８】なお、本実施例の半導体回路のレイアウト
方法は、図４に示す従来例と同様に、図５に示すような
クロック系の論理回路に基づいて、配置・配線処理を行
うものとし、このとき、半導体チップの領域は所定単位
毎に区切られた座標（Ｘ，Ｙ）表されるものする。
方法は、図４に示す従来例と同様に、図５に示すような
クロック系の論理回路に基づいて、配置・配線処理を行
うものとし、このとき、半導体チップの領域は所定単位
毎に区切られた座標（Ｘ，Ｙ）表されるものする。
【００１９】以上の構成において、回路のレイアウトを
行う場合、まず、半導体チップ上に配置・配線すべき各
部材のネット情報の中の内部クロックバッファ１の出力
ネットが無視され、図２に示すように、フリップフロッ
プ２とフリップフロップ２に接続される複数のゲート３
との接続関係が最適、すなわち、フリップフロップ２と
各ゲート３との間の冗長配線がより少なくなるように各
フリップフロップ２とゲート３とが配置され、それぞれ
配線される。
行う場合、まず、半導体チップ上に配置・配線すべき各
部材のネット情報の中の内部クロックバッファ１の出力
ネットが無視され、図２に示すように、フリップフロッ
プ２とフリップフロップ２に接続される複数のゲート３
との接続関係が最適、すなわち、フリップフロップ２と
各ゲート３との間の冗長配線がより少なくなるように各
フリップフロップ２とゲート３とが配置され、それぞれ
配線される。
【００２０】次に、各フリップフロップ２のＸ座標、及
びＹ座標が、例えば、図３に示すように、それぞれ（ｘ
１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３），（ｘ４
，ｙ４），……で表される場合、 （（ｘ１＋ｘ２＋ｘ３＋ｘ４＋…）／ｎ，（ｙ
１＋ｙ２＋ｙ３＋ｙ４＋…）／ｎ）（但し、ｎはフリッ
プフロップの総数）で表されるフリップフロップ２の各
配置位置のＸ座標、及びＹ座標の平均値の座標点に内部
クロックバッファ１が配置され、前述の内部クロックバ
ッファ１の出力ネットに基づいて内部クロックバッファ
１と各フリップフロップ２とが接続される。
びＹ座標が、例えば、図３に示すように、それぞれ（ｘ
１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３），（ｘ４
，ｙ４），……で表される場合、 （（ｘ１＋ｘ２＋ｘ３＋ｘ４＋…）／ｎ，（ｙ
１＋ｙ２＋ｙ３＋ｙ４＋…）／ｎ）（但し、ｎはフリッ
プフロップの総数）で表されるフリップフロップ２の各
配置位置のＸ座標、及びＹ座標の平均値の座標点に内部
クロックバッファ１が配置され、前述の内部クロックバ
ッファ１の出力ネットに基づいて内部クロックバッファ
１と各フリップフロップ２とが接続される。
【００２１】この結果、内部クロックバッファ１と各フ
リップフロップ２との間の距離が等距離に近づけられ、
クロックの伝送路の遅延時間が均一化され、フリップフ
ロップ２のＩ／Ｆ部であるゲート３に要する配線長の冗
長分がなくなり、回路全体の配線長が短く抑えられる。
リップフロップ２との間の距離が等距離に近づけられ、
クロックの伝送路の遅延時間が均一化され、フリップフ
ロップ２のＩ／Ｆ部であるゲート３に要する配線長の冗
長分がなくなり、回路全体の配線長が短く抑えられる。
【００２２】このように本実施例では、内部クロックバ
ッファ１とフリップフロップ２との接続関係に関わらず
、フリップフロップ２とフリップフロップ２のＩ／Ｆ部
とが所定条件を満足するように配置されることによって
配置・配線の最適化が図ることができ、フリップフロッ
プ２の各配置位置のＸ座標、及びＹ座標の平均値に基づ
いて、内部クロックバッファ１が配置されることによっ
て内部クロックバッファ１と各フリップフロップ２との
配線距離の格差を縮め、平均化できる。
ッファ１とフリップフロップ２との接続関係に関わらず
、フリップフロップ２とフリップフロップ２のＩ／Ｆ部
とが所定条件を満足するように配置されることによって
配置・配線の最適化が図ることができ、フリップフロッ
プ２の各配置位置のＸ座標、及びＹ座標の平均値に基づ
いて、内部クロックバッファ１が配置されることによっ
て内部クロックバッファ１と各フリップフロップ２との
配線距離の格差を縮め、平均化できる。
【００２３】すなわち、配線長の冗長化によるチップサ
イズの増加を抑えることができ、バッファ手段と負荷手
段との各配線距離が平均化することによってクロックス
キューを低減化できる。
イズの増加を抑えることができ、バッファ手段と負荷手
段との各配線距離が平均化することによってクロックス
キューを低減化できる。
【００２４】したがって、本実施例では、デバイスの高
速動作時におけるマージン改善を図ることができる。
速動作時におけるマージン改善を図ることができる。
【００２５】なお、上記実施例における内部クロックバ
ッファとしては、例えば、ＣＭＯＳインバータ等が考え
られる。
ッファとしては、例えば、ＣＭＯＳインバータ等が考え
られる。
【００２６】
【発明の効果】本発明では、バッファ手段と負荷手段と
の接続関係に関わらず、負荷手段と負荷手段のインター
フェース部とが所定条件を満足するように配置されるこ
とによって配置・配線の最適化が図ることができ、負荷
手段の各配置位置のＸ座標、及びＹ座標の平均値に基づ
いて、バッファ手段が配置されることによってバッファ
手段と各負荷手段との配線距離の格差を縮め、平均化で
きる。
の接続関係に関わらず、負荷手段と負荷手段のインター
フェース部とが所定条件を満足するように配置されるこ
とによって配置・配線の最適化が図ることができ、負荷
手段の各配置位置のＸ座標、及びＹ座標の平均値に基づ
いて、バッファ手段が配置されることによってバッファ
手段と各負荷手段との配線距離の格差を縮め、平均化で
きる。
【００２７】したがって、配線長の冗長化によるチップ
サイズの増加を抑えることができ、バッファ手段と負荷
手段との各配線距離が平均化することによってクロック
スキューを低減化できる。
サイズの増加を抑えることができ、バッファ手段と負荷
手段との各配線距離が平均化することによってクロック
スキューを低減化できる。
【図１】本発明一実施例の半導体回路のレイアウト方法
によるレイアウト例を示す図である。
によるレイアウト例を示す図である。
【図２】本発明一実施例の負荷手段、及びインターフェ
ース部の配置を説明するための図である。
ース部の配置を説明するための図である。
【図３】本発明一実施例のバッファ手段の配置方法を説
明するための図である。
明するための図である。
【図４】従来例の半導体回路のレイアウト方法によるレ
イアウト例を示す図である。
イアウト例を示す図である。
【図５】従来例の半導体回路のレイアウトの元となるク
ロック系の論理回路の一例を示す図である。
ロック系の論理回路の一例を示す図である。
Claims (1)
- 【請求項１】 外部より供給されるクロック信号を半
導体回路内に分配するバッファ手段と該バッファ手段か
らのクロック信号をトリガとして駆動される複数の負荷
手段との接続関係に関わらず、該負荷手段と該負荷手段
に接続する複数のインターフェース部とが所定条件を満
足するように配置し、該負荷手段の各配置位置のＸ座標
、及びＹ座標の平均値に基づいて、該負荷手段にそれぞ
れクロック信号を印加するバッファ手段を配置すること
を特徴とする半導体回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054265A JPH04290261A (ja) | 1991-03-19 | 1991-03-19 | 半導体回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054265A JPH04290261A (ja) | 1991-03-19 | 1991-03-19 | 半導体回路のレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290261A true JPH04290261A (ja) | 1992-10-14 |
Family
ID=12965741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054265A Withdrawn JPH04290261A (ja) | 1991-03-19 | 1991-03-19 | 半導体回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923188A (en) * | 1995-06-14 | 1999-07-13 | Nec Corporation | Clock signal distribution circuit of tree structure with minimized skew |
| US5944836A (en) * | 1996-03-21 | 1999-08-31 | Nec Corporation | Clock signal distributing circuit |
| KR100733842B1 (ko) * | 2006-06-27 | 2007-07-03 | 한국과학기술원 | 반도체 칩의 신호 전달 네트워크 및 그 방법 |
-
1991
- 1991-03-19 JP JP3054265A patent/JPH04290261A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923188A (en) * | 1995-06-14 | 1999-07-13 | Nec Corporation | Clock signal distribution circuit of tree structure with minimized skew |
| US5944836A (en) * | 1996-03-21 | 1999-08-31 | Nec Corporation | Clock signal distributing circuit |
| KR100733842B1 (ko) * | 2006-06-27 | 2007-07-03 | 한국과학기술원 | 반도체 칩의 신호 전달 네트워크 및 그 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2756325B2 (ja) | クロック供給回路 | |
| JPH0736422B2 (ja) | クロック供給回路 | |
| JPS63205720A (ja) | 大規模半導体論理回路 | |
| JPS64821B2 (ja) | ||
| US5994924A (en) | Clock distribution network with dual wire routing | |
| JPH04290261A (ja) | 半導体回路のレイアウト方法 | |
| JPH05120209A (ja) | バスシステム | |
| US6803783B2 (en) | Time borrowing using dynamic clock shift for bus speed performance | |
| JPS6387744A (ja) | 半導体集積回路 | |
| JP3198999B2 (ja) | スキャンパス回路のクロックツリー形成方法 | |
| JP2585330B2 (ja) | 高速バス回路の動作方法 | |
| US7046069B2 (en) | Method to reduce inductive effects of current variations by internal clock phase shifting | |
| JPH0346192A (ja) | 半導体装置及び半導体メモリ装置 | |
| US6407574B1 (en) | Method and system for utilizing hostile-switching neighbors to improve interconnect speed for high performance processors | |
| JP2811744B2 (ja) | 半導体集積回路 | |
| JP2850945B2 (ja) | 半導体集積回路及びそのレイアウト手法 | |
| JPH01143521A (ja) | 集積回路構成 | |
| JP2917711B2 (ja) | 出力バッファ回路 | |
| JP2560813B2 (ja) | 半導体集積回路 | |
| JP2002124855A (ja) | 消費電力低減回路 | |
| JPH05206414A (ja) | 半導体集積回路 | |
| JP3468505B2 (ja) | 半導体装置の入出力回路 | |
| JPH0675658A (ja) | 半導体集積回路 | |
| JPH07169914A (ja) | 半導体集積回路 | |
| JPS63175782A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |