JPH05206414A

JPH05206414A - 半導体集積回路

Info

Publication number: JPH05206414A
Application number: JP4013900A
Authority: JP
Inventors: Kazuhiro Tomita; 和広冨田; Yuji Miyazaki; 裕至宮▲崎▼
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-01-29
Filing date: 1992-01-29
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】各クロックネットに付加されている機能素子
により影響される各クロックネット相互間のクロックス
キュー差を大幅に小さくすると共に、回路のシステム設
計が容易な半導体集積回路を得るものである。【構成】クロックドライバ２と該クロックドライバ２
からのクロック信号が分配される複数のクロックネット
３１〜３４からなる群とから形成されたクロックネット
ワーク３とから構成された半導体集積回路１に於いて、
該クロックネット相互間のクロックスキューを少なくす
る為に、選択された少なくとも一つのクロックネット
に、該クロックネットに通常付加されている所定の機能
素子５に加えて、少なくとも一つのダミー素子８が付加
されている半導体集積回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、特に詳しくは、半導体集積回路に於ける
クロックドライバと複数の各クロックネット間に於ける
クロックスキューの差を小さくする事の出来る半導体集
積回路に関するものである。

【０００２】

【従来の技術】従来、クロックドライバと該クロックド
ライバからのクロック信号が分配される複数のクロック
ネット群とから形成されたクロックネットワークとから
構成された半導体集積回路、例えばゲートアレイに於い
ては、図７に示される様に、半導体集積回路１は、クロ
ックドライバ２とクロックネットワーク３とから構成さ
れているものであり、該クロックネットワーク３は、バ
ッファー回路４１、４２、４３、４４を介して該クロッ
クドライバ２と接続される複数個のクロックネット３
１、３２、３３、３４・・・により構成されるものであ
り、更に、各クロックネット３１、３２、３３、３４・
・・のそれぞれには、予め設計された機能を発揮する為
の正常な機能素子５が、少なくとも１個、図７の従来例
に於いては、最大４個の機能素子５が付加されている。

【０００３】係る従来の半導体集積回路１に於けるクロ
ックネットワークに於いては、通常は配線長が長いクロ
ックネットの方が配線長の短いクロックネットより信号
伝播に時間がかかる事が知られており、従って配線長差
により発生するクロックスキューを小さくする目的か
ら、自動配線による配線の引き回しを避け、固定配線を
採用する場合が多かった。

【０００４】然かしながら、図７の具体例に於いては、
該クロックドライバ２から最も距離的に遠い位置にある
クロックネット３１には４個の機能素子５、例えば、フ
リップフロップが接続されているのに対して、該クロッ
クドライバ２から最も距離的に近い位置にあるクロック
ネット３４には１個の機能素子、例えば、フリップフロ
ップ５が接続されているので、該クロックネット３１と
該クロックネット３４との間のクロックスキューは、極
めて大きくなっている。

【０００５】即ち、係る構成のクロックネットワーク３
に於いては、配線長の差によるクロックスキューへの影
響よりも、それぞれのクロックネットに付加されている
機能素子５による影響が大きく且つ支配的となる傾向が
大である。そのため、従来では、係る問題を解決する為
に、例えば、図７に示す様に、空きチャネルに付加配線
６１〜６３を付け、各クロックネット間の配線容量の差
をなくし、クロックスキュー差を低減させる方法が用い
られている。

【０００６】然しながら、係る方法では、上記した様
に、配線長の差よりも、クロック信号を受けるマクロと
称される機能素子５による負荷の影響が大きい為、所定
の効果をうる事が出来なかった。つまり、従来に於いて
は、クロックドライバと該クロックドライバからクロッ
ク信号を受けるマクロと称される機能素子５との距離だ
け該クロックスキューを保証しようとしても大きなクロ
ックスキューしか保証しえず、一方、該クロックネット
ワークを構成する各クロックネットの配線長を等しくし
て配線負荷を揃えたとしても、該クロックスキューを充
分に低減する事が出来ないと言う欠点が有った。

【０００７】特に、近年に於けるＬＳＩ或いは超ＬＳＩ
の様な高速で作動する半導体集積回路に於いては、該回
路内におけるクロックスキューが極力小さい事が要求さ
れており、又該クロックスキューが小さければ、回路の
システム設計が容易になると言う利点もある。

【０００８】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、各クロックネットに付加
されている機能素子により影響される各クロックネット
相互間のクロックスキュー差を大幅に小さくすると共
に、回路のシステム設計が容易な半導体集積回路を提供
するものである。

【０００９】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、クロックドライバと該クロック
ドライバからのクロック信号が分配される複数のクロッ
クネット群とから形成されたクロックネットワークとか
ら構成された半導体集積回路に於いて、該クロックネッ
ト相互間のクロックスキューを少なくする為に、選択さ
れた少なくとも一つのクロックネットに、該クロックネ
ットに通常付加されている所定の機能素子に加えて、少
なくとも一つのダミー素子が付加されている半導体集積
回路である。

【００１０】

【作用】本発明に係る半導体集積回路に於いては、上記
した技術構成を採用しているので、回路の設計が完了し
た後、それぞれのクロックネットについて、当該クロッ
クネットに付加されている所定の正常な機能素子（マク
ロ）の数から当該クロックネットの総合負荷容量を算出
し、該クロックネットワーク３の内で最も負荷容量の多
いクロックネットの負荷容量に一致若しくはそれに近い
値の負荷容量となる様に、それ以外のクロックネットの
それぞれに、適宜のダミー素子８を付加するか、或い
は、各クロックネット間の配線長の差がキャンセル出来
る様に、クロックネットのそれぞれに、適宜のダミー素
子８を付加するものである。

【００１１】係る構成を取る事によって、該クロックネ
ットワークのクロックネット相互間のクロックスキュー
の差が極めて少なくなり、該クロックスキューによるク
ロックネット間の信号の伝播の遅れによる、誤動作の恐
れが解消され、且つ上記した従来技術の問題点も解決さ
れるものである。

【００１２】

【実施例】以下に、本発明に係る半導体集積回路の具体
例を図面を参照しながら詳細に説明する。図１は、本発
明に係る半導体集積回路の原理を示すと共に、本発明に
係る半導体集積回路の一具体例を示すブロックダイアグ
ラムである。

【００１３】即ち、図１に於いては、クロックドライバ
２と該クロックドライバ２からのクロック信号が分配さ
れる複数のクロックネット３１〜３４からなる群とから
形成されたクロックネットワーク３とから構成された半
導体集積回路１に於いて、該クロックネット相互間のク
ロックスキューを少なくする為に、選択された少なくと
も一つのクロックネットに、該クロックネットに通常付
加されている所定の機能素子５に加えて、少なくとも一
つのダミー素子８が付加されている半導体集積回路が示
されている。

【００１４】該クロックネットワーク３は、該クロック
ドライバ２が例えばバッファー回路４１、４２、４３、
４４を介して接続されている複数個のクロックネット３
１、３２、３３、３４・・・により構成されるものであ
り、更に、各クロックネット３１、３２、３３、３４・
・・のそれぞれに付加されている機能素子５は、予め設
計された正常な機能を発揮する為の回路素子であり、例
えば、トランジスタ、抵抗、レベル変換回路、バッファ
ー、増幅回路、フリップフロップ回路、コンパレータ回
路、メモリ回路等の公知の機能回路素子の中から必要に
応じて選択された回路素子が使用出来る。

【００１５】図１の具体例に於いては、該クロックドラ
イバ２から最も近い位置に存在するクロックネット３１
には該機能回路素子５の例であるフリップフロップが１
個が付加されており、又該クロックドライバ２から最も
遠い位置に存在するクロックネット３４には該フリップ
フロップ５が４個が付加されており、又同様に該クロッ
クネット３２と３３にはそれぞれ該フリップフロップ５
が２個と３個が付加されている例を示すものである。

【００１６】そして、本具体例では、各クロックネット
に付加されている各機能素子５の内部構成が同一である
フリップフロップを用いるものとし、且つ該フリップフ
ロップの数による影響を小さくする為に、最大の数の機
能素子、即ちフリップフロップ５を有するクロックネッ
ト３４（４個）に合わせて、該クロックネット３１には
該ダミー素子８を３個付加するものであり、又該クロッ
クネット３２と３３にはそれぞれ該ダミー素子８を２個
と１個を付加した構成を採用するものである。

【００１７】本具体例に於いては、該フリップフロップ
が、全て同一の負荷容量を持っているものとし、又該ダ
ミー素子８も該フリップフロップ５の容量と略同一若し
くはそれに近い負荷容量を有する回路構成を有するもの
が使用される。勿論、本発明に於ける半導体集積回路に
於いては、必ずしも全ての機能素子５が同一の回路構成
を持っているとは限らないので、その場合には、各クロ
ックネットの負荷容量と、そのクロックネットに付加す
るダミー素子の負荷容量とは、予め計算して求めておく
必要がある。

【００１８】それらの情報を基に演算処理を行い、該ク
ロックネットワークを構成する各クロックネットの負荷
容量が略同一或いは近接する様に適宜の負荷容量を持つ
ダミー素子８を所定数選択して付加する事が望ましい。
当該ダミー素子８の構成は、特に限定されるものでは無
いが、抵抗、トランジスタ、レベルシフター回路、フリ
ップフロップ回路等から選択された一つの素子で構成さ
れているものである事が好ましく、特に該半導体集積回
路が、ゲートアレイである場合には、該ゲートアレイに
存在している当該素子、或いは機能回路素子を使用する
事が好ましい。

【００１９】図２は、本発明の具体例に使用しえるダミ
ー素子８の回路構成の例を示すものである。該回路構成
は、入力レベルシフト回路と同一構成を有するものであ
り、コレクタがＧＮＤと接続され、エミッタが抵抗５１
を介して電源Ｖ_EEと接続されているトランジスタ５０か
らなり、該トランジスタ５０のベースが入力ＩＮと接続
されているものである。

【００２０】係る構成からなるトランジスタ、抵抗等を
含むダミー素子８は、通常ゲートアレイに多数配置され
ているものであり、それを活用する事が可能である。図
３は、本発明に係る半導体集積回路をゲートアレイに適
用した場合の例を示すものであり、クロックドライバ２
と複数のバッファー４１〜４６のそれぞれを介して該ク
ロックドライバ２と接続されている複数のクロックネッ
ト３１〜３６からなるクロックネットワーク３とから構
成された半導体集積回路１で有って、該クロックネット
のそれぞれは、該ゲートアレイを構成する複数個の単位
ブロック９から構成された内部セル間に図示の様に配置
されているものである。

【００２１】該具体例では、係るクロックネット群の中
で最も、重い容量負荷を持つクロックネット３２の容量
負荷と同じかそれに近い容量負荷を他の全てのクロック
ネット３１、３３〜３６が持つ様に、ダミー素子８を所
定の単位ブロック９から所定の数だけ選択して付加した
ものである。本具体例に於ける機能素子５としてはフリ
ップフロップを用い、該ダミー素子８としては図２に示
す様な回路素子が使用された。

【００２２】係る半導体集積回路に於いては、クロック
信号を受ける機能回路素子は、フリップフロップが一般
的であり、又該クロック信号は入力レベルシフト回路に
入力されるので、該入力レベルシフト回路は、該ゲート
アレイに多数配置されている事から容易に活用しうるも
のである。係る本発明の具体例を使用すると、半導体集
積回路の回路設計が、例えばＣＡＤ等のシステムを利用
して自動化出来ると言う効果がある。

【００２３】図４は、本発明に係る半導体集積回路の他
の具体例を示すブロックダイアグラムであり、該クロッ
クドライバ２と該それぞれのクロックネット３１〜３５
との間の配線距離の差が少なくなる様に該ダミー素子８
が付加されている半導体集積回路である。即ち、本具体
例に於いては、該クロックドライバ２と該それぞれのク
ロックネット３１〜３５との間の配線距離の差をキャン
セルする様に、該クロックドライバに近いクロックネッ
トに通常の機能回路素子５に加えて所定数のダミー素子
８を付加したものである。

【００２４】即ち、上記した様に、各クロックネットを
伝播するクロック信号は、該クロックドライバ２から遠
くなる程時間が係るのでクロックスキューが発生するの
で、そのクロックスキューをキャンセルする為、該クロ
ックドライバに近い方のクロックネットには、重い容量
負荷を与え、逆に該クロックドライバから遠い位置に或
るクロックネットの容量負荷を軽くするものである。

【００２５】図４に於いては、該クロックドライバ２に
最も近いクロックネットはクロックネット３１であり、
個のクロックネットにはフリップフロップが２個（５
１、５２）が付加されている。又次のクロックネット３
２には該フリップフロップが４個（５３〜５６）が付加
されており、同様にクロックネット３３と３４にはそれ
ぞれ該フリップフロップが２個（５７、５８）と１個
（５９）が付加されている。

【００２６】そして該クロックドライバ２から最も遠い
クロックネット３５には、フリップフロップ６０が一個
付加されている。係る半導体集積回路に於いては、該ク
ロックネット３５に到達するクロック信号が最も遅れる
ので、各クロックネット間の該クロック信号の伝達時間
を等しくするか互いに近接した時間となる様に、即ち見
掛け上の配線長差をキャンセルする為に、該クロックド
ライバに近いクロックネットの容量負荷を大きくするも
のであり、該クロックネット３１には、該ダミー素子８
を３個付加させている。

【００２７】又該クロックネット３３と３４には、同様
のダミー素子８を一つづつ付加させたものである。該ダ
ミー素子８の付加個数は、特にクロックネット３２の負
荷容量を勘案して適宜の個数、適宜の負荷容量を持つダ
ミー素子を選択して使用する事が好ましい。

【００２８】図５は、本発明に係る半導体集積回路に於
いて使用されるダミー素子８の具体例を示すものであ
り、一つの単位ブロック９の中で当該ダミー素子８とし
て使用可能な機能回路素子を選択的に使用する例を示し
たものである。即ち、図５に於けるブロック９にトラン
ジスタ５０と抵抗５１からなるレベルシフト回路７０が
あり、それとは別に８０で示される様な回路構成を有す
る論理回路が存在しているものとする。

【００２９】該論理回路８０は、フリップフロップで有
っても良く、図示の様な論理和回路で有っても良いが、
当該レベルシフト回路７０が、該論理回路８０と直接関
連性を有していない場合には、該レベルシフト回路７０
を該ダミー素子８として利用する事が出来る。又その
際、該論理回路８０は、該レベルシフト回路７０とは別
の信号系で作動する様にして該ブロック９の論理回路を
有効に使用する事が可能となる。

【００３０】つまり、本具体例では、一つの単位ブロッ
ク９に該ダミー素子８と他の機能回路素子とを混在させ
た形で使用することが出来る事を示したものである。又
図６に於いては、該ブロック９の中に、上記したダミー
素子８として使用可能な機能回路素子７０が含まれてい
るが、該機能回路素子７０は、例えば図示された様な回
路構成を持つ他の論理回路８０を制御する機能を有して
いるので、ダミー素子８としては使用出来ず、その代わ
りに、トランジスタ９０のベースとエミッタとを接続し
て容量として機能させたものを当該ダミー素子８として
使用したものである。

【００３１】

【発明の効果】本発明に係る該半導体集積回路は、上記
した様な構成を採用しているので、各クロックネットに
付加されている容量負荷がクロックネットワーク全体で
互いに同一若しくは近似した値をとる事により、当該付
加により発生されるクロックスキューは小さくなり、又
単なる配線距離の差だけの場合にはそのクロックスキュ
ーは小さくその保証も容易となる。

【００３２】又、本発明に係る半導体集積回路に於いて
は、当該システムクロック信号の最大周波数は、最も大
きなクロックネットの容量負荷により決定されるので、
クロック信号の最大周波数が従来に比べて低下する心配
は無い。更に、本発明に於ける半導体集積回路において
は、各クロックネットに付加されている機能素子により
影響される各クロックネット相互間のクロックスキュー
差を大幅に小さくすると共に、回路のシステム設計が容
易な半導体集積回路が得られるものである。

【図面の簡単な説明】

【図１】図１は、本発明に係る半導体集積回路の原理を
説明する図であり又本発明に係る半導体集積回路の一具
体例を示すブロックダイアグラムである。

【図２】図２は、本発明に係る半導体集積回路に於いて
使用されるダミー素子の構成例を示す回路図である。

【図３】図３は、本発明に係る半導体集積回路の他の具
体例を示すブロックダイアグラムである。

【図４】図４は、本発明に係る半導体集積回路の他の具
体例を示すブロックダイアグラムである。

【図５】図５は、本発明に係る半導体集積回路に使用さ
れるダミー素子の他の構成例を示す回路図である。

【図６】図６は、本発明に係る半導体集積回路に使用さ
れるダミー素子の別の構成例を示す回路図である。

【図７】図７は、従来に於ける半導体集積回路の一例を
示す図である。

【符号の説明】

１…半導体集積回路２…クロックドライバ３…クロックネットワーク３１〜３５…クロックネット４…バッファ回路５…機能素子６、６１〜６３…負荷配線８…ダミー素子９…単位ブロック５０…トランジスタ５１…抵抗７０…ダミー素子回路８０…論理回路９０…トランジスタ

Claims

【特許請求の範囲】

【請求項１】クロックドライバと該クロックドライバ
からのクロック信号が分配される複数のクロックネット
群とから形成されたクロックネットワークとから構成さ
れた半導体集積回路に於いて、該クロックネット相互間
のクロックスキューを少なくする為に、選択された少な
くとも一つのクロックネットに、該クロックネットに通
常付加されている所定の機能素子に加えて、少なくとも
一つのダミー素子が付加されている事を特徴とする半導
体集積回路。
【請求項２】該クロックネット相互間の負荷の差が少
なくなる様に該ダミー素子が付加されている事を特徴と
する請求項１記載の半導体集積回路。
【請求項３】該クロックドライバと該それぞれのクロ
ックネットとの間の距離の差が少なくなる様に該ダミー
素子が付加されている事を特徴とする請求項１記載の半
導体集積回路。
【請求項４】該半導体集積回路は、ゲートアレイであ
る事を特徴とする請求項１乃至３記載の半導体集積回
路。
【請求項５】該ダミー素子は、抵抗、トランジスタ、
レベルシフター、フリップフロップ等から選択された一
つの素子で構成されているものである事を特徴とする請
求項１乃至３記載の半導体集積回路。
【請求項６】該機能素子と該ダミー素子とが同一のベ
ーシックセル内に構成されている事を特徴とする請求項
１乃至３記載の半導体集積回路。