JPH05206414A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05206414A JPH05206414A JP4013900A JP1390092A JPH05206414A JP H05206414 A JPH05206414 A JP H05206414A JP 4013900 A JP4013900 A JP 4013900A JP 1390092 A JP1390092 A JP 1390092A JP H05206414 A JPH05206414 A JP H05206414A
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- JP
- Japan
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- clock
- integrated circuit
- semiconductor integrated
- added
- circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 各クロックネットに付加されている機能素子
により影響される各クロックネット相互間のクロックス
キュー差を大幅に小さくすると共に、回路のシステム設
計が容易な半導体集積回路を得るものである。 【構成】 クロックドライバ2と該クロックドライバ2
からのクロック信号が分配される複数のクロックネット
31〜34からなる群とから形成されたクロックネット
ワーク3とから構成された半導体集積回路1に於いて、
該クロックネット相互間のクロックスキューを少なくす
る為に、選択された少なくとも一つのクロックネット
に、該クロックネットに通常付加されている所定の機能
素子5に加えて、少なくとも一つのダミー素子8が付加
されている半導体集積回路。
により影響される各クロックネット相互間のクロックス
キュー差を大幅に小さくすると共に、回路のシステム設
計が容易な半導体集積回路を得るものである。 【構成】 クロックドライバ2と該クロックドライバ2
からのクロック信号が分配される複数のクロックネット
31〜34からなる群とから形成されたクロックネット
ワーク3とから構成された半導体集積回路1に於いて、
該クロックネット相互間のクロックスキューを少なくす
る為に、選択された少なくとも一つのクロックネット
に、該クロックネットに通常付加されている所定の機能
素子5に加えて、少なくとも一つのダミー素子8が付加
されている半導体集積回路。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、特に詳しくは、半導体集積回路に於ける
クロックドライバと複数の各クロックネット間に於ける
クロックスキューの差を小さくする事の出来る半導体集
積回路に関するものである。
るものであり、特に詳しくは、半導体集積回路に於ける
クロックドライバと複数の各クロックネット間に於ける
クロックスキューの差を小さくする事の出来る半導体集
積回路に関するものである。
【0002】
【従来の技術】従来、クロックドライバと該クロックド
ライバからのクロック信号が分配される複数のクロック
ネット群とから形成されたクロックネットワークとから
構成された半導体集積回路、例えばゲートアレイに於い
ては、図7に示される様に、半導体集積回路1は、クロ
ックドライバ2とクロックネットワーク3とから構成さ
れているものであり、該クロックネットワーク3は、バ
ッファー回路41、42、43、44を介して該クロッ
クドライバ2と接続される複数個のクロックネット3
1、32、33、34・・・により構成されるものであ
り、更に、各クロックネット31、32、33、34・
・・のそれぞれには、予め設計された機能を発揮する為
の正常な機能素子5が、少なくとも1個、図7の従来例
に於いては、最大4個の機能素子5が付加されている。
ライバからのクロック信号が分配される複数のクロック
ネット群とから形成されたクロックネットワークとから
構成された半導体集積回路、例えばゲートアレイに於い
ては、図7に示される様に、半導体集積回路1は、クロ
ックドライバ2とクロックネットワーク3とから構成さ
れているものであり、該クロックネットワーク3は、バ
ッファー回路41、42、43、44を介して該クロッ
クドライバ2と接続される複数個のクロックネット3
1、32、33、34・・・により構成されるものであ
り、更に、各クロックネット31、32、33、34・
・・のそれぞれには、予め設計された機能を発揮する為
の正常な機能素子5が、少なくとも1個、図7の従来例
に於いては、最大4個の機能素子5が付加されている。
【0003】係る従来の半導体集積回路1に於けるクロ
ックネットワークに於いては、通常は配線長が長いクロ
ックネットの方が配線長の短いクロックネットより信号
伝播に時間がかかる事が知られており、従って配線長差
により発生するクロックスキューを小さくする目的か
ら、自動配線による配線の引き回しを避け、固定配線を
採用する場合が多かった。
ックネットワークに於いては、通常は配線長が長いクロ
ックネットの方が配線長の短いクロックネットより信号
伝播に時間がかかる事が知られており、従って配線長差
により発生するクロックスキューを小さくする目的か
ら、自動配線による配線の引き回しを避け、固定配線を
採用する場合が多かった。
【0004】然かしながら、図7の具体例に於いては、
該クロックドライバ2から最も距離的に遠い位置にある
クロックネット31には4個の機能素子5、例えば、フ
リップフロップが接続されているのに対して、該クロッ
クドライバ2から最も距離的に近い位置にあるクロック
ネット34には1個の機能素子、例えば、フリップフロ
ップ5が接続されているので、該クロックネット31と
該クロックネット34との間のクロックスキューは、極
めて大きくなっている。
該クロックドライバ2から最も距離的に遠い位置にある
クロックネット31には4個の機能素子5、例えば、フ
リップフロップが接続されているのに対して、該クロッ
クドライバ2から最も距離的に近い位置にあるクロック
ネット34には1個の機能素子、例えば、フリップフロ
ップ5が接続されているので、該クロックネット31と
該クロックネット34との間のクロックスキューは、極
めて大きくなっている。
【0005】即ち、係る構成のクロックネットワーク3
に於いては、配線長の差によるクロックスキューへの影
響よりも、それぞれのクロックネットに付加されている
機能素子5による影響が大きく且つ支配的となる傾向が
大である。そのため、従来では、係る問題を解決する為
に、例えば、図7に示す様に、空きチャネルに付加配線
61〜63を付け、各クロックネット間の配線容量の差
をなくし、クロックスキュー差を低減させる方法が用い
られている。
に於いては、配線長の差によるクロックスキューへの影
響よりも、それぞれのクロックネットに付加されている
機能素子5による影響が大きく且つ支配的となる傾向が
大である。そのため、従来では、係る問題を解決する為
に、例えば、図7に示す様に、空きチャネルに付加配線
61〜63を付け、各クロックネット間の配線容量の差
をなくし、クロックスキュー差を低減させる方法が用い
られている。
【0006】然しながら、係る方法では、上記した様
に、配線長の差よりも、クロック信号を受けるマクロと
称される機能素子5による負荷の影響が大きい為、所定
の効果をうる事が出来なかった。つまり、従来に於いて
は、クロックドライバと該クロックドライバからクロッ
ク信号を受けるマクロと称される機能素子5との距離だ
け該クロックスキューを保証しようとしても大きなクロ
ックスキューしか保証しえず、一方、該クロックネット
ワークを構成する各クロックネットの配線長を等しくし
て配線負荷を揃えたとしても、該クロックスキューを充
分に低減する事が出来ないと言う欠点が有った。
に、配線長の差よりも、クロック信号を受けるマクロと
称される機能素子5による負荷の影響が大きい為、所定
の効果をうる事が出来なかった。つまり、従来に於いて
は、クロックドライバと該クロックドライバからクロッ
ク信号を受けるマクロと称される機能素子5との距離だ
け該クロックスキューを保証しようとしても大きなクロ
ックスキューしか保証しえず、一方、該クロックネット
ワークを構成する各クロックネットの配線長を等しくし
て配線負荷を揃えたとしても、該クロックスキューを充
分に低減する事が出来ないと言う欠点が有った。
【0007】特に、近年に於けるLSI或いは超LSI
の様な高速で作動する半導体集積回路に於いては、該回
路内におけるクロックスキューが極力小さい事が要求さ
れており、又該クロックスキューが小さければ、回路の
システム設計が容易になると言う利点もある。
の様な高速で作動する半導体集積回路に於いては、該回
路内におけるクロックスキューが極力小さい事が要求さ
れており、又該クロックスキューが小さければ、回路の
システム設計が容易になると言う利点もある。
【0008】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、各クロックネットに付加
されている機能素子により影響される各クロックネット
相互間のクロックスキュー差を大幅に小さくすると共
に、回路のシステム設計が容易な半導体集積回路を提供
するものである。
した従来技術の欠点を改良し、各クロックネットに付加
されている機能素子により影響される各クロックネット
相互間のクロックスキュー差を大幅に小さくすると共
に、回路のシステム設計が容易な半導体集積回路を提供
するものである。
【0009】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、クロックドライバと該クロック
ドライバからのクロック信号が分配される複数のクロッ
クネット群とから形成されたクロックネットワークとか
ら構成された半導体集積回路に於いて、該クロックネッ
ト相互間のクロックスキューを少なくする為に、選択さ
れた少なくとも一つのクロックネットに、該クロックネ
ットに通常付加されている所定の機能素子に加えて、少
なくとも一つのダミー素子が付加されている半導体集積
回路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、クロックドライバと該クロック
ドライバからのクロック信号が分配される複数のクロッ
クネット群とから形成されたクロックネットワークとか
ら構成された半導体集積回路に於いて、該クロックネッ
ト相互間のクロックスキューを少なくする為に、選択さ
れた少なくとも一つのクロックネットに、該クロックネ
ットに通常付加されている所定の機能素子に加えて、少
なくとも一つのダミー素子が付加されている半導体集積
回路である。
【0010】
【作用】本発明に係る半導体集積回路に於いては、上記
した技術構成を採用しているので、回路の設計が完了し
た後、それぞれのクロックネットについて、当該クロッ
クネットに付加されている所定の正常な機能素子(マク
ロ)の数から当該クロックネットの総合負荷容量を算出
し、該クロックネットワーク3の内で最も負荷容量の多
いクロックネットの負荷容量に一致若しくはそれに近い
値の負荷容量となる様に、それ以外のクロックネットの
それぞれに、適宜のダミー素子8を付加するか、或い
は、各クロックネット間の配線長の差がキャンセル出来
る様に、クロックネットのそれぞれに、適宜のダミー素
子8を付加するものである。
した技術構成を採用しているので、回路の設計が完了し
た後、それぞれのクロックネットについて、当該クロッ
クネットに付加されている所定の正常な機能素子(マク
ロ)の数から当該クロックネットの総合負荷容量を算出
し、該クロックネットワーク3の内で最も負荷容量の多
いクロックネットの負荷容量に一致若しくはそれに近い
値の負荷容量となる様に、それ以外のクロックネットの
それぞれに、適宜のダミー素子8を付加するか、或い
は、各クロックネット間の配線長の差がキャンセル出来
る様に、クロックネットのそれぞれに、適宜のダミー素
子8を付加するものである。
【0011】係る構成を取る事によって、該クロックネ
ットワークのクロックネット相互間のクロックスキュー
の差が極めて少なくなり、該クロックスキューによるク
ロックネット間の信号の伝播の遅れによる、誤動作の恐
れが解消され、且つ上記した従来技術の問題点も解決さ
れるものである。
ットワークのクロックネット相互間のクロックスキュー
の差が極めて少なくなり、該クロックスキューによるク
ロックネット間の信号の伝播の遅れによる、誤動作の恐
れが解消され、且つ上記した従来技術の問題点も解決さ
れるものである。
【0012】
【実施例】以下に、本発明に係る半導体集積回路の具体
例を図面を参照しながら詳細に説明する。図1は、本発
明に係る半導体集積回路の原理を示すと共に、本発明に
係る半導体集積回路の一具体例を示すブロックダイアグ
ラムである。
例を図面を参照しながら詳細に説明する。図1は、本発
明に係る半導体集積回路の原理を示すと共に、本発明に
係る半導体集積回路の一具体例を示すブロックダイアグ
ラムである。
【0013】即ち、図1に於いては、クロックドライバ
2と該クロックドライバ2からのクロック信号が分配さ
れる複数のクロックネット31〜34からなる群とから
形成されたクロックネットワーク3とから構成された半
導体集積回路1に於いて、該クロックネット相互間のク
ロックスキューを少なくする為に、選択された少なくと
も一つのクロックネットに、該クロックネットに通常付
加されている所定の機能素子5に加えて、少なくとも一
つのダミー素子8が付加されている半導体集積回路が示
されている。
2と該クロックドライバ2からのクロック信号が分配さ
れる複数のクロックネット31〜34からなる群とから
形成されたクロックネットワーク3とから構成された半
導体集積回路1に於いて、該クロックネット相互間のク
ロックスキューを少なくする為に、選択された少なくと
も一つのクロックネットに、該クロックネットに通常付
加されている所定の機能素子5に加えて、少なくとも一
つのダミー素子8が付加されている半導体集積回路が示
されている。
【0014】該クロックネットワーク3は、該クロック
ドライバ2が例えばバッファー回路41、42、43、
44を介して接続されている複数個のクロックネット3
1、32、33、34・・・により構成されるものであ
り、更に、各クロックネット31、32、33、34・
・・のそれぞれに付加されている機能素子5は、予め設
計された正常な機能を発揮する為の回路素子であり、例
えば、トランジスタ、抵抗、レベル変換回路、バッファ
ー、増幅回路、フリップフロップ回路、コンパレータ回
路、メモリ回路等の公知の機能回路素子の中から必要に
応じて選択された回路素子が使用出来る。
ドライバ2が例えばバッファー回路41、42、43、
44を介して接続されている複数個のクロックネット3
1、32、33、34・・・により構成されるものであ
り、更に、各クロックネット31、32、33、34・
・・のそれぞれに付加されている機能素子5は、予め設
計された正常な機能を発揮する為の回路素子であり、例
えば、トランジスタ、抵抗、レベル変換回路、バッファ
ー、増幅回路、フリップフロップ回路、コンパレータ回
路、メモリ回路等の公知の機能回路素子の中から必要に
応じて選択された回路素子が使用出来る。
【0015】図1の具体例に於いては、該クロックドラ
イバ2から最も近い位置に存在するクロックネット31
には該機能回路素子5の例であるフリップフロップが1
個が付加されており、又該クロックドライバ2から最も
遠い位置に存在するクロックネット34には該フリップ
フロップ5が4個が付加されており、又同様に該クロッ
クネット32と33にはそれぞれ該フリップフロップ5
が2個と3個が付加されている例を示すものである。
イバ2から最も近い位置に存在するクロックネット31
には該機能回路素子5の例であるフリップフロップが1
個が付加されており、又該クロックドライバ2から最も
遠い位置に存在するクロックネット34には該フリップ
フロップ5が4個が付加されており、又同様に該クロッ
クネット32と33にはそれぞれ該フリップフロップ5
が2個と3個が付加されている例を示すものである。
【0016】そして、本具体例では、各クロックネット
に付加されている各機能素子5の内部構成が同一である
フリップフロップを用いるものとし、且つ該フリップフ
ロップの数による影響を小さくする為に、最大の数の機
能素子、即ちフリップフロップ5を有するクロックネッ
ト34(4個)に合わせて、該クロックネット31には
該ダミー素子8を3個付加するものであり、又該クロッ
クネット32と33にはそれぞれ該ダミー素子8を2個
と1個を付加した構成を採用するものである。
に付加されている各機能素子5の内部構成が同一である
フリップフロップを用いるものとし、且つ該フリップフ
ロップの数による影響を小さくする為に、最大の数の機
能素子、即ちフリップフロップ5を有するクロックネッ
ト34(4個)に合わせて、該クロックネット31には
該ダミー素子8を3個付加するものであり、又該クロッ
クネット32と33にはそれぞれ該ダミー素子8を2個
と1個を付加した構成を採用するものである。
【0017】本具体例に於いては、該フリップフロップ
が、全て同一の負荷容量を持っているものとし、又該ダ
ミー素子8も該フリップフロップ5の容量と略同一若し
くはそれに近い負荷容量を有する回路構成を有するもの
が使用される。勿論、本発明に於ける半導体集積回路に
於いては、必ずしも全ての機能素子5が同一の回路構成
を持っているとは限らないので、その場合には、各クロ
ックネットの負荷容量と、そのクロックネットに付加す
るダミー素子の負荷容量とは、予め計算して求めておく
必要がある。
が、全て同一の負荷容量を持っているものとし、又該ダ
ミー素子8も該フリップフロップ5の容量と略同一若し
くはそれに近い負荷容量を有する回路構成を有するもの
が使用される。勿論、本発明に於ける半導体集積回路に
於いては、必ずしも全ての機能素子5が同一の回路構成
を持っているとは限らないので、その場合には、各クロ
ックネットの負荷容量と、そのクロックネットに付加す
るダミー素子の負荷容量とは、予め計算して求めておく
必要がある。
【0018】それらの情報を基に演算処理を行い、該ク
ロックネットワークを構成する各クロックネットの負荷
容量が略同一或いは近接する様に適宜の負荷容量を持つ
ダミー素子8を所定数選択して付加する事が望ましい。
当該ダミー素子8の構成は、特に限定されるものでは無
いが、抵抗、トランジスタ、レベルシフター回路、フリ
ップフロップ回路等から選択された一つの素子で構成さ
れているものである事が好ましく、特に該半導体集積回
路が、ゲートアレイである場合には、該ゲートアレイに
存在している当該素子、或いは機能回路素子を使用する
事が好ましい。
ロックネットワークを構成する各クロックネットの負荷
容量が略同一或いは近接する様に適宜の負荷容量を持つ
ダミー素子8を所定数選択して付加する事が望ましい。
当該ダミー素子8の構成は、特に限定されるものでは無
いが、抵抗、トランジスタ、レベルシフター回路、フリ
ップフロップ回路等から選択された一つの素子で構成さ
れているものである事が好ましく、特に該半導体集積回
路が、ゲートアレイである場合には、該ゲートアレイに
存在している当該素子、或いは機能回路素子を使用する
事が好ましい。
【0019】図2は、本発明の具体例に使用しえるダミ
ー素子8の回路構成の例を示すものである。該回路構成
は、入力レベルシフト回路と同一構成を有するものであ
り、コレクタがGNDと接続され、エミッタが抵抗51
を介して電源VEEと接続されているトランジスタ50か
らなり、該トランジスタ50のベースが入力INと接続
されているものである。
ー素子8の回路構成の例を示すものである。該回路構成
は、入力レベルシフト回路と同一構成を有するものであ
り、コレクタがGNDと接続され、エミッタが抵抗51
を介して電源VEEと接続されているトランジスタ50か
らなり、該トランジスタ50のベースが入力INと接続
されているものである。
【0020】係る構成からなるトランジスタ、抵抗等を
含むダミー素子8は、通常ゲートアレイに多数配置され
ているものであり、それを活用する事が可能である。図
3は、本発明に係る半導体集積回路をゲートアレイに適
用した場合の例を示すものであり、クロックドライバ2
と複数のバッファー41〜46のそれぞれを介して該ク
ロックドライバ2と接続されている複数のクロックネッ
ト31〜36からなるクロックネットワーク3とから構
成された半導体集積回路1で有って、該クロックネット
のそれぞれは、該ゲートアレイを構成する複数個の単位
ブロック9から構成された内部セル間に図示の様に配置
されているものである。
含むダミー素子8は、通常ゲートアレイに多数配置され
ているものであり、それを活用する事が可能である。図
3は、本発明に係る半導体集積回路をゲートアレイに適
用した場合の例を示すものであり、クロックドライバ2
と複数のバッファー41〜46のそれぞれを介して該ク
ロックドライバ2と接続されている複数のクロックネッ
ト31〜36からなるクロックネットワーク3とから構
成された半導体集積回路1で有って、該クロックネット
のそれぞれは、該ゲートアレイを構成する複数個の単位
ブロック9から構成された内部セル間に図示の様に配置
されているものである。
【0021】該具体例では、係るクロックネット群の中
で最も、重い容量負荷を持つクロックネット32の容量
負荷と同じかそれに近い容量負荷を他の全てのクロック
ネット31、33〜36が持つ様に、ダミー素子8を所
定の単位ブロック9から所定の数だけ選択して付加した
ものである。本具体例に於ける機能素子5としてはフリ
ップフロップを用い、該ダミー素子8としては図2に示
す様な回路素子が使用された。
で最も、重い容量負荷を持つクロックネット32の容量
負荷と同じかそれに近い容量負荷を他の全てのクロック
ネット31、33〜36が持つ様に、ダミー素子8を所
定の単位ブロック9から所定の数だけ選択して付加した
ものである。本具体例に於ける機能素子5としてはフリ
ップフロップを用い、該ダミー素子8としては図2に示
す様な回路素子が使用された。
【0022】係る半導体集積回路に於いては、クロック
信号を受ける機能回路素子は、フリップフロップが一般
的であり、又該クロック信号は入力レベルシフト回路に
入力されるので、該入力レベルシフト回路は、該ゲート
アレイに多数配置されている事から容易に活用しうるも
のである。係る本発明の具体例を使用すると、半導体集
積回路の回路設計が、例えばCAD等のシステムを利用
して自動化出来ると言う効果がある。
信号を受ける機能回路素子は、フリップフロップが一般
的であり、又該クロック信号は入力レベルシフト回路に
入力されるので、該入力レベルシフト回路は、該ゲート
アレイに多数配置されている事から容易に活用しうるも
のである。係る本発明の具体例を使用すると、半導体集
積回路の回路設計が、例えばCAD等のシステムを利用
して自動化出来ると言う効果がある。
【0023】図4は、本発明に係る半導体集積回路の他
の具体例を示すブロックダイアグラムであり、該クロッ
クドライバ2と該それぞれのクロックネット31〜35
との間の配線距離の差が少なくなる様に該ダミー素子8
が付加されている半導体集積回路である。即ち、本具体
例に於いては、該クロックドライバ2と該それぞれのク
ロックネット31〜35との間の配線距離の差をキャン
セルする様に、該クロックドライバに近いクロックネッ
トに通常の機能回路素子5に加えて所定数のダミー素子
8を付加したものである。
の具体例を示すブロックダイアグラムであり、該クロッ
クドライバ2と該それぞれのクロックネット31〜35
との間の配線距離の差が少なくなる様に該ダミー素子8
が付加されている半導体集積回路である。即ち、本具体
例に於いては、該クロックドライバ2と該それぞれのク
ロックネット31〜35との間の配線距離の差をキャン
セルする様に、該クロックドライバに近いクロックネッ
トに通常の機能回路素子5に加えて所定数のダミー素子
8を付加したものである。
【0024】即ち、上記した様に、各クロックネットを
伝播するクロック信号は、該クロックドライバ2から遠
くなる程時間が係るのでクロックスキューが発生するの
で、そのクロックスキューをキャンセルする為、該クロ
ックドライバに近い方のクロックネットには、重い容量
負荷を与え、逆に該クロックドライバから遠い位置に或
るクロックネットの容量負荷を軽くするものである。
伝播するクロック信号は、該クロックドライバ2から遠
くなる程時間が係るのでクロックスキューが発生するの
で、そのクロックスキューをキャンセルする為、該クロ
ックドライバに近い方のクロックネットには、重い容量
負荷を与え、逆に該クロックドライバから遠い位置に或
るクロックネットの容量負荷を軽くするものである。
【0025】図4に於いては、該クロックドライバ2に
最も近いクロックネットはクロックネット31であり、
個のクロックネットにはフリップフロップが2個(5
1、52)が付加されている。又次のクロックネット3
2には該フリップフロップが4個(53〜56)が付加
されており、同様にクロックネット33と34にはそれ
ぞれ該フリップフロップが2個(57、58)と1個
(59)が付加されている。
最も近いクロックネットはクロックネット31であり、
個のクロックネットにはフリップフロップが2個(5
1、52)が付加されている。又次のクロックネット3
2には該フリップフロップが4個(53〜56)が付加
されており、同様にクロックネット33と34にはそれ
ぞれ該フリップフロップが2個(57、58)と1個
(59)が付加されている。
【0026】そして該クロックドライバ2から最も遠い
クロックネット35には、フリップフロップ60が一個
付加されている。係る半導体集積回路に於いては、該ク
ロックネット35に到達するクロック信号が最も遅れる
ので、各クロックネット間の該クロック信号の伝達時間
を等しくするか互いに近接した時間となる様に、即ち見
掛け上の配線長差をキャンセルする為に、該クロックド
ライバに近いクロックネットの容量負荷を大きくするも
のであり、該クロックネット31には、該ダミー素子8
を3個付加させている。
クロックネット35には、フリップフロップ60が一個
付加されている。係る半導体集積回路に於いては、該ク
ロックネット35に到達するクロック信号が最も遅れる
ので、各クロックネット間の該クロック信号の伝達時間
を等しくするか互いに近接した時間となる様に、即ち見
掛け上の配線長差をキャンセルする為に、該クロックド
ライバに近いクロックネットの容量負荷を大きくするも
のであり、該クロックネット31には、該ダミー素子8
を3個付加させている。
【0027】又該クロックネット33と34には、同様
のダミー素子8を一つづつ付加させたものである。該ダ
ミー素子8の付加個数は、特にクロックネット32の負
荷容量を勘案して適宜の個数、適宜の負荷容量を持つダ
ミー素子を選択して使用する事が好ましい。
のダミー素子8を一つづつ付加させたものである。該ダ
ミー素子8の付加個数は、特にクロックネット32の負
荷容量を勘案して適宜の個数、適宜の負荷容量を持つダ
ミー素子を選択して使用する事が好ましい。
【0028】図5は、本発明に係る半導体集積回路に於
いて使用されるダミー素子8の具体例を示すものであ
り、一つの単位ブロック9の中で当該ダミー素子8とし
て使用可能な機能回路素子を選択的に使用する例を示し
たものである。即ち、図5に於けるブロック9にトラン
ジスタ50と抵抗51からなるレベルシフト回路70が
あり、それとは別に80で示される様な回路構成を有す
る論理回路が存在しているものとする。
いて使用されるダミー素子8の具体例を示すものであ
り、一つの単位ブロック9の中で当該ダミー素子8とし
て使用可能な機能回路素子を選択的に使用する例を示し
たものである。即ち、図5に於けるブロック9にトラン
ジスタ50と抵抗51からなるレベルシフト回路70が
あり、それとは別に80で示される様な回路構成を有す
る論理回路が存在しているものとする。
【0029】該論理回路80は、フリップフロップで有
っても良く、図示の様な論理和回路で有っても良いが、
当該レベルシフト回路70が、該論理回路80と直接関
連性を有していない場合には、該レベルシフト回路70
を該ダミー素子8として利用する事が出来る。又その
際、該論理回路80は、該レベルシフト回路70とは別
の信号系で作動する様にして該ブロック9の論理回路を
有効に使用する事が可能となる。
っても良く、図示の様な論理和回路で有っても良いが、
当該レベルシフト回路70が、該論理回路80と直接関
連性を有していない場合には、該レベルシフト回路70
を該ダミー素子8として利用する事が出来る。又その
際、該論理回路80は、該レベルシフト回路70とは別
の信号系で作動する様にして該ブロック9の論理回路を
有効に使用する事が可能となる。
【0030】つまり、本具体例では、一つの単位ブロッ
ク9に該ダミー素子8と他の機能回路素子とを混在させ
た形で使用することが出来る事を示したものである。又
図6に於いては、該ブロック9の中に、上記したダミー
素子8として使用可能な機能回路素子70が含まれてい
るが、該機能回路素子70は、例えば図示された様な回
路構成を持つ他の論理回路80を制御する機能を有して
いるので、ダミー素子8としては使用出来ず、その代わ
りに、トランジスタ90のベースとエミッタとを接続し
て容量として機能させたものを当該ダミー素子8として
使用したものである。
ク9に該ダミー素子8と他の機能回路素子とを混在させ
た形で使用することが出来る事を示したものである。又
図6に於いては、該ブロック9の中に、上記したダミー
素子8として使用可能な機能回路素子70が含まれてい
るが、該機能回路素子70は、例えば図示された様な回
路構成を持つ他の論理回路80を制御する機能を有して
いるので、ダミー素子8としては使用出来ず、その代わ
りに、トランジスタ90のベースとエミッタとを接続し
て容量として機能させたものを当該ダミー素子8として
使用したものである。
【0031】
【発明の効果】本発明に係る該半導体集積回路は、上記
した様な構成を採用しているので、各クロックネットに
付加されている容量負荷がクロックネットワーク全体で
互いに同一若しくは近似した値をとる事により、当該付
加により発生されるクロックスキューは小さくなり、又
単なる配線距離の差だけの場合にはそのクロックスキュ
ーは小さくその保証も容易となる。
した様な構成を採用しているので、各クロックネットに
付加されている容量負荷がクロックネットワーク全体で
互いに同一若しくは近似した値をとる事により、当該付
加により発生されるクロックスキューは小さくなり、又
単なる配線距離の差だけの場合にはそのクロックスキュ
ーは小さくその保証も容易となる。
【0032】又、本発明に係る半導体集積回路に於いて
は、当該システムクロック信号の最大周波数は、最も大
きなクロックネットの容量負荷により決定されるので、
クロック信号の最大周波数が従来に比べて低下する心配
は無い。更に、本発明に於ける半導体集積回路において
は、各クロックネットに付加されている機能素子により
影響される各クロックネット相互間のクロックスキュー
差を大幅に小さくすると共に、回路のシステム設計が容
易な半導体集積回路が得られるものである。
は、当該システムクロック信号の最大周波数は、最も大
きなクロックネットの容量負荷により決定されるので、
クロック信号の最大周波数が従来に比べて低下する心配
は無い。更に、本発明に於ける半導体集積回路において
は、各クロックネットに付加されている機能素子により
影響される各クロックネット相互間のクロックスキュー
差を大幅に小さくすると共に、回路のシステム設計が容
易な半導体集積回路が得られるものである。
【図1】図1は、本発明に係る半導体集積回路の原理を
説明する図であり又本発明に係る半導体集積回路の一具
体例を示すブロックダイアグラムである。
説明する図であり又本発明に係る半導体集積回路の一具
体例を示すブロックダイアグラムである。
【図2】図2は、本発明に係る半導体集積回路に於いて
使用されるダミー素子の構成例を示す回路図である。
使用されるダミー素子の構成例を示す回路図である。
【図3】図3は、本発明に係る半導体集積回路の他の具
体例を示すブロックダイアグラムである。
体例を示すブロックダイアグラムである。
【図4】図4は、本発明に係る半導体集積回路の他の具
体例を示すブロックダイアグラムである。
体例を示すブロックダイアグラムである。
【図5】図5は、本発明に係る半導体集積回路に使用さ
れるダミー素子の他の構成例を示す回路図である。
れるダミー素子の他の構成例を示す回路図である。
【図6】図6は、本発明に係る半導体集積回路に使用さ
れるダミー素子の別の構成例を示す回路図である。
れるダミー素子の別の構成例を示す回路図である。
【図7】図7は、従来に於ける半導体集積回路の一例を
示す図である。
示す図である。
1…半導体集積回路 2…クロックドライバ 3…クロックネットワーク 31〜35…クロックネット 4…バッファ回路 5…機能素子 6、61〜63…負荷配線 8…ダミー素子 9…単位ブロック 50…トランジスタ 51…抵抗 70…ダミー素子回路 80…論理回路 90…トランジスタ
Claims (6)
- 【請求項1】 クロックドライバと該クロックドライバ
からのクロック信号が分配される複数のクロックネット
群とから形成されたクロックネットワークとから構成さ
れた半導体集積回路に於いて、該クロックネット相互間
のクロックスキューを少なくする為に、選択された少な
くとも一つのクロックネットに、該クロックネットに通
常付加されている所定の機能素子に加えて、少なくとも
一つのダミー素子が付加されている事を特徴とする半導
体集積回路。 - 【請求項2】 該クロックネット相互間の負荷の差が少
なくなる様に該ダミー素子が付加されている事を特徴と
する請求項1記載の半導体集積回路。 - 【請求項3】 該クロックドライバと該それぞれのクロ
ックネットとの間の距離の差が少なくなる様に該ダミー
素子が付加されている事を特徴とする請求項1記載の半
導体集積回路。 - 【請求項4】 該半導体集積回路は、ゲートアレイであ
る事を特徴とする請求項1乃至3記載の半導体集積回
路。 - 【請求項5】 該ダミー素子は、抵抗、トランジスタ、
レベルシフター、フリップフロップ等から選択された一
つの素子で構成されているものである事を特徴とする請
求項1乃至3記載の半導体集積回路。 - 【請求項6】 該機能素子と該ダミー素子とが同一のベ
ーシックセル内に構成されている事を特徴とする請求項
1乃至3記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4013900A JPH05206414A (ja) | 1992-01-29 | 1992-01-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4013900A JPH05206414A (ja) | 1992-01-29 | 1992-01-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05206414A true JPH05206414A (ja) | 1993-08-13 |
Family
ID=11846048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4013900A Pending JPH05206414A (ja) | 1992-01-29 | 1992-01-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05206414A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000035832A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
-
1992
- 1992-01-29 JP JP4013900A patent/JPH05206414A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000035832A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000822 |