JPH05218360A - ゲートアレイ - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置に於ける演算処理速度を高速化し
えるゲートアレイを提供する。 【構成】 ゲートアレイ１内にランダムロジック回路領
域２と複数のフリップフロップ回路４１〜４ｎが集中的
に配置せしめられたフリップフロップブロック領域３と
が形成されており、且つランダムロジック回路領域２を
構成する少なくとも一部のランダムロジック回路５１〜
５ｎが該フリップフロップブロック領域３に於けるフリ
ップフロップ回路４１〜４ｎの何れかと接続される様に
構成されているゲートアレイ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートアレイに関する
ものであり、特に詳しくは高速動作を実現しえるゲート
アレイに関するものである。

【０００２】

【従来の技術】従来、半導体装置特に高集積化された半
導体装置を製造するに際しては、多数のトランジスタが
所定の密度で且つ所定の配置形式で一つの基板上に形成
されバルクを構成したゲートアレイが使用されて来てい
る。該ゲートアレイに所定の配線を行う事により、効率
的に所定の回路構成を有する半導体装置を製造するもの
である。

【０００３】然しながら、係る従来のゲートアレイを用
いた論理回路の設計方法に於いては、ユーザーの意向に
基ずき、或いは製造者の意図に基づき、必要な論理素
子、即ちロジック回路を適当な位置に構成される様に適
宜に配線処理を行うことによってレイアウトを実行して
いるので、それぞれのロジック回路の配置がランダムで
あるので、フリップフロップとクロックバッファーとの
組合せを多用している回路では、その間の配線長にバラ
ツキが発生する為スキューが発生し易く、従って高速動
作は極めて困難であると言う問題が発生していた。

【０００４】つまり、従来における半導体装置の製造に
際しては、ロジック部をランダムに構成しておき、その
間を適宜配線で接続するものであるので、配線長に差が
でる事が多く、そのため、信号の伝播速度がロジック毎
に異なり誤動作やデータエラーの発生の原因ともなって
いた。その為、係る半導体装置に於ける演算速度を高速
にしようとしても演算スピードを向上させる事が難しか
った。

【０００５】特に近年に於いて、パソコン等のデータ演
算システム、或いはデータパス系のセル（例えば、ＡＬ
Ｕ、Ａｄｄｅｒ等）に於いて高速動作が要求されている
ので、係る用途に用いられるゲートアレイを使用した半
導体装置においても該ゲートアレイの高速動作を実現さ
せる必要が生じてきた。

【０００６】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、半導体装置に於ける演算
処理速度を高速化しえるゲートアレイを提供するもので
ある。

【０００７】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、ゲートアレイ内にランダムロジ
ック回路領域と複数のフリップフロップ回路が集中的に
配置せしめられたフリップフロップブロック領域とが形
成されており、且つランダムロジック回路領域を構成す
る少なくとも一部のランダムロジック回路が該フリップ
フロップブロック領域に於けるフリップフロップ回路の
何れかと接続される様に構成されているゲートアレイで
ある。

【０００８】

【作用】本発明に係るゲートアレイは、上記した様な技
術構成を採用しているので、従来のゲートアレイに於け
る演算処理回路に於いては、上記したスキュー等の影響
により、演算速度を高めようとしても実際の演算速度の
向上には限界が有った。つまり、例えば該演算速度を１
００ナノ秒になる様に設計したとしても、２００ナノ秒
程度の演算速度しか出ないと言う状態で有ったのに対
し、本発明に於いては、ランダムロジック回路領域に於
ける所定の演算用ロジック回路部を複数の段階に分割
し、そのそれぞれの段部の間にフリップフロップ回路を
挿入し、各演算処理の段階毎にその処理結果を一旦フリ
ップフロップに格納し、次段のロジック回路部に供給す
る様なパラレル処理を行わせ、以下同様の処理を繰り返
す所謂パイプライン処理形式を採る事により、演算処理
速度を実際の演算速度よりも見掛け上早くなる様に構成
したものである。

【０００９】然かも、本発明に於いては、該フリップフ
ロップ群を該ゲートアレイの一領域に集中して配置する
ものであるので、該ランダムロジック部に設けられる各
所定のロジック回路群は、それが接続されるべき予め定
められたフリップフロップとの位置関係が最適となる様
に選択形成する事が可能となるので、各ロジック回路部
とフリップフロップとを接続する配線の長さも自由に制
御でき、最短の配線長を形成する事が出来るので、従来
問題となっていたスキューによる問題も解決される。

【００１０】

【実施例】以下に、本発明に係るゲートアレイの具体例
を図面を参照しながら詳細に説明する。図１は、本発明
に係るゲートアレイの原理を説明する図であり又、本発
明に係るゲートアレイの一具体例の構成を示す図であ
る。

【００１１】即ち、図１に於いては、ゲートアレイ１内
にランダムロジック回路領域２と複数のフリップフロッ
プ回路４１〜４ｎが集中的に配置せしめられたフリップ
フロップブロック領域３とが形成されており、且つラン
ダムロジック回路領域２を構成する少なくとも一部のラ
ンダムロジック回路５１〜５ｎが該フリップフロップブ
ロック領域３に於けるフリップフロップ回路４１〜４ｎ
の何れかと接続される様に構成されているゲートアレイ
が示されている。

【００１２】即ち、本発明に係るゲートアレイは、ラン
ダムロジック回路群２の中に、フリップフロップ回路を
複数個集中的に配置したフリップフロップブロック領域
３を設けたもので、特には係る複数のフリップフロップ
群をパイプライン状に直列的に配置させた、所謂フリッ
プフロップアレイを形成する様に構成したものである。

【００１３】本発明に於ける該フリップフロップブロッ
ク領域を構成する複数のフリップフロップ回路４１〜４
ｎの個数は特に限定されるものではなく、必要に応じて
適宜に決定すれば良い。又各フリップフロップ回路４１
〜４ｎのそれぞれの回路内に形成されるフリップフロッ
プ論理素子の数も特に限定されるものではなく、複数個
のフリップフロップ論理素子が適宜に形成されていれば
良い。

【００１４】一方、該ランダムロジック回路部２には、
該ゲートアレイが使用される目的に応じて必要とされる
複数個の論理素子を含むロジック回路群５１〜５ｎが、
適宜の位置に形成され、そのそれぞれが、適宜のフリッ
プフロップ回路と接続されるものであるが、係るロジッ
ク回路群５１〜５ｎを形成するに際しては、該ゲートア
レイに於ける該ランダムロジック回路部内に配置されて
いる多数のトランジスタ、抵抗等の論理素子を適宜選択
して配線を行うものであるが、本発明に於いては、予め
接続すべきフリップフロップの配置位置が固定されてい
るので、係る論理素子を選択するに当たっては、当該配
線長が最短長となる様に選択することが可能となる。

【００１５】更に、本発明に係るゲートアレイに於いて
は、該フリップフロップブロック領域に形成された各フ
リップフロップ回路はそれぞれクロックバファー回路を
介してクロック信号入力１０と接続されている事が必要
であり、又該ランダムロジックの各ロジック回路群５１
〜５ｎのそれぞれもクロック信号入力１０を接続されて
いる事が必要である。

【００１６】又、本発明に係るゲートアレイの他の具体
例としては、図２に示す様に該ランダムロジック回路領
域２の一部が、該フリップフロップブロック領域３に形
成された各フリップフロップ回路群４１〜４ｎのそれぞ
れの間に配置されているものである。つまり、本具体例
に於いては、該ランダムロジック回路領域に形成された
一部のロジック回路群を該フリップフロップ回路群の間
に挿入配置する事により、更に配線長の短縮化を計った
ものである。

【００１７】又、本発明の他の具体例に於いては、図３
に示す様に、該ゲートアレイに使用される該クロック信
号入力は複数種類ＣＫ１、ＣＫ２、ＣＫ３・・・使用す
る事が出来、それにより、一部のクロックをメインクロ
ックとして使用しその他のクロックはサブクロックとし
て使用し、それぞれのフリップフロップの演算処理操作
を多様化する事も可能である。

【００１８】本発明に於ける該ゲートアレイの各領域の
配置形態は特に特定されるものではないが、図４（Ａ）
〜（Ｅ）に示す様に、該フリップフロップブロック領域
３を該ゲートアレイ１の中心、或いは隅部に設けたもの
で有っても良く、又該ゲートアレイのランダムロジック
回路領域２を縦又は横方向に分割してそれ等の間に配置
したもので有っても良く、又図１に示す様に該ランダム
ロジック回路部２とフリップフロップブロック領域３
で、該ゲートアレイを２分する様に配置したもので有っ
ても良い。

【００１９】尚、本発明に於いて各フリップフロップ回
路群を精度良く同期させる為にクロックバッファー、或
いはディレイセル９を併用する事も好ましく、又該クロ
ック信号用の配線が長くなる場合には、当該配線の幅を
太くする事により負荷容量を低下させる設計を導入する
ことによっても上記目的が達成される。又、本発明に於
いては、予めフリップフロップ回路群が固定的に配置さ
れているので、目的とするロジック回路部の構成が決定
されれば、それらに必要な論理素子の構成、論理ゲート
の段数の決定、又それ等を接続する効率的で最短長をも
つ配線を形成する事は、ＣＡＤ等の自動設計処理システ
ムを利用する事により容易に自動作成する事が可能とな
る。

【００２０】図６は、本発明に於いて使用されるランダ
ムロジック回路内の具体的な論理回路図の例とフリップ
フロップとの接続状態を示すブロックダイアグラムであ
る。即ち、図６に示されるランダムロジック回路２は、
従来から一般的に公知となっている４ビット全加算回路
の一例を示したものであり、その入力端子と出力端子が
キャリー端子と共に、所定の領域３に連続して配置され
ているフリップフロップＦ／Ｆの入力端子と出力端子と
に接続されている。

【００２１】尚、本発明に係る該ランダムロジック回路
２は、係る回路構成に限定されるものではなく、本発明
の目的とする機能を奏しえる回路であれば如何なるラン
ダムロジック回路でも使用しえるものである事は言うま
でもない。

【００２２】

【発明の効果】本発明に係るゲートアレイは、上記した
様な構成を採用しているので、スキューのない演算処理
速度を高速化しえるゲートアレイを容易に且つ自動処理
工程によって製造しえると言う優れた効果を有するもの
である。

【図面の簡単な説明】

【図１】図１は、本発明に係るゲートアレイの原理を説
明する図であり又本発明に係るゲートアレイの一具体例
の構成を説明するブロックダイアグラムである。

【図２】図２は、本発明に係るゲートアレイの他の具体
例の構成を説明するブロックダイアグラムである。

【図３】図３は、本発明に係るゲートアレイの他の具体
例の構成を説明するブロックダイアグラムである。

【図４】図４は、本発明に係るゲートアレイに於けるラ
ンダムロジック回路領域とフリップフロップ回路領域と
の配置関係の例を示す図である。

【図５】図５は、本発明に係るゲートアレイに於けるラ
ンダムロジック回路部を構成するロジック回路部の構成
例とフリップフロップとの接続状態を説明する図であ
る。

【符号の説明】

１…ゲートアレイ ２…ランダムロジック回路領域 ３…フリップフロップ回路領域 ４１〜４ｎ…フリップフロップ回路群 ５１〜５ｎ…ロジック回路群 ９…クロックバッファー、ディレー回路 １０…クロック信号入力

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ゲートアレイ内にランダムロジック回路
   領域と複数のフリップフロップ回路が集中的に配置せし
   められたフリップフロップブロック領域とが形成されて
   おり、且つランダムロジック回路領域を構成する少なく
   とも一部のランダムロジック回路が該フリップフロップ
   ブロック領域に於けるフリップフロップ回路の何れかと
   接続される様に構成されている事を特徴とするゲートア
   レイ。
2. 【請求項２】 該ランダムロジック回路領域が、該フリ
   ップフロップブロック領域に形成された各フリップフロ
   ップ回路間に配置されている事を特徴とする請求項１記
   載のゲートアレイ。
3. 【請求項３】 該フリップフロップブロック領域に形成
   された各フリップフロップ回路はそれぞれクロックバフ
   ァー回路を介してクロック信号入力と接続されている事
   を特徴とする請求項１記載のゲートアレイ。
4. 【請求項４】 該クロック信号入力は複数種類設けられ
   ている事を特徴とする請求項３記載のゲートアレイ。
5. 【請求項５】 該ランダムロジック回路領域は複数個の
   回路群に分割され、一つのランダムロジックは一つのフ
   リップフロップを介して次段のランダムロジックに接続
   される様に構成されている事を特徴とする請求項２記載
   のゲートアレイ。