JPH0844776A - 半導体集積回路のクロック配線回路の設計方法 - Google Patents
半導体集積回路のクロック配線回路の設計方法Info
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- JPH0844776A JPH0844776A JP6178325A JP17832594A JPH0844776A JP H0844776 A JPH0844776 A JP H0844776A JP 6178325 A JP6178325 A JP 6178325A JP 17832594 A JP17832594 A JP 17832594A JP H0844776 A JPH0844776 A JP H0844776A
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- clock
- circuit
- wiring
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Abstract
(57)【要約】
【目的】 半導体集積回路のクロック配線回路の設計方
法に関するものであり、回路素子に印加されるクロック
信号の時間差であるクロックスキューを抑制する改良で
ある。 【構成】 論理設計を行い、次に、レイアウト設計を行
い、クロックバッファ２をツリー状に配置する半導体集
積回路のクロック配線回路の設計方法において、論理設
計時のクロック回路にはクロックバッファ２を設けず、
Ｉ／Ｏ入力バッファ１のみを設けてクロック信号を必要
とする回路素子３に直接接続し、レイアウト設計時にク
ロック回路としてクロック信号を必要とする回路素子３
の数より決まるクロックバッファ２をツリー状に配置
し、クロック配線枝パターン５は、クロック配線幹パタ
ーン４の遅延時間を半導体集積回路全体の面積より想定
されるクロック信号配線の配線遅延時間より差し引いた
遅延時間に近づくように配置する半導体集積回路のクロ
ック配線回路の設計方法である。
法に関するものであり、回路素子に印加されるクロック
信号の時間差であるクロックスキューを抑制する改良で
ある。 【構成】 論理設計を行い、次に、レイアウト設計を行
い、クロックバッファ２をツリー状に配置する半導体集
積回路のクロック配線回路の設計方法において、論理設
計時のクロック回路にはクロックバッファ２を設けず、
Ｉ／Ｏ入力バッファ１のみを設けてクロック信号を必要
とする回路素子３に直接接続し、レイアウト設計時にク
ロック回路としてクロック信号を必要とする回路素子３
の数より決まるクロックバッファ２をツリー状に配置
し、クロック配線枝パターン５は、クロック配線幹パタ
ーン４の遅延時間を半導体集積回路全体の面積より想定
されるクロック信号配線の配線遅延時間より差し引いた
遅延時間に近づくように配置する半導体集積回路のクロ
ック配線回路の設計方法である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のクロ
ック配線回路の設計方法に関する。クロック信号を必要
とする回路素子に印加されるクロック信号が異なる回路
素子に対して時間差（クロックスキューと云う。）を生
ずる。このクロックスキューの発生を抑制することを可
能にする改良に関する。
ック配線回路の設計方法に関する。クロック信号を必要
とする回路素子に印加されるクロック信号が異なる回路
素子に対して時間差（クロックスキューと云う。）を生
ずる。このクロックスキューの発生を抑制することを可
能にする改良に関する。
【０００２】
【従来の技術】近年、半導体集積回路はより高速で大規
模な回路を集積するように要望され、半導体集積回路の
構造の微細化が進展している。これに伴い、半導体集積
回路内部のクロックスキューを少なくすることが半導体
集積回路の性能を最大限に生かすために重要となってき
ている。このため、従来は論理設計段階において、先
ず、要求される仕様を実行しうる論理回路をクロック回
路を除いて設計し、次に、この論理回路を達成する機能
毎に論理ブロックに分割し、この論理ブロックを構成す
る回路素子の中のクロック信号を必要とする回路素子に
対して、クロックスキューができるだけ発生しないよう
に、クロック回路を設計する。
模な回路を集積するように要望され、半導体集積回路の
構造の微細化が進展している。これに伴い、半導体集積
回路内部のクロックスキューを少なくすることが半導体
集積回路の性能を最大限に生かすために重要となってき
ている。このため、従来は論理設計段階において、先
ず、要求される仕様を実行しうる論理回路をクロック回
路を除いて設計し、次に、この論理回路を達成する機能
毎に論理ブロックに分割し、この論理ブロックを構成す
る回路素子の中のクロック信号を必要とする回路素子に
対して、クロックスキューができるだけ発生しないよう
に、クロック回路を設計する。
【０００３】図４参照 図４は従来技術に係る論理設計時のクロック回路の１例
である。図４において、１は外部よりクロック信号が入
力されるＩ／Ｏ入力バッファであり、２はクロックバッ
ファであり、３はクロック信号を必要とする回路素子で
あり、６は論理設計された論理回路を機能毎に分解した
論理ブロックである。
である。図４において、１は外部よりクロック信号が入
力されるＩ／Ｏ入力バッファであり、２はクロックバッ
ファであり、３はクロック信号を必要とする回路素子で
あり、６は論理設計された論理回路を機能毎に分解した
論理ブロックである。
【０００４】Ｉ／Ｏ入力バッファ１ならびにクロックバ
ッファ２は共に駆動しうる負荷が決まっている。図４に
示す例においては、クロック信号を必要とする回路素子
３の数が多いのでＩ／Ｏ入力バッファ１のみで全てのク
ロック信号を必要とする回路素子３を直接駆動すること
ができないので、各論理ブロック６毎にクロックバッフ
ァ２を設けている。なお、ある論理ブロック６中のクロ
ック信号を必要とする回路素子３の数が多いときは、そ
の論理ブロック６に複数のクロックバッファ２を設ける
こととなる。そして、クロックバッファ２の数が多くな
り、Ｉ／Ｏ入力バッファ１の駆動能力を超えるときは、
クロックバッファ２の回路を２段の階層構造とし一つの
クロックバッファ２により複数のクロックバッファ２を
駆動するように構成する。このように、複数段の階層構
造とすることによりクロック信号を必要とする回路素子
３の数が多い大規模集積回路にも対処できる。クロック
バッファ２の階層構造をツリー状構造またはツリー状配
置と呼んでいる。
ッファ２は共に駆動しうる負荷が決まっている。図４に
示す例においては、クロック信号を必要とする回路素子
３の数が多いのでＩ／Ｏ入力バッファ１のみで全てのク
ロック信号を必要とする回路素子３を直接駆動すること
ができないので、各論理ブロック６毎にクロックバッフ
ァ２を設けている。なお、ある論理ブロック６中のクロ
ック信号を必要とする回路素子３の数が多いときは、そ
の論理ブロック６に複数のクロックバッファ２を設ける
こととなる。そして、クロックバッファ２の数が多くな
り、Ｉ／Ｏ入力バッファ１の駆動能力を超えるときは、
クロックバッファ２の回路を２段の階層構造とし一つの
クロックバッファ２により複数のクロックバッファ２を
駆動するように構成する。このように、複数段の階層構
造とすることによりクロック信号を必要とする回路素子
３の数が多い大規模集積回路にも対処できる。クロック
バッファ２の階層構造をツリー状構造またはツリー状配
置と呼んでいる。
【０００５】ツリー状にクロックバッファ２を配置する
とき、Ｉ／Ｏ入力バッファ１と各クロック信号を必要と
する回路素子３との間のクロックバッファ２の数は同一
になるように設計し、クロックバッファ２の遅延時間に
よってクロックスキューが増加しないように配慮してい
る。論理回路ができるとこの論理回路に基づいて仮のシ
ミュレーションにより論理回路の動作確認を行い、論理
設計を終了する。
とき、Ｉ／Ｏ入力バッファ１と各クロック信号を必要と
する回路素子３との間のクロックバッファ２の数は同一
になるように設計し、クロックバッファ２の遅延時間に
よってクロックスキューが増加しないように配慮してい
る。論理回路ができるとこの論理回路に基づいて仮のシ
ミュレーションにより論理回路の動作確認を行い、論理
設計を終了する。
【０００６】次のレイアウト設計においては、先ずフロ
アプランと呼ばれる、半導体基板上に論理ブロック６相
互間の関係を考慮して配置した論理ブロック６の配置図
を作成する。フロアープランが決まると各論理ブロック
６内の各回路素子と各回路素子相互を接続する配線パタ
ーンとの詳細配置を決める。これにより、クロック回路
の配線パターンが決定され、従来技術に係る半導体集積
回路のクロック配線回路の設計方法が終了する。
アプランと呼ばれる、半導体基板上に論理ブロック６相
互間の関係を考慮して配置した論理ブロック６の配置図
を作成する。フロアープランが決まると各論理ブロック
６内の各回路素子と各回路素子相互を接続する配線パタ
ーンとの詳細配置を決める。これにより、クロック回路
の配線パターンが決定され、従来技術に係る半導体集積
回路のクロック配線回路の設計方法が終了する。
【０００７】なお、レイアウト設計が終了すると論理回
路や配線の抵抗や静電容量の計算を行い、これらの値を
使用して最終的なシミュレーションを行って半導体集積
回路の動作を確認する。要求仕様を満足していることを
確認して、半導体集積回路の設計を完了する。
路や配線の抵抗や静電容量の計算を行い、これらの値を
使用して最終的なシミュレーションを行って半導体集積
回路の動作を確認する。要求仕様を満足していることを
確認して、半導体集積回路の設計を完了する。
【０００８】
【発明が解決しようとする課題】ところで、従来技術に
係る半導体集積回路のクロック配線回路の設計方法にお
いては、論理設計時にクロック回路の設計を行い、レイ
アウト設計時にクロック配線パターンの設計を行ってい
た。このため、クロックバッファ２の論理的配置、すな
わち、どのクロック信号を必要とする回路素子３を駆動
するかは論理設計において既に決められており、レイア
ウト設計時に、クロックバッファ２やクロック信号を必
要とする回路素子３の物理的配置を決めるとき図５のよ
うなことが生ずる。
係る半導体集積回路のクロック配線回路の設計方法にお
いては、論理設計時にクロック回路の設計を行い、レイ
アウト設計時にクロック配線パターンの設計を行ってい
た。このため、クロックバッファ２の論理的配置、すな
わち、どのクロック信号を必要とする回路素子３を駆動
するかは論理設計において既に決められており、レイア
ウト設計時に、クロックバッファ２やクロック信号を必
要とする回路素子３の物理的配置を決めるとき図５のよ
うなことが生ずる。
【０００９】図５参照 図５は従来技術に係る半導体集積回路のクロック配線回
路の設計方法において、レイアウト設計時の最終配置図
である。図５において、４はＩ／Ｏ入力バッファ１とク
ロックバッファ２とを結ぶクロック配線幹パターンであ
り、５はクロックバッファ２とクロック信号を必要とす
る回路素子３とを結ぶクロック配線枝パターンである。
クロック信号を必要とする回路素子３の内、ａの回路素
子とｂの回路素子とでは、クロック配線枝パターン５の
配線長が大きく異なる。配線長に比例して静電容量と抵
抗とが共に増大するため、遅延時間も増大する。このた
め、遅延時間に差が生じ、論理設計段階では想定してい
なかったクロックスキューが発生することになる。半導
体集積回路が大規模化されるに伴い、全てのクロック配
線パターンの配線長を同程度にすることが困難になり、
クロックスキューの発生頻度が増大する。このクロック
スキューは最終的なシミュレーションにおいて問題が顕
在化し、論理設計からやり直す羽目にもなりかねない。
路の設計方法において、レイアウト設計時の最終配置図
である。図５において、４はＩ／Ｏ入力バッファ１とク
ロックバッファ２とを結ぶクロック配線幹パターンであ
り、５はクロックバッファ２とクロック信号を必要とす
る回路素子３とを結ぶクロック配線枝パターンである。
クロック信号を必要とする回路素子３の内、ａの回路素
子とｂの回路素子とでは、クロック配線枝パターン５の
配線長が大きく異なる。配線長に比例して静電容量と抵
抗とが共に増大するため、遅延時間も増大する。このた
め、遅延時間に差が生じ、論理設計段階では想定してい
なかったクロックスキューが発生することになる。半導
体集積回路が大規模化されるに伴い、全てのクロック配
線パターンの配線長を同程度にすることが困難になり、
クロックスキューの発生頻度が増大する。このクロック
スキューは最終的なシミュレーションにおいて問題が顕
在化し、論理設計からやり直す羽目にもなりかねない。
【００１０】本発明の目的は、これらの問題を解消する
ことにあり、大規模な半導体集積回路であってもクロッ
クスキューの発生を抑制しうる半導体集積回路のクロッ
ク配線回路の設計方法を提供することにある。
ことにあり、大規模な半導体集積回路であってもクロッ
クスキューの発生を抑制しうる半導体集積回路のクロッ
ク配線回路の設計方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的は、論理設計
を行い、次に、レイアウト設計を行い、クロックバッフ
ァ（２）をツリー状に配置する半導体集積回路のクロッ
ク配線回路の設計方法において、論理設計時のクロック
回路にはクロックバッファ（２）を設けず、クロック信
号が入力されるＩ／Ｏ入力バッファ（１）のみを設け、
このＩ／Ｏ入力バッファ（１）よりクロック信号を必要
とする回路素子（３）に直接接続し、レイアウト設計時
にクロック回路としてクロック信号を必要とする回路素
子（３）の数より決まる前記のクロックバッファ（２）
をツリー状に配置し、ツリー状に配置された前記のクロ
ックバッファ（２）の内直接前記のＩ／Ｏ入力バッファ
（１）と接続されるクロックバッファ（２）と前記のＩ
／Ｏ入力バッファ（１）とを接続するクロック配線幹パ
ターン（４）を配置し、ツリー状に配置された前記のク
ロックバッファ（２）と前記のクロック信号を必要とす
る回路素子（３）とを接続するクロック配線枝パターン
（５）は、このクロック配線枝パターン（５）と関連す
る前記のクロック配線幹パターン（４）の遅延時間を半
導体集積回路全体の面積より想定されるクロック信号配
線の配線遅延時間より差し引いた遅延時間に近づくよう
に配置する半導体集積回路のクロック配線回路の設計方
法によって達成される。
を行い、次に、レイアウト設計を行い、クロックバッフ
ァ（２）をツリー状に配置する半導体集積回路のクロッ
ク配線回路の設計方法において、論理設計時のクロック
回路にはクロックバッファ（２）を設けず、クロック信
号が入力されるＩ／Ｏ入力バッファ（１）のみを設け、
このＩ／Ｏ入力バッファ（１）よりクロック信号を必要
とする回路素子（３）に直接接続し、レイアウト設計時
にクロック回路としてクロック信号を必要とする回路素
子（３）の数より決まる前記のクロックバッファ（２）
をツリー状に配置し、ツリー状に配置された前記のクロ
ックバッファ（２）の内直接前記のＩ／Ｏ入力バッファ
（１）と接続されるクロックバッファ（２）と前記のＩ
／Ｏ入力バッファ（１）とを接続するクロック配線幹パ
ターン（４）を配置し、ツリー状に配置された前記のク
ロックバッファ（２）と前記のクロック信号を必要とす
る回路素子（３）とを接続するクロック配線枝パターン
（５）は、このクロック配線枝パターン（５）と関連す
る前記のクロック配線幹パターン（４）の遅延時間を半
導体集積回路全体の面積より想定されるクロック信号配
線の配線遅延時間より差し引いた遅延時間に近づくよう
に配置する半導体集積回路のクロック配線回路の設計方
法によって達成される。
【００１２】また、論理設計時の前記のＩ／Ｏ入力バッ
ファ（１）の遅延時間として、このＩ／Ｏ入力バッファ
（１）の遅延時間に、前記のクロック信号を必要とする
回路素子（３）の数より決まる前記のクロックバッファ
（２）の遅延時間と前記の配線遅延時間との合計時間を
加算した時間であるとして論理設計を行うようにしてあ
ると、論理設計段階でのシミュレーションの確度が高
く、最終シミュレーションの後再度論理設計に戻ること
をなくしうるので都合がよい。
ファ（１）の遅延時間として、このＩ／Ｏ入力バッファ
（１）の遅延時間に、前記のクロック信号を必要とする
回路素子（３）の数より決まる前記のクロックバッファ
（２）の遅延時間と前記の配線遅延時間との合計時間を
加算した時間であるとして論理設計を行うようにしてあ
ると、論理設計段階でのシミュレーションの確度が高
く、最終シミュレーションの後再度論理設計に戻ること
をなくしうるので都合がよい。
【００１３】
【作用】本発明に係る半導体集積回路のクロック配線回
路の設計方法においては、 イ．クロックバッファ２は論理設計時には配置せず、レ
イアウト設計時にクロックバッファ２の配置を決めてい
る。
路の設計方法においては、 イ．クロックバッファ２は論理設計時には配置せず、レ
イアウト設計時にクロックバッファ２の配置を決めてい
る。
【００１４】ロ．クロック配線枝パターン５は、このク
ロック配線枝パターン５と関連するクロック配線幹パタ
ーン４の遅延時間を半導体集積回路全体の面積より想定
されるクロック信号配線の配線遅延時間より差し引いた
遅延時間に近づくように配置を決めている。
ロック配線枝パターン５と関連するクロック配線幹パタ
ーン４の遅延時間を半導体集積回路全体の面積より想定
されるクロック信号配線の配線遅延時間より差し引いた
遅延時間に近づくように配置を決めている。
【００１５】このため、 ハ．クロックバッファ２とクロック信号を必要とする回
路素子３との物理的配置を見てクロックバッファ２の論
理的配置を決めることができ、クロックバッファ２の物
理的配置を、そのクロックバッファ２に接続される複数
のクロック信号を必要とする回路素子３までの距離の差
がそれほど無いように決めることができる。そして、ク
ロック信号を必要とする回路素子３までの配線長の多少
の差はクロック配線枝パターン５の配置を若干変更する
ことにより無くしうるので、このクロックバッファ２に
接続されるクロック信号を必要とする回路素子３におけ
るクロックスキューを無くすことができる。
路素子３との物理的配置を見てクロックバッファ２の論
理的配置を決めることができ、クロックバッファ２の物
理的配置を、そのクロックバッファ２に接続される複数
のクロック信号を必要とする回路素子３までの距離の差
がそれほど無いように決めることができる。そして、ク
ロック信号を必要とする回路素子３までの配線長の多少
の差はクロック配線枝パターン５の配置を若干変更する
ことにより無くしうるので、このクロックバッファ２に
接続されるクロック信号を必要とする回路素子３におけ
るクロックスキューを無くすことができる。
【００１６】ニ．Ｉ／Ｏ入力バッファ１から直接接続さ
れる異なるクロックバッファ２に接続されるクロック信
号を必要とする回路素子３相互間においては、クロック
配線幹パターン４とクロック配線枝パターン５との和の
遅延時間が配線遅延時間に近づくようにしているから、
クロックスキューの増加を抑制することができる。
れる異なるクロックバッファ２に接続されるクロック信
号を必要とする回路素子３相互間においては、クロック
配線幹パターン４とクロック配線枝パターン５との和の
遅延時間が配線遅延時間に近づくようにしているから、
クロックスキューの増加を抑制することができる。
【００１７】
【実施例】以下、図面を参照して、本発明の１実施例に
係る半導体集積回路のクロック配線回路の設計方法につ
いてさらに詳細に説明する。
係る半導体集積回路のクロック配線回路の設計方法につ
いてさらに詳細に説明する。
【００１８】図１参照 図１は本発明の１実施例に係る半導体集積回路のクロッ
ク配線回路の設計方法において、論理設計時のクロック
回路である。図１において、１は外部よりクロック信号
が入力されるＩ／Ｏ入力バッファであり、３はクロック
信号を必要とする回路素子であり、６は論理設計された
論理回路を機能毎に分解した論理ブロックである。この
クロック回路図ではＩ／Ｏ入力バッファ１の駆動能力は
考慮せずに、クロック信号を必要とする回路素子３のす
べてが直接Ｉ／Ｏ入力バッファ１に接続されている。な
お、Ａはクロック信号を必要とする回路素子３の数が多
く１個のクロックバッファ２では駆動できない論理ブロ
ック６である。
ク配線回路の設計方法において、論理設計時のクロック
回路である。図１において、１は外部よりクロック信号
が入力されるＩ／Ｏ入力バッファであり、３はクロック
信号を必要とする回路素子であり、６は論理設計された
論理回路を機能毎に分解した論理ブロックである。この
クロック回路図ではＩ／Ｏ入力バッファ１の駆動能力は
考慮せずに、クロック信号を必要とする回路素子３のす
べてが直接Ｉ／Ｏ入力バッファ１に接続されている。な
お、Ａはクロック信号を必要とする回路素子３の数が多
く１個のクロックバッファ２では駆動できない論理ブロ
ック６である。
【００１９】そして、論理設計段階におけるシミュレー
ションのために、Ｉ／Ｏ入力バッファ１の遅延時間は、
クロック信号を必要とする回路素子３の数より決まるク
ロックバッファ２の遅延時間と半導体集積回路全体の面
積より想定されるクロック信号配線の配線遅延時間（ク
ロック配線遅延時間をＸとする。）との合計時間をＩ／
Ｏ入力バッファ１自身の遅延時間に加算した時間である
としている。シミュレーションの結果、要求仕様を満足
しておれば、論理設計は完了である。
ションのために、Ｉ／Ｏ入力バッファ１の遅延時間は、
クロック信号を必要とする回路素子３の数より決まるク
ロックバッファ２の遅延時間と半導体集積回路全体の面
積より想定されるクロック信号配線の配線遅延時間（ク
ロック配線遅延時間をＸとする。）との合計時間をＩ／
Ｏ入力バッファ１自身の遅延時間に加算した時間である
としている。シミュレーションの結果、要求仕様を満足
しておれば、論理設計は完了である。
【００２０】図２参照 図２は本発明の１実施例に係る半導体集積回路のクロッ
ク配線回路の設計方法において、レイアウト設計時間の
フロアプラン図である。図２において、２はクロックバ
ッファであり、４はＩ／Ｏ入力バッファ１とクロックバ
ッファ２とを接続するクロック配線幹パターンである。
図２のフロアプラン図に示されているクロック回路に
は、図１のクロック回路に対して、Ｉ／Ｏ入力バッファ
１に直接接続され、クロック信号を必要とする回路素子
３の数より決まるクロックバッファ２が追加されてい
る。Ａをもって示されている論理ブロック６に２個のク
ロックバッファ２が設けられているのは、この論理ブロ
ック６にクロック信号を必要とする回路素子３の数が多
く１個のクロックバッファ２では駆動できないことを示
している。これに対して、Ｂをもって示されている論理
ブロック６のクロックバッファ２が１個であるのは、こ
の論理ブロック６にあるクロック信号を必要とする回路
素子３の全てが１個のクロックバッファ２で駆動できる
ことを示している。
ク配線回路の設計方法において、レイアウト設計時間の
フロアプラン図である。図２において、２はクロックバ
ッファであり、４はＩ／Ｏ入力バッファ１とクロックバ
ッファ２とを接続するクロック配線幹パターンである。
図２のフロアプラン図に示されているクロック回路に
は、図１のクロック回路に対して、Ｉ／Ｏ入力バッファ
１に直接接続され、クロック信号を必要とする回路素子
３の数より決まるクロックバッファ２が追加されてい
る。Ａをもって示されている論理ブロック６に２個のク
ロックバッファ２が設けられているのは、この論理ブロ
ック６にクロック信号を必要とする回路素子３の数が多
く１個のクロックバッファ２では駆動できないことを示
している。これに対して、Ｂをもって示されている論理
ブロック６のクロックバッファ２が１個であるのは、こ
の論理ブロック６にあるクロック信号を必要とする回路
素子３の全てが１個のクロックバッファ２で駆動できる
ことを示している。
【００２１】なお、このフロアプラン図の段階では、Ａ
をもって示されている論理ブロック６の２個のクロック
バッファ２のそれぞれが図１のＡの論理ブロック６のク
ロック信号を必要とする回路素子３のどれとどれとを駆
動するかは、まだ決定されていない。
をもって示されている論理ブロック６の２個のクロック
バッファ２のそれぞれが図１のＡの論理ブロック６のク
ロック信号を必要とする回路素子３のどれとどれとを駆
動するかは、まだ決定されていない。
【００２２】図３参照 図３は本発明の１実施例に係る半導体集積回路のクロッ
ク配線回路の設計方法において、レイアウト設計時の最
終配置図である。図３において、５はクロックバッファ
２とクロック信号を必要とする回路素子３とを接続する
クロック配線枝パターンである。この段階で、Ａをもっ
て示されている論理ブロック６の２個のクロックバッフ
ァ２のそれぞれが図１のＡの論理ブロック６のクロック
信号を必要とする回路素子３のどれとどれとを駆動する
かがクロック配線枝パターン５の配線長ができるだけ等
しくなるように決定される。そして、クロック配線枝パ
ターン５の物理的配置は次のように行う。すなわち、先
ず、クロック配線幹パターン４の配線遅延時間を計算す
る。図中のＹA1、ＹA2、ＹB はクロック配線幹パターン
４の配線遅延時間である。次に、クロック配線枝パター
ン５の配線遅延時間とこのクロック配線枝パターン５に
関係するクロック配線幹パターン４の配線遅延時間との
和がクロック配線遅延時間Ｘになるように配線すればよ
い。すなわち、クロック配線枝パターン５の配線遅延時
間である図中のＺA1、ＺA2、ＺB がそれぞれ、ＺA1＝Ｘ
−ＹA1、ＺA2＝Ｘ−ＹA2、ＺB ＝Ｘ−ＹB となるように
クロック配線枝パターン５を配線すればよい。
ク配線回路の設計方法において、レイアウト設計時の最
終配置図である。図３において、５はクロックバッファ
２とクロック信号を必要とする回路素子３とを接続する
クロック配線枝パターンである。この段階で、Ａをもっ
て示されている論理ブロック６の２個のクロックバッフ
ァ２のそれぞれが図１のＡの論理ブロック６のクロック
信号を必要とする回路素子３のどれとどれとを駆動する
かがクロック配線枝パターン５の配線長ができるだけ等
しくなるように決定される。そして、クロック配線枝パ
ターン５の物理的配置は次のように行う。すなわち、先
ず、クロック配線幹パターン４の配線遅延時間を計算す
る。図中のＹA1、ＹA2、ＹB はクロック配線幹パターン
４の配線遅延時間である。次に、クロック配線枝パター
ン５の配線遅延時間とこのクロック配線枝パターン５に
関係するクロック配線幹パターン４の配線遅延時間との
和がクロック配線遅延時間Ｘになるように配線すればよ
い。すなわち、クロック配線枝パターン５の配線遅延時
間である図中のＺA1、ＺA2、ＺB がそれぞれ、ＺA1＝Ｘ
−ＹA1、ＺA2＝Ｘ−ＹA2、ＺB ＝Ｘ−ＹB となるように
クロック配線枝パターン５を配線すればよい。
【００２３】また、半導体集積回路中のクロック信号を
必要とする回路素子３の数が多いときは、クロックバッ
ファ２を多層のツリー状に配置する。このときも上記と
全く同様に、クロック配線枝パターン５の配線遅延時間
とこのクロック配線枝パターン５に関係するクロック配
線幹パターン４の配線遅延時間との和がクロック配線遅
延時間Ｘになるように配線すればよい。但しこの場合に
は、クロック配線枝パターン５はクロックバッファ２相
互を接続するクロック配線とクロックバッファ２とクロ
ック信号を必要とする回路素子３とを接続するクロック
配線との２種類のクロック配線からなることに注意する
必要がある。
必要とする回路素子３の数が多いときは、クロックバッ
ファ２を多層のツリー状に配置する。このときも上記と
全く同様に、クロック配線枝パターン５の配線遅延時間
とこのクロック配線枝パターン５に関係するクロック配
線幹パターン４の配線遅延時間との和がクロック配線遅
延時間Ｘになるように配線すればよい。但しこの場合に
は、クロック配線枝パターン５はクロックバッファ２相
互を接続するクロック配線とクロックバッファ２とクロ
ック信号を必要とする回路素子３とを接続するクロック
配線との２種類のクロック配線からなることに注意する
必要がある。
【００２４】以上により、本発明の１実施例に係る半導
体集積回路のクロック配線回路の設計方法を終了する。
この方法によれば、クロックスキューを最小にすること
ができ、論理設計段階においてほゞ最終シミュレーショ
ン段階に近い遅延時間となっているので、クロック回路
やクロック配線パターンにもとづく設計のやり直しを防
止することができる。
体集積回路のクロック配線回路の設計方法を終了する。
この方法によれば、クロックスキューを最小にすること
ができ、論理設計段階においてほゞ最終シミュレーショ
ン段階に近い遅延時間となっているので、クロック回路
やクロック配線パターンにもとづく設計のやり直しを防
止することができる。
【００２５】なお、フロアプランの段階においてクロッ
ク配線幹パターン４相互の遅延時間の差が大きいときは
遅延時間の短いクロック配線幹パターン４に素子を付加
するなどして遅延時間の差を縮めることもできる。
ク配線幹パターン４相互の遅延時間の差が大きいときは
遅延時間の短いクロック配線幹パターン４に素子を付加
するなどして遅延時間の差を縮めることもできる。
【００２６】
【発明の効果】以上説明したように、本発明に係る半導
体集積回路のクロック配線回路の設計方法によれば、レ
イアウト設計のフロアプラン後の詳細配置の段階におい
て、クロック回路を完成させている。このため、Ｉ／Ｏ
入力バッファから直接接続されるクロックバッファにつ
いてのクロックスキューを抑制することができる。さら
に、半導体集積回路全体の面積より想定されるクロック
配線遅延時間Ｘに対して、クロック配線枝パターンの配
線遅延時間とこのクロック配線枝パターンに関係するク
ロック配線幹パターンの配線遅延時間との和がクロック
配線遅延時間Ｘになるように配線しているので、半導体
集積回路全体のクロックスキューをも抑制することがで
きる。さらに、論理設計段階において、Ｉ／Ｏ入力バッ
ファの遅延時間としてクロックバッファの遅延時間とク
ロック配線遅延時間とを含めてシミュレーションを行っ
ているので、ほゞ最終シミュレーションに近いシミュレ
ーションを行うことができ、再設計の必要がない。
体集積回路のクロック配線回路の設計方法によれば、レ
イアウト設計のフロアプラン後の詳細配置の段階におい
て、クロック回路を完成させている。このため、Ｉ／Ｏ
入力バッファから直接接続されるクロックバッファにつ
いてのクロックスキューを抑制することができる。さら
に、半導体集積回路全体の面積より想定されるクロック
配線遅延時間Ｘに対して、クロック配線枝パターンの配
線遅延時間とこのクロック配線枝パターンに関係するク
ロック配線幹パターンの配線遅延時間との和がクロック
配線遅延時間Ｘになるように配線しているので、半導体
集積回路全体のクロックスキューをも抑制することがで
きる。さらに、論理設計段階において、Ｉ／Ｏ入力バッ
ファの遅延時間としてクロックバッファの遅延時間とク
ロック配線遅延時間とを含めてシミュレーションを行っ
ているので、ほゞ最終シミュレーションに近いシミュレ
ーションを行うことができ、再設計の必要がない。
【図１】本発明の１実施例に係る論理設計時のクロック
回路である。
回路である。
【図２】本発明の１実施例に係るレイアウト設計時のフ
ロアプラン図である。
ロアプラン図である。
【図３】本発明の１実施例に係るレイアウト設計時の最
終配置図である。
終配置図である。
【図４】従来技術に係る論理設計時のクロック回路であ
る。
る。
【図５】従来技術に係るレイアウト設計時の最終配置図
である。
である。
１ Ｉ／Ｏ入力バッファ ２ クロックバッファ ３ クロック信号を必要とする回路素子 ４ クロック配線幹パターン ５ クロック配線枝パターン ６ 論理ブロック
Claims (2)
- 【請求項１】 論理設計を行い、次に、レイアウト設計
を行い、クロックバッファをツリー状に配置する半導体
集積回路のクロック配線回路の設計方法において、 論理設計時のクロック回路にはクロックバッファを設け
ず、クロック信号が入力されるＩ／Ｏ入力バッファのみ
を設け、該Ｉ／Ｏ入力バッファよりクロック信号を必要
とする回路素子に直接接続し、 レイアウト設計時にクロック回路としてクロック信号を
必要とする回路素子の数より決まる前記クロックバッフ
ァをツリー状に配置し、ツリー状に配置された前記クロ
ックバッファの内直接前記Ｉ／Ｏ入力バッファと接続さ
れるクロックバッファと前記Ｉ／Ｏ入力バッファとを接
続するクロック配線幹パターンを配置し、ツリー状に配
置された前記クロックバッファと前記クロック信号を必
要とする回路素子とを接続するクロック配線枝パターン
は、該クロック配線枝パターンと関連する前記クロック
配線幹パターンの遅延時間を半導体集積回路全体の面積
より想定されるクロック信号配線の配線遅延時間より差
し引いた遅延時間に近づくように配置することを特徴と
する半導体集積回路のクロック配線回路の設計方法。 - 【請求項２】 論理設計時の前記Ｉ／Ｏ入力バッファの
遅延時間として、該Ｉ／Ｏ入力バッファの遅延時間に、
前記クロック信号を必要とする回路素子の数より決まる
前記クロックバッファの遅延時間と前記配線遅延時間と
の合計時間を加算した時間であるとして論理設計を行う
ことを特徴とする請求項１記載の半導体集積回路のクロ
ック配線回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178325A JPH0844776A (ja) | 1994-07-29 | 1994-07-29 | 半導体集積回路のクロック配線回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178325A JPH0844776A (ja) | 1994-07-29 | 1994-07-29 | 半導体集積回路のクロック配線回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844776A true JPH0844776A (ja) | 1996-02-16 |
Family
ID=16046518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6178325A Withdrawn JPH0844776A (ja) | 1994-07-29 | 1994-07-29 | 半導体集積回路のクロック配線回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031609A1 (en) * | 1998-11-25 | 2000-06-02 | Lattice Semiconductor Corporation | A clock tree topology |
| US6564353B2 (en) | 2001-06-13 | 2003-05-13 | Fujitsu Limited | Method and apparatus for designing a clock distributing circuit, and computer readable storage medium storing a design program |
| US7454735B2 (en) | 2002-12-17 | 2008-11-18 | International Business Machines Corporation | ASIC clock floor planning method and structure |
-
1994
- 1994-07-29 JP JP6178325A patent/JPH0844776A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031609A1 (en) * | 1998-11-25 | 2000-06-02 | Lattice Semiconductor Corporation | A clock tree topology |
| US6353352B1 (en) | 1998-11-25 | 2002-03-05 | Vantis Corporation | Clock tree topology |
| US6564353B2 (en) | 2001-06-13 | 2003-05-13 | Fujitsu Limited | Method and apparatus for designing a clock distributing circuit, and computer readable storage medium storing a design program |
| US7454735B2 (en) | 2002-12-17 | 2008-11-18 | International Business Machines Corporation | ASIC clock floor planning method and structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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