JPH07169914A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07169914A JPH07169914A JP5306527A JP30652793A JPH07169914A JP H07169914 A JPH07169914 A JP H07169914A JP 5306527 A JP5306527 A JP 5306527A JP 30652793 A JP30652793 A JP 30652793A JP H07169914 A JPH07169914 A JP H07169914A
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- JP
- Japan
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- clock
- trunk line
- ring
- line
- semiconductor integrated
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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-
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- H01L2924/11—Device type
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】配線容量の増大を最小限に抑えつつ、クロック
スキューの問題を解決したクロック分配線を備えた半導
体集積回路を提供する。 【構成】リング状の外部にも論理演算部が配置されるよ
うに、入出力部から離れた内側に形成されたリング状の
クロック幹線１５を備えた。
スキューの問題を解決したクロック分配線を備えた半導
体集積回路を提供する。 【構成】リング状の外部にも論理演算部が配置されるよ
うに、入出力部から離れた内側に形成されたリング状の
クロック幹線１５を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
ＬＳＩチップ上に形成されるクロック分配回路に特徴を
有する半導体集積回路に関する。
ＬＳＩチップ上に形成されるクロック分配回路に特徴を
有する半導体集積回路に関する。
【０００２】
【従来の技術】ＬＳＩには、ＬＳＩ内部の順序回路の動
作タイミングを決定するために外部からクロック信号が
入力される場合が多い。このクロック信号が伝達される
クロック信号線には、通常、多数のフリップフロップや
ラッチが接続されており、クロック信号のタイミングに
ずれがあると誤動作（クロックスキュー）を生じる。こ
のクロックスキューを防止するため、従来は、フリップ
フロップや、ラッチへ供給されるクロックのタイミング
を揃えるため、クロック配線を駆動する複数のバッファ
の負荷が等しくなるように、設計に制限を加える方法が
一般的であった。
作タイミングを決定するために外部からクロック信号が
入力される場合が多い。このクロック信号が伝達される
クロック信号線には、通常、多数のフリップフロップや
ラッチが接続されており、クロック信号のタイミングに
ずれがあると誤動作（クロックスキュー）を生じる。こ
のクロックスキューを防止するため、従来は、フリップ
フロップや、ラッチへ供給されるクロックのタイミング
を揃えるため、クロック配線を駆動する複数のバッファ
の負荷が等しくなるように、設計に制限を加える方法が
一般的であった。
【０００３】
【発明が解決しようとする課題】しかし、このような制
限のあるクロック配線を設計するのは、設計者にとって
多大な負荷である。この問題を解決するため、クロック
配線を格子状に配線する手法（特開平３−２３２２６７
号公報、特開平４−４８７７８号公報参照）や、回路ブ
ロックを囲むようにクロック配線をする手法（特開昭６
３−１０７３１６号公報参照）が提案されているが、こ
れらの手法は配線抵抗の低下には有効だが、反面、配線
容量が増大するため動作速度の低下や消費電力の増大を
招くという欠点がある。
限のあるクロック配線を設計するのは、設計者にとって
多大な負荷である。この問題を解決するため、クロック
配線を格子状に配線する手法（特開平３−２３２２６７
号公報、特開平４−４８７７８号公報参照）や、回路ブ
ロックを囲むようにクロック配線をする手法（特開昭６
３−１０７３１６号公報参照）が提案されているが、こ
れらの手法は配線抵抗の低下には有効だが、反面、配線
容量が増大するため動作速度の低下や消費電力の増大を
招くという欠点がある。
【０００４】本発明は、上記事情に鑑み、配線容量の増
大化を最小限に抑えつつ、クロックスキューの問題を解
決したクロック分配回路を備えた半導体集積回路を提供
することを目的とする。
大化を最小限に抑えつつ、クロックスキューの問題を解
決したクロック分配回路を備えた半導体集積回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、多数の論理ゲートが配列された
論理演算部と、論理演算部を取り巻く、入出力バッファ
が配列された入出力部とを備えた半導体集積回路におい
て、上記論理演算部の、互いに対向する２つの端辺の中
央どうしを結ぶ、クロック信号を伝達する第１のクロッ
ク幹線と、上記論理演算部が、取り囲んだ内部および外
部双方に広がるようにリング状に形成されるとともに、
その論理演算部の、少なくとも外部に広がる部分に、ク
ロック信号を伝達するクロック支線が延びる、上記第１
のクロック幹線と接続された第２のクロック幹線とを備
えたことを特徴とするものである。
明の半導体集積回路は、多数の論理ゲートが配列された
論理演算部と、論理演算部を取り巻く、入出力バッファ
が配列された入出力部とを備えた半導体集積回路におい
て、上記論理演算部の、互いに対向する２つの端辺の中
央どうしを結ぶ、クロック信号を伝達する第１のクロッ
ク幹線と、上記論理演算部が、取り囲んだ内部および外
部双方に広がるようにリング状に形成されるとともに、
その論理演算部の、少なくとも外部に広がる部分に、ク
ロック信号を伝達するクロック支線が延びる、上記第１
のクロック幹線と接続された第２のクロック幹線とを備
えたことを特徴とするものである。
【０００６】ここで、半導体集積回路の寸法に応じて、
必要ならば、上記第２のクロック幹線の内部に、その第
２のクロック幹線と同心的にリング状に形成された、上
記第１のクロック幹線と接続された１つもしくは複数の
第３のクロック幹線を備えてもよい。
必要ならば、上記第２のクロック幹線の内部に、その第
２のクロック幹線と同心的にリング状に形成された、上
記第１のクロック幹線と接続された１つもしくは複数の
第３のクロック幹線を備えてもよい。
【０００７】
【作用】本発明の半導体集積回路は、上記第１のクロッ
ク幹線と上記第２のクロック幹線とを備え、特に、その
第２のクロック幹線が、そのリング状の外部にも論理演
算部が配置されるように入出力部から離れた内側に形成
されており、論理演算部の、第２のクロック幹線の少な
くとも外側の部分に、その第２のクロック幹線からクロ
ック支線を延ばした構造を有しているため、後述する実
施例における従来例との比較で明らかなように、従来と
比べ、クロック幹線の総距離が短くて済む。したがっ
て、従来と比べ配線容量の増加、すなわち消費電力の増
大化と動作速度の低下を抑えつつクロックスキューが低
減されたクロック分配線が形成される。
ク幹線と上記第２のクロック幹線とを備え、特に、その
第２のクロック幹線が、そのリング状の外部にも論理演
算部が配置されるように入出力部から離れた内側に形成
されており、論理演算部の、第２のクロック幹線の少な
くとも外側の部分に、その第２のクロック幹線からクロ
ック支線を延ばした構造を有しているため、後述する実
施例における従来例との比較で明らかなように、従来と
比べ、クロック幹線の総距離が短くて済む。したがっ
て、従来と比べ配線容量の増加、すなわち消費電力の増
大化と動作速度の低下を抑えつつクロックスキューが低
減されたクロック分配線が形成される。
【０００８】なお、第２のクロック幹線及び第３のクロ
ック幹線の数、即ちリング状のクロック分配線の数は、
それらクロック分配線から延びるクロック支線が、その
半導体集積回路に要求される動作周波数等から定まる、
クロックスキューを生じない長さに収まるように定めら
れる。
ック幹線の数、即ちリング状のクロック分配線の数は、
それらクロック分配線から延びるクロック支線が、その
半導体集積回路に要求される動作周波数等から定まる、
クロックスキューを生じない長さに収まるように定めら
れる。
【０００９】
【実施例】本発明の実施例を図を使って説明する図１
は、本発明の一実施例の半導体集積回路におけるクロッ
ク分配線を示した図である。図示のように、この半導体
集積回路内の外周に入出力バッファ１１ａが配置された
入出力部１１が形成されており、クロック信号ＣＬＫは
入力バッファ１１１から入力され、クロックレシーバ１
１２に入り、ドライバ１１３に供給される。本図の場
合、垂直方向に延びる、基幹となるクロック配線１３
（本発明にいう第１のクロック幹線；幅は他の信号線よ
りも広い）に、コンタクト１４を介して、２つのリング
配線１５，１６が接続されている。本実施例では、これ
ら２つのリング配線１５，１６のうち、外側のリング配
線１５および内側のリング配線１６が、それぞれ、本発
明にいう第２のクロック幹線および第３のクロック幹線
と観念される。２つのリング配線の配置位置は、ダイサ
イズとそれらのリング配線１５、１６から順序回路１７
に接続したクロック支線１８で生じる遅延値どうしの最
大差がＬＳＩの動作タイミングに影響するか否かで決ま
る。
は、本発明の一実施例の半導体集積回路におけるクロッ
ク分配線を示した図である。図示のように、この半導体
集積回路内の外周に入出力バッファ１１ａが配置された
入出力部１１が形成されており、クロック信号ＣＬＫは
入力バッファ１１１から入力され、クロックレシーバ１
１２に入り、ドライバ１１３に供給される。本図の場
合、垂直方向に延びる、基幹となるクロック配線１３
（本発明にいう第１のクロック幹線；幅は他の信号線よ
りも広い）に、コンタクト１４を介して、２つのリング
配線１５，１６が接続されている。本実施例では、これ
ら２つのリング配線１５，１６のうち、外側のリング配
線１５および内側のリング配線１６が、それぞれ、本発
明にいう第２のクロック幹線および第３のクロック幹線
と観念される。２つのリング配線の配置位置は、ダイサ
イズとそれらのリング配線１５、１６から順序回路１７
に接続したクロック支線１８で生じる遅延値どうしの最
大差がＬＳＩの動作タイミングに影響するか否かで決ま
る。
【００１０】この値はＬＳＩの仕様からあらかじめ計算
でき、リング配線の必要個数は個々のケースで確定す
る。このようにクロック幹線とクロック支線を配置した
後に、配置配線プログラムによりプリミティブセルを配
置し、信号線とクロック支線を配線する。このとき、ク
ロック支線は最短の距離にあるリング配線から配線す
る。
でき、リング配線の必要個数は個々のケースで確定す
る。このようにクロック幹線とクロック支線を配置した
後に、配置配線プログラムによりプリミティブセルを配
置し、信号線とクロック支線を配線する。このとき、ク
ロック支線は最短の距離にあるリング配線から配線す
る。
【００１１】次に、最も外側のリング配線（図１に示す
リング配線１５）の配置位置について考察する。図２
は、図１に示す半導体集積回路の端部を拡大して示す
図、図３は円Ｗの内部をさらに拡大して示す図である。
先ず、リング配線の右上隅Ｐ点から、チップ中心０点と
入出力部１１１（図３参照）の右上の内側の隅Ｑ点とを
結ぶ線上のＳ2 点に引いた、クロック支線の長さをＬと
する。ここで、Ｓ2 点は、図３に示すように、ゲートア
レーが敷きつめられたゲートアレー敷き詰め領域１２１
右上隅の点を意味する。図３に示すように、通常、ゲー
トアレー敷き詰め領域１２１（本発明にいう論理演算
部）と入出力部１１１との間には、電源線１０１が配線
される。
リング配線１５）の配置位置について考察する。図２
は、図１に示す半導体集積回路の端部を拡大して示す
図、図３は円Ｗの内部をさらに拡大して示す図である。
先ず、リング配線の右上隅Ｐ点から、チップ中心０点と
入出力部１１１（図３参照）の右上の内側の隅Ｑ点とを
結ぶ線上のＳ2 点に引いた、クロック支線の長さをＬと
する。ここで、Ｓ2 点は、図３に示すように、ゲートア
レーが敷きつめられたゲートアレー敷き詰め領域１２１
右上隅の点を意味する。図３に示すように、通常、ゲー
トアレー敷き詰め領域１２１（本発明にいう論理演算
部）と入出力部１１１との間には、電源線１０１が配線
される。
【００１２】Ｓ2 点の位置を、図３に示すように、Ｑ点
から水平方向にｃ，垂直方向にｄ下がった位置とする
と、 ＜ＰＲ＞＝ｙ−ｄ ＜ＲＳ2 ＞＝ｘ−ｃ …（１） 但し、＜…＞はその両点間の距離を表す。が成立する。
（１）から、クロック支線の長さＬは、 Ｌ＝＜ＰＲ＞＋＜ＲＳ2 ＞ ＝ｘ＋ｙ−（ｃ＋ｄ） …（２） このクロック支線の長さがクロック支線に許容される最
長の長さ、即ち、そのクロック支線によるクロック信号
の遅れの許容限界となるように、リング配線の位置を定
めることにより、クロックスキューの生じないクロック
配線となる。
から水平方向にｃ，垂直方向にｄ下がった位置とする
と、 ＜ＰＲ＞＝ｙ−ｄ ＜ＲＳ2 ＞＝ｘ−ｃ …（１） 但し、＜…＞はその両点間の距離を表す。が成立する。
（１）から、クロック支線の長さＬは、 Ｌ＝＜ＰＲ＞＋＜ＲＳ2 ＞ ＝ｘ＋ｙ−（ｃ＋ｄ） …（２） このクロック支線の長さがクロック支線に許容される最
長の長さ、即ち、そのクロック支線によるクロック信号
の遅れの許容限界となるように、リング配線の位置を定
めることにより、クロックスキューの生じないクロック
配線となる。
【００１３】ｘとｙとの関係は、相似を使って ｙ／ｘ＝ａ／ｂ ∴ｙ＝ｘ・ａ／ｂ …（３） また、ｃ＋ｄ＝Ｄ（定数）と置き、（２）式は、 Ｌ＝ｘ（１＋ａ／ｂ）−Ｄ …（４） と表される。（４）式を変形してｘを求めると、 ｘ＝（Ｌ＋Ｄ）・ｂ／（ａ＋ｂ） …（５） （５）式を（３）式に代入して ｙ＝（Ｌ＋Ｄ）・ａ／（ａ＋ｂ） …（６） となる。
【００１４】（５），（６）式で表される（ｘ，ｙ）の
位置にリング配線上端隅Ｐ点がくるように、最も外側の
リング配線の配線位置が定められる。同心に配置される
リング配線の本数は、ａとｂのうち長い方について考
え、ここではａ＞ｂとすると、 （Ａ−ｙ）／（ｋ＋１）≦Ｌ＜（Ａ−ｙ）／ｋ …（７） を満足する整数がリング配線の本数となる。
位置にリング配線上端隅Ｐ点がくるように、最も外側の
リング配線の配線位置が定められる。同心に配置される
リング配線の本数は、ａとｂのうち長い方について考
え、ここではａ＞ｂとすると、 （Ａ−ｙ）／（ｋ＋１）≦Ｌ＜（Ａ−ｙ）／ｋ …（７） を満足する整数がリング配線の本数となる。
【００１５】図４は、リング配線が４本の場合の、本発
明に従ったクロック分配線のレイアウト図、図５は、ゲ
ート敷き詰め領域の寸法が図４の場合と同一の場合にお
ける、従来技術（特開昭４−４８７７８号公報に記載さ
れた手法）を参考にしたクロック分配線のレイアウト図
である。いずれもクロック支線の最長がＬとなるように
クロック幹線をレイアウトしている。
明に従ったクロック分配線のレイアウト図、図５は、ゲ
ート敷き詰め領域の寸法が図４の場合と同一の場合にお
ける、従来技術（特開昭４−４８７７８号公報に記載さ
れた手法）を参考にしたクロック分配線のレイアウト図
である。いずれもクロック支線の最長がＬとなるように
クロック幹線をレイアウトしている。
【００１６】図４では、縦に中央に延びる一本のクロッ
ク幹線を除き、リング配線の長さは、 ２０Ｌ＋３６Ｌ＋５２Ｌ＋６４Ｌ＝１７２Ｌ 図５では、 １８Ｌ×２＋１６Ｌ×１０＝１９６Ｌ となり、図４に示すレイアウトの方がクロック幹線の全
長が短くてすむ。すなわち、その分、クロック分配線の
配線容量の増大が抑えられ、クロックスキューを発生さ
せることなく、消費電力の低減と動作速度の向上が図ら
れる。
ク幹線を除き、リング配線の長さは、 ２０Ｌ＋３６Ｌ＋５２Ｌ＋６４Ｌ＝１７２Ｌ 図５では、 １８Ｌ×２＋１６Ｌ×１０＝１９６Ｌ となり、図４に示すレイアウトの方がクロック幹線の全
長が短くてすむ。すなわち、その分、クロック分配線の
配線容量の増大が抑えられ、クロックスキューを発生さ
せることなく、消費電力の低減と動作速度の向上が図ら
れる。
【００１７】図６は、リング配線が２本の場合の、本発
明に従ったクロック分配線のレイアウト図、図７は、ゲ
ート敷き詰め領域の寸法が図６の場合と同一の場合にお
ける、従来技術（特開昭４−４８７７８号公報に記載さ
れた手法）を参考にしたクロック分配線のレイアウト図
である。図６では、中央のクロック幹線を除き、リング
配線の長さは、 （４Ｌ＋６Ｌ）×２＋（７Ｌ＋９Ｌ）×２＝５２Ｌ 図７では、中央の幹線を除き、 ８Ｌ×６＋１０Ｌ×２＝６８Ｌ となる。
明に従ったクロック分配線のレイアウト図、図７は、ゲ
ート敷き詰め領域の寸法が図６の場合と同一の場合にお
ける、従来技術（特開昭４−４８７７８号公報に記載さ
れた手法）を参考にしたクロック分配線のレイアウト図
である。図６では、中央のクロック幹線を除き、リング
配線の長さは、 （４Ｌ＋６Ｌ）×２＋（７Ｌ＋９Ｌ）×２＝５２Ｌ 図７では、中央の幹線を除き、 ８Ｌ×６＋１０Ｌ×２＝６８Ｌ となる。
【００１８】このように、上記各実施例によれば、従来
と比べ短いクロック配線量でクロックスキューを防止で
きる。
と比べ短いクロック配線量でクロックスキューを防止で
きる。
【００１９】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、従来と比べクロック幹線の全長が短く
て済み、クロックスキューが防止され、またこれと共
に、消費電力の増加と動作速度の低下につながる配線容
量の増加が最小限に抑えられる。
積回路によれば、従来と比べクロック幹線の全長が短く
て済み、クロックスキューが防止され、またこれと共
に、消費電力の増加と動作速度の低下につながる配線容
量の増加が最小限に抑えられる。
【図１】図１は本発明の一実施例の半導体集積回路にお
けるクロック分配線を示した図である。
けるクロック分配線を示した図である。
【図２】図１に示す半導体集積回路の端部を拡大して示
す図である。
す図である。
【図３】円Ｗの内部をさらに拡大して示す図である。
【図４】リング配線が４本の場合の本発明に従ったクロ
ック分配線のレイアウト図である。
ック分配線のレイアウト図である。
【図５】図４の場合と比べゲート敷き詰め領域の寸法が
同一の場合における、従来技術（特開昭４−４８７７８
号公報に記載された手法）を参考にしたクロック分配線
のレイアウト図である。
同一の場合における、従来技術（特開昭４−４８７７８
号公報に記載された手法）を参考にしたクロック分配線
のレイアウト図である。
【図６】リング配線が２本の場合の本発明に従ったクロ
ック分配線のレイアウト図である。
ック分配線のレイアウト図である。
【図７】図６の場合と比べゲート敷き詰め領域の寸法が
同一の場合における、従来技術（特開昭４−４８７７８
号公報に記載された手法）を参考にしたクロック分配線
のレイアウト図である。
同一の場合における、従来技術（特開昭４−４８７７８
号公報に記載された手法）を参考にしたクロック分配線
のレイアウト図である。
１０ 半導体集積回路 １１ 入出力部 １２ 論理演算部 １３ クロック配線（第１のクロック幹線） １５ リング配線（第２のクロック幹線） １６ リング配線（第３のクロック幹線）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】 多数の論理ゲートが配列された論理演算
部と、該論理演算部を取り巻く、入出力バッファが配列
された入出力部とを備えた半導体集積回路において、 前記論理演算部の、互いに対向する２つの端辺の中央ど
うしを結ぶ、クロック信号を伝達する第１のクロック幹
線と、 前記論理演算部が、取り囲んだ内部および外部双方に広
がるようにリング状に形成されるとともに、該論理演算
部の、少なくとも外部に広がる部分に、前記クロック信
号を伝達するクロック支線が延びる、前記第１のクロッ
ク幹線と接続された第２のクロック幹線とを備えたこと
を特徴とする半導体集積回路。 - 【請求項２】 前記第２のクロック幹線の内部に、該第
２のクロック幹線と同心的にリング状に形成された、前
記第１のクロック幹線と接続された１つもしくは複数の
第３のクロック幹線を備えたことを特徴とする請求項１
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306527A JPH07169914A (ja) | 1993-12-07 | 1993-12-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306527A JPH07169914A (ja) | 1993-12-07 | 1993-12-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169914A true JPH07169914A (ja) | 1995-07-04 |
Family
ID=17958102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306527A Pending JPH07169914A (ja) | 1993-12-07 | 1993-12-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
-
1993
- 1993-12-07 JP JP5306527A patent/JPH07169914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |