JPH01143521A - 集積回路構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、集積回路に関するもので、より詳しくは−ド
ライバ回路がスイッチする際に生じるノイズが減少する
ように構成し配置した集積回路に関する。

Ｂ、従来技術及びその問題点 本発明は、高性能ドライバ回路によって発生するノイズ
の効果を制御する問題に関する。これらのドライバ回路
は一般に、超大規模集積回路（ＶＬＳＩ）技法によって
作成された半導体チップ上で、論理デバイスと一緒に使
用される。

従来技術の超大規模集積回路デバイスでは、使える出力
ドライバの数が多いこと、使用するデータ・バスの幅が
大きいこと、ドライバの性能が高速であることなどの要
因により、たとえばドライバの同時スイッチングによっ
て発生するノイズの制御が難しい。

典型的な従来技術の配置では、ドライバ回路のデータ・
ピンは、多数の異なる論理経路がらのスイツチング信号
を受は取るように接続されている。

一般に、これらの論理経路は、それぞれ物理的長さが異
なっている。したがって、従来技術のドライバ回路は、
最終状態に落ち着くまでに、１マシン・サイクル中に何
回もスイッチすることがある。

この複数回スイッチングが、スイッチング・ノイズのも
う１つの発生源である。

従来技術では、より高価でより複雑なチップ実装技術を
使用したり、ドライバのスイッチング時に発生するノイ
ズの量を制御しようとドライバ回路を修正したり、ドラ
イバの入力に接続される論理経路内での回路遅延を利用
して様々なドライバのスイッチング時間を分離したりす
ることにより、このノイズの問題を解決しようと試みて
きた。

従来技術は、主として、隣接する信号線相互間に結合さ
れたノイズ、及びチップの電力分配網で起こる誘導性は
ね返り（バウンス）を対象としている。これらの効果が
、関連するドライバ回路の誤スイッチングの原因となり
得ることが知られているためである。

従来技術では、チップ設計者は、一般に、より高価な実
装に起因する追加の生産コスト、またはより遅いドライ
バ速度やより長い論理経路による性能低下を甘受してき
た。

ノイズの効果を制御しようとする従来技術の試みには、
次のものがある。

米国特許第４５８７４４５号明細書は、集積回路パッケ
ージ（図示せず）中に形成されたデータ出力回路を開示
している。この特許の発明は、回路の電源を介して寄生
コンデンサ（第１図の０１ないしＣＮ）へ流れるノイズ
電流を排除することを狙いとしている。そのために、（
Ｔ１−ＴＮでの）入力データを（ＦＦ２２−１ないし２
２−Ｎでラッチされた）前のデータと比較する多数決回
路３０（第２図）を使っている。この比較の結果に応じ
て、入力データは、多数決回路を通過するとき、反転さ
れたり反転されなかったりする。゛反転されたデータは
、表記信号発生装置（ＦＦ３８）の動作により、回路の
出力端（Ｒ１ないしＲＮ）で、その初期入力状態に復元
される。その結果、回路の寄生キャパシタンスに関連す
る電圧のずれが最小になると言われている。

米国特許第４８１３７７１号明細書は、集積回路用ダイ
（第１図の１０）の対向する平行な両面上に位置する入
力パッド（１１）　、及びダイの他の２つの対向面上に
位置する出力パッド（１４）を含む方形の集積回路用ダ
イを開示している。ある種のチップ・コンポーネント、
具体的には、出力ドライバ・トランジスタ（５８）、論
理ゲート（１２）、及びドライバと関連するある種の抵
抗（５０）に接続されている３本のパワー・バス（２０
−１，２０−２，２Ｏ−３）のクリティカルな配置によ
り、寄生キャパシタンス及び寄生抵抗によって通常生じ
るスイッチング・ノイズが減少すると言われている。

米国特許第４６０９８３４号明細書は、半導体チップ上
に作成された論理ゲー）（１１）及び出力ドライバ回路
（３０）を開示している。ドライバ回路がスイッチする
とき、寄生インダクタンスト寄生キャパシタンスがノイ
ズを発生させ、このノイズ信号がスイッチしていない導
線に結合して、望ましくない効果を生じることが認めら
れている。

ノイズ信号の効果を相殺するため、ノイズ低減モジュー
ル（５０）が設けられている。このモジュールは、全ド
ライバ回路に共通のバス上に制御信号を発生させる。こ
の制御信号は、ノイズ信号を相殺するような形状と極性
をもつ。

従来技術は、ドライバのスイッチング・ノイズをある程
度減少させるものの、この減少は、一般に、より高価で
より複雑な実装を用いて実現されてきた。

Ｃ１問題点を解決するための手段 本発明は、チップ設計者が高速で高性能のドライバ回路
、比較的安価なチップ実装、あるいはより高速のサイク
ル時間を使用できるようにする、集積回路の構成と配置
を提供する。

そのために、ドライバ・エネーブル信号を使って個々の
ドライバ、または個々のドライバ・グループの複数回ス
イッチング・アクティビティを減少させる。これらのエ
ネーブル信号は、ドライバ・スイッチング時間を分離し
て、物理的にグループにまとめられたドライバのスイッ
チングが、マシン・サイクル中の異なる時点で起こるよ
うにする。

多重ドライバ・エネーブル信号を使用すると、マシン・
サイクル中の選択した時間に選択したドライバだけがス
イッチできるように、ドライバのスイッチング・アクテ
ィビティを制御することができる。

より具体的には、ドライバ・スイッチング時間を制御す
る多重ドライバ・エネーブル信号を設けて、この信号が
現われるマシン・サイクル中のそれぞれの時間を、厳密
に制御する。さらに、そのとき休止中のドライバ出力線
上にドライバのスイッチング・ノイズが結合しないよう
に、ドライバをチップ上で物理的にグループにまとめる
。

Ｅ、実施例 第４図は、本発明による、超大規模集積回路（ＶＬＳＩ
）チップのメモリ・コントローラ１０を有するデータ処
理システムまたはデータ処理機を示す。

この図では、メモリ取出し及びメモリ記憶の間中、ｖＬ
ＳＩメモリ・コントローラ・モジュール１０がデータの
流れを制御する。メモリ・コントローラ１０は、また、
システム・サービス・プロセッサ１１から要求されたと
き、サービス・プロセッサ１１に状況を知らせる。

メモリ１３とコントローラ１０の間に延びているデータ
・バス１２、及びコントローラ１０とＣＰＵ１５の間に
延びているデータ・バス１４は、共に、幅がたとえば７
５ビツトである。コントローラ１０とサービス・プロセ
ッサ１１の間に延びている状況バス１６は、幅２５ビッ
トである。ＶＬＳＩコントローラ・モジュール１０は、
たとえば、１５０本の両方向入出力線及び２５本のドラ
イバ入出力線を含んでいる。バス上でのデータ転送は、
５０ナノ秒を要し、マシン・サイクル合計時間は１００
ナノ秒である。サービス・プロセッサ１１がバス１７を
介してこのような転送を要求するとき、バス１６上で状
況転送が行なわれる。状況転送とデータ・バス転送の間
に、必要とされる時間関係はない。

第２図は、スイッチング中のドライバ２０と、２個の休
止ドライバ２１及び２２を示している。

本発明を使用しない場合、第２図の配置は、あとで述べ
るように、接地電位のはね返りノイズを受けやすい。

ドライバ２０ないし２２は、オフ・チップ・ドライバの
特徴を有する。すなわち、これらのドライバの出力線２
５．２７．２８は他のチップ（図示せず）への入力線と
して、チップから離れて接続されている。ドライバ２０
及び２１は、ドライバ２２と、ＶＬＳＩチップ上の同じ
接地回路部分２３を共用し、さらに、接地回路の一部分
２４も共用している。

ドライバ２０がスイッチすると、その出力線２５上の電
位がハイ状態からロー状態にシフトする。

このため、その出力線２５から接地回路２３．２４中へ
電荷を引き出すことにより、電流Ｉが流れる。電流Ｉの
大きさは、次式のように、キャパシタンス２Ｂ、及び線
２５の電位Ｖに関係している。

Ｉ＝Ｃ（ｄＶ／ｄｔ） 線８０の接地電位Ｖｇは、（ドライバ２２の存在を無視
すれば）次式のように、電流１１及び接地回路２３．２
４のインピーダンス（Ｒ１１Ｒ２、Ｌｓ、Ｌ２）に関係
している。

Ｖｇ＝Ｉ　（Ｒ１＋Ｒ２）　＋　ｄ　Ｉ／　ｄ　ｔ　（
Ｌ１＋Ｌ２）したがって Ｖｇ”Ｃ（ｄＶ／ｄｔ）　・（ＲＩ＋Ｒ２）＋Ｃ（ｄ２
Ｖ／ｄ　ｔ２）・（Ｌｌ＋Ｌ２）ドライバ２工は、スイ
ッチング・ドライバ２０と同じ接地回路２３を共用して
いるので、接地電圧Ｖｇのシフトがドライバ２１によっ
て感知される。ドライバ２０がローにドライブしている
場合には、ドライバ２１によってこの効果がその出力線
２７に伝達される。ドライバ２０がハイにドライブして
いる場合には、接地電圧Ｖｇのシフトによってドライバ
２１がオンになる。どちらの場合にも、接地電圧Ｖｇの
このはね返りにより、線２７上に、誤ったデータが現わ
れることがあり得る。

休止ドライバ２２は、スイッチング・ドライバ２０と接
地回路２３．２４の部分２４しか共用していないので、
それが受ける接地はね返りノイズは小さい。

ノイズ・パルスが発生するのは出力線２５上のロード電
圧が変化しているときだけなので、ドライバ２０で発生
される接地はね返りノイズ・パルスの幅は狭い。この幅
をスイッチング・ウィンドーと定義する゛。このスイッ
チング・ウィンドーの幅は、どれだけ時間が離れていれ
ば、ドライバが重なり合ってより大きなノイズ・パルス
を形成するようなノイズ・パルスを発生せずにスイッチ
できるかを記述するものである。スイッチング・ウィン
ドー内で多数のドライバがスイッチする場合には、Ｖｇ
がドライバ・スイッチング数の関数として増加し、した
がって、受信側のチップがスイッチしているいくつかの
ドライバを見誤る公算も大きくなる。

第２のノイズ源は、結合ノイズ、すなわち、１対の線相
互間で容量的または誘導的に結合されたノイズである。

第３図を使って、このノイズ発生源について説明する。

第３図は、スイッチング中のドライバ２０と、２個の休
止ドライバ２１及び２２を示している。

本発明を使用しない場合、第３図の配置は、あとで説明
するように、誘導的に結合したノイズの伝播を受けやす
い。

各ドライバとその当該の受信側チップ（図示せず）の間
に延びている出力線２５．２７．２ｇが示されている。

ドライバ２０及び２１の出力線２５．２７が電磁界２９
．３０によって連結されていることに留意されたい。こ
の連結は、カード上またはＶＬＳ　Ｉモジュール上のど
ちらかに存在する。また、ドライバ２２の出力線２８は
線２５と線２７のどちらにも連結されていないことにも
留意されたい。

ある導線を通過する信号により、その導線の周囲の空間
に、電磁界２９．３０が惹起される。この電磁界は、こ
の電磁界を通過する別の導線中に信号を誘導する。

ドライバ２０がハイ状態からロー状態にスイッチする場
合、線２５を介して、その受信側チップ（図示せず）の
入力に信号が送られる。ドライバ２１が状態を変化させ
ない場合でも、この信号によって生じる電磁界２９．３
０のために、出力線２７上に電圧及び電流が現われる。

このノイズ信号は、ドライバ２１の受信側チップ入力に
は、誤ったデータとして見えることがある。ドライバ２
２の線２８はドライバ２０の線２５に結合されていない
ので、ドライバ２０がスイッチするとき、ドライバ２２
の受信側チップにはノイズが現われない。

線２５と２７の間の誘導的連結の緊密さは導線同士がど
れほど平行になっているか、導線同士がどれほど近接し
ているか、及びそれらが互いに連結されながらどれだけ
遠くまで走っているかに依存する。ノイズの量は、導線
同士がどれほど緊密に結合しているか、どれだけ多くの
導線が結合されスイッチングしているか、及びスイッチ
ング・ドライバがどれだけ速く状態を変化させるかの関
数である。

ＶＬＳ　Ｉモジュール上では、接地電位はね返りノイズ
も誘導結合ノイズも存在し、ノイズ問題に寄与している
。入出カスイツチング・アクティビティに課されている
制限が、この両方のノイズ成分の最悪の寄与の原因とな
る。

第１図は、本発明に従って構成し配置した共通の接地バ
ス（図示せず）を共用する多数の個々のドライバ回路を
示している。これらの個々のドライバは同じ接地バスを
共用しているので、せいぜいｒＸＪ個のドライバが同時
にスイッチすることが望ましい。この数Ｘは通常大きな
数であるが、本発明の説明では、第１図の場合、数Ｘを
仮りに１とする。ドライバ自体が、何らかの通常の内部
回路構成であってよい。すなわち、これらのドライバの
内部回路構成は示してない。

ドライバのうち３個を、ドライバ４０、ドライバ４１、
ドライバＮで示しである。たとえば、これらのドライバ
はオフ・チップ・ドライバであり、すなわち、ドライバ
の出力が他のチップ（図示せず）の入力線に入力信号と
して供給される。

第１図には、本発明で考えているドライバがすべて示す
れてはいない。このことは、破線４６で示されている。

例を挙げると、１０個ないし５００個のドライバ４０な
いしＮを、方形のＶＬＳ　Ｉチップの周囲に配置するこ
とができる。このようなチップは、その４つの辺が、た
とえば０．１ないし０．５インチの長さである。このよ
うなチップ７０を第５図に示す。

ドライバ４０ないしＮは、それぞれ第１図に線４２．４
３、Ｎで示した出力線を備えている。各出力線４２．４
３．Ｎに隣接して、出力信号の波形４４．４５、Ｎが示
しである。本図を見るとわかるように、本発明によると
、マシン・サイクル中の異なる時点ｊｌ、ｔ２、ｔＮで
、サンプルの各出力波形４４．４５、Ｎがスイッチする
、すなわち状態を変える。

各ドライバは、また、入力信号線４７．４８、Ｎを備え
ている。これらの入力線は論理ゲート手段６０から入力
信号を受は取る。各入力信号線４７．４８、Ｎに隣接し
て、サンプルの入力信号が示しである。これらの入力信
号は論理ゲート手段６０から来たもので、サンプルの各
入力信号は、多数の予備信号遷移４９及び最終定常状態
条件５０を含むものとして示しである。

さらに、各ドライバは、エネーブル信号入力線５１．５
２、Ｎを備えている。これらの各エネーブル入力信号線
に隣接して、エネーブル信号５３．５４、Ｎが示しであ
る。エネーブル信号５３．５４、Ｎは、マシン・サイク
ル中の異なる時点ｔ１、ｔ２、ｔＮで起こる正の遷移を
有するものとして示しである。ドライバのエネーブル信
号入力線でエネーブル信号の遷移が起こると、ドライバ
はその入力信号線４７．４８、Ｎ上にそのとき存在する
入力信号を感知することが可能となる。

第１図の構成及び配置に用いられるコンピュータ・プロ
セッサ・システムはどんなタイプのものでもよく、−例
が第４図のものである。このような機械は、反復するマ
シン・サイクルをもたらすものでなければならず、その
少なくとも一部のマシン・サイクルの間、ゲート手段６
０の状態を照会することが必要である。マシン・サイク
ルの例は、１０ないし１００ナノ秒の長さである。

このようなサンプルのデータ処理システムでは、線５１
．５２、Ｎに供給されるエネーブル信号が、ドライバ数
に等しい数の複数の時間的に隔たった信号を生じさせる
。その結果、同時に２個のドライバがスイッチすること
がなくなる。たとえば、時間ｔ１ないし１Ｎで起こるエ
ネーブル信号遷移は、マシンのそのサイクル・タイムを
通じて、等間隔で発生する。たとえば、サイクル時間が
１００ナノ秒の場合、このサイクルの最初の５０ナノ秒
にｔｌないしｔＮが発生し、サイクルの残りの５０ナノ
秒が信号伝播用に利用できる。

第１図に示した代表的な時間関連事象ｔｌ、ｊ２、ｔＮ
は、あるマシン・サイクルを通じて、漸次増大する時間
に発生する。つまり、時点ｔ１で起こる事象は、時間ｔ
２で起こる事象以前に起こり、以下同様である。すなわ
ち、ドライバ４０の出力は時点ｔｌにスイッチでき、ト
ライバ４１の出力はあとの時点ｔ２にスイッチでき、最
後のドライバＮの出力はさらにあとの時点ｔＮにスイッ
チできる。スイッチング時間ｔ１ないしｔＮは、すべて
同一マシン・サイクル内で生じ、２つのスイッチング時
間が一致することはない。たとえば、時点ｔ１はマシン
・サイクルの始めに起こり、時点ｔＮはマシン・サイク
ルの真中近くで起こる。

上述のように、ドライバ４０．４１、Ｎの入力信号線４
７．４８、Ｎは、論理ゲート手段６０から来ている。論
理ゲート手段とドライバは同じ半導体チップ（図示せず
）上にある。論理ゲート手段６０は、多くの形状をとる
ことができる。論理ゲート手段６０の厳密な形状がどう
であるかは、本発明にとって重要ではない。周知のよう
に、各ドライバ・入力信号線４７．４Ｂ、Ｈに多数の個
別の論理ゲートを接続してもよい。

入力信号線４７．４８、Ｎに供給される様々な論理信号
は、入力信号が実際にその定常状態値５０に落ち着かな
いうちに起こる多数の予備スイッチング遷移４９を含ん
でいる。信号過渡状態４９及び最終信号値５０が、各ド
ライバ４０１４１、Ｎの入力信号線４７．４８、Ｎに対
して示しである。

本発明によると、各ドライバ４０，４１、Ｎｊｌ、エネ
ーブル信号線５１．５２、Ｎを含んでいる。

これらの各エネーブル信号線に、エネーブル信号５３．
５４、Ｎが供給される。本発明の特徴は、ドライバ４０
．４１、Ｎが、第１図に時間ｔ８、ｔ２、ｔＮで表した
異なる時点でエネーブルされるように条件づけられるこ
とである。

ドライバ４０１４１、Ｎの各入力線４７．４８、Ｎに関
連する入力論理信号４９ないし５ｏは、これらの入力論
理信号が取り得る形状の３つの代表例を示している。具
体的には、ドライバ４ｏの場合、ドライバが時点ｔ！で
エネーブノＣされる以前に、信号遷移４９が起こる。す
なわち、ドライバ４１では、ドライバが時点ｔ２でエネ
ーブルされる以前にすべての信号遷移４９が起こり、ド
ライバＮでは、ドライバＮがエネーブルされる時点ｔＮ
より前にすべての信号遷移４９が起こる。

その結果、最初のスイッチング入力信号をドライバに供
給する際に、様々のドライバへの入力信号が重なり合う
ことがあるものの、同時に２個のドライバがエネーブル
されることはないので、２個のドライバが入力信号のこ
のような重なり合いに応答することはない。第１図の出
力４４．４５、Ｎを見ればわかるように、本発明の構成
及び配置は、任意の２個のドライバのスイッチング・ア
クティビティの重なり合いを防止する。

本発明では、たとえば第１図にドライバＮの入力側導線
Ｎと関連して示した信号遷移４９などの入力信号遷移に
ドライバが応答しないので、ドライバのスイッチング・
アクティビティは減少する。

さらに、本発明では、各ドライバのエネーブル入力線５
１．５２、Ｎに供給される様々なエネーブル信号によっ
て制御される、マシン・サイクル中の特定の既知の時点
で、各ドライバをスイッチさせる。

これらのエネーブル信号を制御された形で発生させ、そ
れにより、ドライバ・スイッチング・アクティビティの
必要な分離を確保しなければならない。これは、当分野
の熟練技術者にとって明白な多数の方法で実行できる。

たとえば、多重水晶制御発振器（図示せず）を使って、
多重エネーブル信号５３．５４、Ｎを発生させてもよい
。

本発明のさらに１つの特徴は、同期レベル感知可能走査
設計（ＬＳＳＤ）の機械でこれらのドライバを使用する
場合に発揮される。このような機械では、各マシン・サ
イクル中に、論理回路の安定性を保証しておかねばなら
ないごく短い期間が存在する。したがって、レベル感知
可能走査設計型の機械は、他のどんな時間にも、本質的
にノイズを感知しない。

本発明によると、同時に機能的にスイッチするすべての
ドライバは、チップ上の第１の場所に物理的にまとめら
れる。通常、１グループのドライバは、第４図のデータ
記憶など同じ機能をも実行する。さらに、この同じ時間
に機能的に安定しているすべてのドライバも、前期第１
の場所から離れた第２の場所（またはその他の場所）に
まとめられる。このようにして、スイッチング中のドラ
イバと安定なドライバの間でのノイズ結合の可能性が減
少する。このため、あるグループのドライバがスイッチ
しても、他の安定なドライバにノイズが結合されない。

実際には、スイッチング中のドライバ・グループと同じ
物理的場所から安定なドライバをすべて排除するのは難
しい。こうした状況では、後で第６図に関して説明する
ように、第１図に示すような本発明の上記のエネーブル
信号の実施態様が重要となる。

第５図は、チップ７０がドライバ・グループ７１．７２
．７３．７４を含む、隔置された物理的場所にあるドラ
イバ・グループの例を示している。

こうした構成及び配置では、グループ７１のドライバは
、上記のような機能グループである。ドライバ・グルー
プ７２．７３．７４も、それぞれ機能グループである。

本発明の特徴として、各ドライバ・グループ７１ないし
７４は、それ自体の絶縁接地バスを有する。第５図では
、これらのバスは７６．７７．７８．７９として示しで
ある。この機能により、やはりスイッチング・ノイズに
よる誤動作の可能性が減少する。

第５図のＶＬＳＩチップ７０では、任意のあるグループ
のドライバ７１ないし７４のドライバ出３０に示すよう
に）他のドライバ・グループのドライバ出力線と誘導的
に連結されない。つまり、たとえば、ドライバ・グルー
プ７１の出力線には互いに連結されているものもあるが
、それらもチップ７０の他の３辺上に位置するドライバ
・グループ７２ないし７４の出力線とは連結されない。

具体的には、ドライバ・グループ７４のドライバ出力線
６１の一部は、互いに誘導的に連結するが、それらも他
の任意のドライバ・グループの出力線６２、Ｅ３３．８
４とは連結されない。

さらに、各ドライバ・グループ７１ないし７４は、第２
図の２３．２４に示すような別々の接地回路を備えてい
る。本発明のこの特徴は、第５図の７７ないし７９にも
見られる。

ドライバのグループ化、及びドライバのスイッデータを
記憶する働きをするコントローラ１０のドライバを１つ
のグループにまとめて、第１の期間中に順次スイッチさ
せることができる。データを取り出す働きをするコント
ローラ１０のドライバを１つのグループにまとめて、異
なる期間中に順次スイッチさせることができる。状況を
知らせるコントローラ１０のドライバは、１つのグルー
プにまとめることができるが、いつでもスイッチできる
。

この例の配置では、取出し機能に関連するドライバのグ
ループをチップの右端に配置し、記憶機能に関連するド
ライバのグループをチップの左端に配置し、状況機能に
関連するドライバのグループをチップの下端に配置する
ことができた。

第６図の構成及び配置を考慮すると、本発明の様々な態
様の組合せが理解できる。

ただし、まず、従来技術では、ドライバ数がある最大数
を超えると発生するスイッチング・ノイズの量によりド
ライバのスイッチングに誤りが生じるので、個々のドラ
イバはこの最大数しか同時にスイッチできないことを考
慮されたい。この最大数をドライバ４個と仮定しておく
。

第６図は、各グループがそれぞれ４個の個別ドライバか
ら構成されている、６つのグループ１７０．１８０，１
９０．２００，２１０．２２０を示している。グループ
１７０と１８０で第１の機能グループを構成し、グルー
プ１９０と２００で第２の機能グループを構成するのに
対し、２１０及び２２０のドライバは必すしも機能グル
ープの１部ではないが、グループ１７０．１８０．１９
０．２００のドライバがスイッチするとき休止している
ことが知られている。この例では、グループ２１０及び
２２０を異なる物理的場所にある別個の接地バスに移動
させるのは不可能である。本発明を使用すると、グルー
プ１７０．１８０．１９０．２００中の１６個のドライ
バはすべて同一サイクル中にスイッチすることができな
い。

具体的には、本発明の一態様によれば、個々のドライバ
１０１．１０２．１０３．１０４から構成されるドライ
バ・グループ１７０がすべて、導線１０９からのエネー
ブル信号により、時点ｔ１でエネーブルされる。線１１
０に供給されるエネーブル信号により、個別ドライバ１
０５．１０Ｂ、１０７．１０８を含む第２のドライバ・
グループ１８０は、同一サイクルのより後の時点ｔ２で
エネーブルされる。

グループ１７０及び１８０のドライバがスイッチする期
間中、グループ２１０の４個のドライバは休止している
。この実現態様の結果、同時に４個のドライバだけが、
共通の接地バス１００でスイッチできる。つまり、仮定
した４という限界が破られていないので、グループ２１
０の休止ドライバに過度のノイズが結合されることが防
止される。

本発明のもう１つの態様によれば、上述の３つのドライ
バ・グループ１７０１１８０．２１０は共通の接地バス
１００に接続され、上述の３つのドライバ・グループ１
９０．２００１２２０は異なる接地バス１４０に接続さ
れる。この意味で、接地バスの使い方から見て、より大
きな２つのドライバ・グループ（１７０１１８０１２１
０と１９０．２００，２２０）が形成されると言えよう
。

−これらのより大きな２つのグループの個別ドライバは
異なる接地バスを有しくまた、恐らくは、第５図に関し
て説明したように互いに隔置されている）ので、上記の
ｔｌ及びｔ２のエネーブル信号を、それぞれドライバ・
エネーブル信号線１５０及び１６０に供給することもで
きる。ただし、設計者は線１５０及び１８０に、ｔ３や
ｔ４などその他の２個のエネーブル信号を使うように選
択することもできる。

つまり、仮定した制約条件の場合、従来技術では１サイ
クルで４個の個別ドライバしかスイッチできないのに対
し、本発明では、第６図に示されているように、同じサ
イクル中に１６個の個別ドライバがスイッチできる。前
述のように、第６図のエネーブル信号はサイクルの最初
の部分で発生され、したがうて、サイクルの残りの部分
を使って、論理ゲート手段６０の出力線からくる信号（
Ｓ）を伝播して個々のドライバ回路の信号入力線に供給
することが可能となる。

Ｆ４発明の効果 この構成及び配置は、ドライバがスイッチする際に発生
するノイズによって通常起こる有害な効果を最小限にす
る。

【図面の簡単な説明】

第１図は、本発明のいくつかのドライバ回路を、ドライ
バに供給される論理入力信号の例、各ドライバに供給さ
れる様々なエネーブル信号、及びドライバが発生させる
出力信号の例と共に示す図である。 第２図は、接地電位はね返りノイズによって起こる問題
を説明するための、共通の接地回路要素を有する３個の
ドライバを示す図である。 第３図は、結合ノイズ現象を説明するための、第２図の
３個のドライバを示す図である。 第４図は、本発明によるデータ処理システムを示す図で
ある。 第５図は、本発明の絶縁接地バス機能に従って行なった
、第１図に示したタイプの４グループ分けを示す図であ
る。 第６図は、（１）様々なエネーブル信号と、（２）本発
明の絶縁接地バス機能の組合せを示す図である。 １０・・・・メモリ・コントローラ・モジュール、１１
・・・・サービス・プロセッサ、１２．１４・・・・デ
ータ・バス、１３・・・・メモリ、１５・・・・ＣＰＵ
。 １６・・・・状況ハス、１７・・・・バス、４０．４１
、Ｎ・・・・ドライバ、４７．４８、Ｎ・・・・入力信
号線、４９・・・・信号過渡状態、５０・・・・定常状
態、５１．５２、Ｎ・・・・エネーブル信号線、６０・
・・・論理ゲート手段。 −一晴間 〇 一一一一伽吟聞 ＋１％関 第３図 ［− 第４図

Claims (1)

1. 【特許請求の範囲】 　基板上に集積された複数個の論理手段と、 それぞれスイッチング信号入力手段、エネーブル信号入
   力手段、及び信号出力手段を有する複数個のドライバ回
   路と、 上記複数個のドライバ回路のスイッチング入力手段を上
   記論理手段へ接続する手段と、 相互に異なった時刻に発生する個別的な各エネーブル信
   号を、上記複数個のドライバ回路の個数と少なくとも同
   数である複数個供給することができるエネーブル信号の
   源と、 上記複数個のエネーブル信号のうちの異なった１つを、
   上記複数個のドライバ回路の信号出力手段のスイッチン
   グ動作が同時に重なって生じないようにずらせて、上記
   ドライバのエネーブル信号入力手段の異なった１つへ供
   給する手段と、を備えた集積回路構成。