JPH022416A - 分布プリチヤージ・ワイヤｏｒ母線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積論理回路に関し、更に詳細には、母線ワイ
ヤと母線ワイヤにその長さに沿う異なる点で結合してい
る複数の母線回路とを備えたワイヤＯＲ母線回路に関す
る。

〔従来の技術〕

ワイヤＯＲ母線回路はデイジタルコンピュータにおいて
中央処理装置（ＣＰＵ）、ランダムアクセスメモリ（Ｒ
ＡＭ）、コンピュータ周辺装置（入出力装置）などのよ
う外側々のコンピュータ構成要素を相互接続するのに使
用される。当業者に公知の代表的な母線構造はカリフォ
ルニヤ州サンタクララにあるインテル社のマルチパス■
およびマルチパス■、およびフユーチ五アバス（Ｆｕｔ
ｕｒｅＢｕｓ）であシ、これはＩＥＥＥ（委員会８９６
．１）により標準として採用されている。この種の母線
構造は成る母線結合要素から他の母線結合要素ヘアドレ
ス、データ、および制御情報を伝達する送信線路として
働く複数のワイヤから構成されている。これらの送信線
路は通常、ディジタルの１と０とを表わす高電圧状態と
低電圧状態との間で動作する二母綜ワイヤは通常その高
電圧状態にあるようにバイアスされている。母線ワイヤ
は各結合要素内の母線ドライバ回路によりその低電圧状
態に選択的に引き下ろされる。

更に詳細に述べれば、各母線結合要素（ＣＰＵ。

ＲＡＭ、入出力装置など）は母線ワイヤをその通常の高
電圧状態からその低電圧状態に引き下げるように動作す
ることができる。ワイヤＯＲ母線という表現は各ワイヤ
がどれか一つの母線ドライバに応じてその状態を変える
ことによシＯＲゲートとして動作するという概念を持っ
ている。

三つの現象が組合わさって母線ワイヤの一端で生ずる遷
移を母線ワイヤの反対の端で充分且つ確実に検出するこ
とができる速さを制限している。

（１）個々の母線ワイヤに結合している母線要素ドライ
バによシ゛行われる高状態から低状態へのおよびその逆
の遷移には有限な時間が必要である。（２）遷移が母線
ワイヤの一端で行われれば、この遷移がその一端から母
線ワイヤの反対端に接続されている要素まで伝わるのに
有限の時間が必要でちる。

（３）一つの状態から次の状態への遷移は通常母線ワイ
ヤに短い、減衰振動あるいはリンギングを伴う。

検出速さに関するこの制限により母線サイクル速度、す
なわち、母線が同期化されるククック速さ（ＭＨｚで表
わす）Ｋ上限が課される。

〔発明が解決しようとする問題点〕

遷移時間すカわち立上シ時間を減らして鋭いパルス縁を
生ずるように従来使用されている一つの方法は母線バイ
アス抵抗のインピーダンスを減らし、対応−して母線結
合要素の母線ドライバトランジスタの電力定格を増すこ
とである。この解決法は母線結合要素が非常カ大規模集
積回路（ＶＬ８　Ｉ回路）の場合には受容できない。Ｖ
ＬＳ１回路の場合、各回路チップにおける電力消費はチ
ップ上の能動および受動の装置の数を限定する重大な因
子であυ、従ってｅｈｖドライバトランジスタの大きさ
は可能なかぎシ小さくしておくべきである。

速さを増すのに従来使用されて来た別の方法は母線を三
つの電圧レベルで動作させ（従って３状態母線を形成）
、２状態母線におけるようなプルダウン装置ばかりでな
くプルアップ装置（トランジスタ族ｇＬ）を設けるとと
である。母ＩＩｉ！遷移は、維持されていて１回路要素
のプルダウン装置によシ解放される母線低状態と他の回
路要素のプルアップ装置によシ作られる母線高状態との
間で発生する。この３状態動作モードは、スイッチング
中、プルアップ装置とプルダウン装置とが共に瞬時では
あるが同時に通電し、電圧源から大地への低インピーダ
ンス径路を形成するという欠点を有している。同期化に
ついては、３状態動作は母線低状態と母線高状態との間
の母線遷移中に、母線の反対端に接続されている回路要
素間の伝播時間が２倍必要になる。対照的に、ワイヤＯ
Ｒ母線は母線ワイヤの一端から他端までの最大わずか１
伝播の期間中にその低状態からその高状態になる。この
形式の母線では、低から高への完全遷移は一つの１ルダ
ワン装置が母線を解放したときに生ずる。

本発明の目的はパルス立上り時間と電力消費との関係が
最適で、当業者に既知の同様の装置と比較して振動ある
いはリンギングの少いワイヤＯＲ母線回路を提供するこ
とである。

〔問題点を解決するための手段〕

上記の目的は母線ワイヤにその長さく沿う異なる点で接
続された複数の母線結合回路を設ける本発明により達成
される。各母線結合回路は従来どおりの母線ドライバを
備えており、これはたとえげ比較的大きなトランジスタ
および母線プリチャージ回路から構成することができる
。各母線結合回路の母線プリチャージ回路は制御信号に
応じて小さな局部的プリチャージパルスを母線ワイヤに
印加する。制御信号は電気プリチャージパルスがデータ
信号の予想される遷移のほぼ瞬間に各母線結合器によシ
実買上同時に母線ワイヤに加えられるようにデータと同
期して各母線結合回路に加えられる。

このようにして、母線ワイヤはその長さに沿う、母線結
合器が接続されている各点で小さな電荷を受取る。母線
はこれによシ遷移を見越してプリチャージされる。プリ
チャージ電荷は母線上の任意の所定の点で電圧レベルを
実質的に変化させるのに充分であるが、その全体の効果
は母線遷移の立上り時間がかなシ減るということである
。特にプリチャージ電荷は充電点の直近で母線ワイヤと
母線ドライバトランジスタとで形成された容素性負荷を
プリチャージするのに充分である。

プリチャージ電荷は母線の長さに沿う多数の点にある各
母線プリチャージ回路により母線に注入されるので、母
線ワイヤ全体はデータ遷移を見越して電荷を受取る。そ
の結果、母線全体の電圧レベルを変えるのに単独の、大
きな母線ドライバトランジスタが不要になる。

本発明には母線回路に使用する各種母線ドライバトラン
ジスタの大きさを減らすこと、およびデータ信号の低か
ら高への遷移の立上り時間を実質上増すことが可能にな
るという長所がある。加えて、プリチャージは母線ワイ
ヤに沿う各点で母線ワイヤに注入されるので、隣接する
母線線路に誘導結合を生ずる可能性のある振動あるいは
リンギングが実質的に減少する。

本発明には立上り時間が速いので母線回路をよシ速いク
ロック速度で動作させることができるという長所もある
。

本発明は更に、当業者に既知の同様の回路と比較して、
同じ電力消費量で母線に加えられるディジタルデータ信
号の立上シ時間を減らし、あるいは同じ立上シ時間で電
力消費量を減らして動作するワイヤＯＲ回路が提供され
るという利点を備えている。

〔本発明を実施する最良の態様〕

第１図はブロック図の形で示した多数の異なる回路に複
数の点１２で接続された１本の母線ワイヤ１０を示して
いる。各回路ブロック１４は、ＣＰＵ、ＲＡＭ、周辺装
置などのような、母線に接続される別々の回路要素を表
わしている。

ディジタルコンピュータのような複雑な回路では、母線
はアドレス、データ、および制御情報を一つのシステム
回路要素から他へ伝達する複数のワイヤから構成されて
いることが理解されるであろう。従って、第１図には１
本の母線ワイヤ１０しか示してないが、このようなシス
テムは母線ワイヤ１０について示したと同じ方法で接続
されている比較的多数のこのような母線ワイヤを備えて
いる。

母線ワイヤ１０は一端が抵抗器Ｒ１とＲ２とにより、他
端が電源ＶＣＣと大地とに接続されている抵抗器Ｒ３と
Ｒ４とにより終端している。母線ワイヤ１０は従ってＶ
ＣＣとの間のどとかのバイアス電圧レベルにバイアスさ
れている。抵抗器の典型的な値は次のとおりである。

Ｒ１＝Ｒ３＝１２０オームから２００オーム。

Ｒ２：Ｒ４＝２８０オームから４６０オーム。

母線ワイヤ１０は高電圧レベルと低電圧レベルとの間で
動作する。高電圧レベルはバイアス電圧で規定される。

母線ワイヤはシステム回路要素１４の母線ドライバ回路
２２の一つが接地されると低電圧レベルに引き下げられ
る。母線ワイヤ１０はシステム回路要素のどれか一つに
よシ引下げられるととができるので、ワイヤＯＲ母線と
言う。

各回路要素１４は線路１８を経由するシステムクロック
信号と線路２０を経由するプリチャージパルス制御信号
とを受取る。通常、母線′はシステムクロックの半分の
速さのクロック速さで動作する。たとえば、システムク
ロックが３２ＭＨｚで動作すれば、母線クロックは１６
ＭＨｚ　　で動作する。母線ワイヤ１０の高レベルと低
レベルとの間の遷移は母線クロック５８で規定される各
母線すィクルの始めと終シとの１／４サイクル後に開始
される。、・母線ワイヤのレベルは各母線サイクルの終
りで遷移の開始直前に回路要素１４により評価され、す
なわち読泡られる。

各システム回路要素１４は第１因にブロック２２で示し
た母線ドライバ回路を備えている。母線ドライバ回路は
母線ワイヤ１０と大地との間に接続された比較的大きな
トランジスタを備えている。

このドライバトランジスタが隷寥辿すると、母線１０は
大地に接続されその低電圧レベルに引き下げられる。

本発明によれば、各母線ドライバ回路２２はそれに関連
してプリチャージ回路１６を備えており、これは母線の
予想される各遷移の瞬間に所定量の電荷を母線に落し込
む。母線に加えられる電荷は第１図に破線２４で示しで
ある。母線に供給される全電荷は比較的少いが、母線ワ
イヤ自身と母線ドライバートランジスタ全部とで表わさ
れるキャパシタンスを満たすには充分なはずである。

特に、主要キャパシタンスはドライバトランジスタによ
シ形成されているので、プリチャージ回路はこれらトラ
ンジスタの各−つと関連している。

それがドライバトランジスタの大きなキャパシタンスに
近いのでこのキャパシタンスに電荷をロードするに必要
な時間が極小になる。

プリチャージ回路１６は第２図に示す方法で接続された
小さなＮチャンネルＦＥＴ３２から構成することができ
る。このトランジスタ３２はパルス発生器６０からその
ゲート入力３６を経てプリチャージパルス２０を受取シ
、このパルスをその出力４０を経て母線ワイヤ１０に供
給する。母線ワイヤがその高レベルにあれば、母線には
それ以上の電荷が供給されることはない。しかし、母線
がその低レベルにあれば、母線は電源ＶＣＣに簡単に接
続されるので少量の電荷が母線ワイヤのキャパシタンス
に注入されることになる。

上に記したとおシ、プリチャージ回路はブロック２２に
より回路要素１４の一つの内部に示された母線ドライバ
の一つずつと組合せるのが望ましい。ＣＭＯ３およびバ
イポーラ構成の典型的な母線ドライバおよびプリチャー
ジ回路をそれぞれ第２図〜第３図、および第４図に示す
。

第２図および第３図はソース端子とドレイン端子とを直
列に接続することができる二つのＣＭＯＳトランジスタ
構成を示す。第２図において、Ｎチャンネルトランジス
タ３２はプリチャージ回路として働き、第３図において
、Ｎチャンネルトランジスタ３４は母線ドライバ回路と
して働く。プリチャージ制御入力およびデータ信号入力
はそれぞれ端子３６および３８で受信される。直列回路
は出力３９．４０を相互に接続するトランジスタにより
形成することができる。Ｇ、Ｓ、およびＤの文字はそれ
ぞれトランジスタのゲート、ソース、およびドレインの
各端子を示す。

バイポーラトランジスタ構成を第４図に示す。

プリチャージトランジスタ４２はｐＮＰ　）ランジスタ
であるが、母線ドライバトランジスタ４４はＮＰＮ　）
ランジスタである。プリチャージ制御入力と母線ドライ
バ制御入力とはそれぞれ参照番号４６と４８とで示して
あシ、共通出力は参照番号４９で示しである。

プリチャージトランジスタ３２．４２と母線ドライバト
ランジスタ３４．４４との間には本質的な大きさの相違
がある。ドライバトランジスタは物理的大きさをプリチ
ャージトランジスタの約２５倍にして約４０倍の電流量
を伝えることができるようにするのが望ましい。実例に
よるもので、限定するものでは力いが、０ＭＯ８構成の
母線ドライバとプリチャージトランジスタとのそれぞれ
の大きさは次のようＫすることができる。

プリチャージトランジスタ：　１００／４．０ドライバ
トランジスタ：　２５００／２．２５各プリチヤージト
ランジスタにより母線に供給される電荷の量はプリチャ
ージパルスの幅で決まる。このパルス幅はプリチャージ
トランジスタの入力３８．４６に供給されるパルス２０
の幅にょシ決まる。プリチャージパルスの幅を規定し制
御するのに好適な一つの回路を第５図に示す。

第５図の回路は母線クロック信号５９の高から低への遷
移に敏感である。微分回路５０はこの遷移の瞬間にパル
スを発生し、このパルスをトリガ入力として単安定マル
チバイブレータあるいはワンショット５２に供給する。

ワンショット５２は任意幅のパルスを発生し、このパル
スをＡＮＤゲート５４と時間遅れ回路５６とに供給する
。時間遅れ回路は時間遅れ（ΔＴ）の後その出力に反転
したパルスを提示する。時間遅れ回路の出力パルスはＡ
ＮＤゲート５４に送られ、ここで一致する正の入力パル
スに応じて幅ΔＴの負の出力パルス２０を発生する。

第５図の回路は各回路要５１ｅ１４の各プリチャージ回
路に作り込むことができ、あるいはすべての回路要素１
４に対して共通のパルス発生器６０として別に設けるこ
とができる。

第６Ａ図〜第６Ｇ図は本発明による母線回路のタイミン
グを示す。第６Ａ図は第１図のシステムクロック信号１
８を示す。第６Ｂ図は母線クロック信号５９を示してお
り、この信号の周波数はシステムクロック１８の丁度半
分である。母線の低から高へおよび高から低への遷移は
矢印６３で示した母線クロック信号の負に向う遷移から
１／４サイクル後にトリガされる。母線電圧はこれに接
続されている使用可能回路要素により、母線遷移が始ま
る直前、各員のクロック遷移６２の瞬間に、読取られる
。

第６Ｃ図はプリチャージ制御パルス６６を示すが、この
パルスは各プリチャージドライバ回路に同時に供給され
る。このパルスは、たとえば、第５図に示す形式の回路
によシ発生することができる。

第６Ｄ図は制御パルス６６に応じて接続点１２で母線ワ
イヤ１０に供給されるプリチャージパルスを示す。これ
らプリチャージパルスはプリチャージ回路１６の小さい
トランジスタ３２．４２により作られる。

第６Ｅ図はパルスドライバ回路の代表的な出力を示す。

実線７０はドライバトランジスタ３４゜４４が導通する
とき高から低になシ、ドライバトランジスタ３４．４４
が遮断されると再び高に力る出力信号を示している。破
線は逆の状況を示すものでドライバ回路の出力は低から
高になり、次いで再び低に戻る。

第６Ｆ図と第６Ｇ図はプリチャージ回路と母線ドライバ
回路との組合せ出力を示す。第６Ｆ図は、それぞれ第３
図および第４図の出力端子４０．４９に現われる、プリ
チャージ回＆３（第６Ｄ図）の出力パルス６８と母線ド
ライバ回路（第６Ｆ、図）の出力信号γ０とを加え合せ
ることにより作ることができる。

第６Ｇ図は第６Ｄ図のプリチャージパルス６８と第６Ｅ
図の母（支）ドライバ出力信号とを組合せることにより
形成される信号である。第６Ｆ図およびｇｌＳＥ図に示
す例の双方において、母線は所望の状態（高または低）
にすることができる。対応する母線サイクルの終シに（
その後の矢印６２で示しである）母線状態が読取られる
。

第７Ａ図と第７Ｂ図とは従来技術による母線回路（第７
Ａ図）および本発明による母線プリチャージ回路を組込
んだ母線回路（第７Ｂ図）の母線ワイヤの低電圧から高
電圧への単一遷移を示す。

これらの図は母線の長さに沿う異なる点で母線に供給さ
れるプリチャージパルスが母線に加わるディジタルデー
タ信号の立上り時間をどのようにして減らすかを示して
いる。

第７Ａ図の左側に示すように、中間しきい値上方の電圧
レベル（クロスハツチした部分）は１を示し、このしき
い値よシ下の電圧レベルは０を示す。母線ワイヤにかか
る電圧が中間しきい値の範囲内にあれば、１か０かは決
まらない。

第７Ａ図は従来の回路要素により母線に加えられる電圧
７６を示す。時刻ｔ１で、この電圧は母線の高電圧レベ
ル（Ｈｉ）に達するまで一部指数的に、一部は振動的に
上昇する。伝播遅れＴｐｒｏｐだけ後の時刻ｔ２で、母
線の反対端の電圧は破線Ｔ８で示したように信号７６に
従う。その結果、時刻ｔ３までは母線の電圧レベルを確
実に試験することはできない。

第７Ｂ図は本発明によるプリチャージ回路を使用するこ
とによυ立上り時間がどのようにして短縮されるかを示
している。母線上のプリチャージ電荷が立上り時間を減
らし母線のリンギングを除くから、母ｌｓＫかかる電圧
は実線８０で示したように低から高へ急速にジャンプす
る。伝播遅れｔｐｒｏｐの後、電圧のステップは、破線
８２で示したように１母線の反対の端に達している。そ
の結果、母線にかかる電圧は時刻ｔ３　　より前の時刻
（ΔＴ）に確実に読取ることができる。

本発明についてその好ましい実施例を参照して特に図示
し説明して来たが、当業者には形態および細目の前述の
および他の変更を本発明の範囲から逸脱することはなく
行うことができることが理解されるであろう。

【図面の簡単な説明】

第１図は本発明による複数の母線ドライバと母線プリチ
ャージ回路とを備えた母線回路を示すブロック図、第２
図は本発明による母線プリチャージ回路の概要図、第３
図は本発明の第１の好ましい実施例による母線ドライバ
回路のｍ５図、第４図は本発明の第２の好ましい実施例
による母線プリチャージ回路と関連する母線ドライバ回
路との概要図、第５図は本発明の実施例による、制御パ
ルスを発生する回路のブロック図、第６Ａ図はシステム
クロック信号を示すタイミング図、第６Ｂ図は母線クロ
ック信号を示すタイミング図、第６Ｃ図はプリチャージ
制御信号を示すタイミング図、第６Ｄ図はプリチャージ
パルスを示すタイミング図、第６Ｅ図は典型的かデータ
信号を示すタイミング図、第６Ｆ図は本発明による母線
回路による典型的な母線ワイヤ信号レベルを示すタイミ
ング図、第６Ｇ図は本発明による母線回路による典型的
な母線ワイヤ信号レベルを示すタイミング図、第７Ａ図
は従来技術による母線回路の場合の母線ワイヤの典型的
な信号遷移を示すタイミング図、第７Ｂ図は本発明によ
る母線回路の場合の母線ワイヤの典型的力信号遷移を示
すタイミング図である。 １０・・・・母線ワイヤ、１４１１・−・回路ブロック
、１６・・−・プリチャージ回路、２２＠・・・母線ド
ライバ回路、３２．４２・・・・プリチャージトランジ
スタ、４４・・φ番母線ドライバトランジスタ。

Claims (1)

1. 【特許請求の範囲】 母線ワイヤ（１０）と、該母線ワイヤにその長さに沿う
   異なる点で接続されている複数の母線結合回路とを備え
   たワイヤＯＲ母線回路に使用する母線結合回路であつて
   、 前記母線ワイヤで送信されるデータ信号であつて、少く
   とも二つの電圧レベルを備えており、前記二つのレベル
   間を所定の時間に遷移するデータ信号、を受信する第１
   の入力（３８）と、 前記母線ワイヤ（１０）にその長さに沿う第１の点で結
   合している第１の出力（３９）と、 前記第１入力（３８）と前記第１出力（３９）とに結合
   し、前記データ信号を前記母線ワイヤに乗せる前に増幅
   する信号増幅手段（５４）と、 母線プリチヤージ回路（１６）と、 を備えており、 前記母線プリチヤージ回路は制御信号（２０）を受ける
   第２の入力（３６）を備えており、 前記母線プリチヤージ回路は前記母線ワイヤ（１０）に
   その長さに沿う第２の点で結合し、前記制御信号（２０
   ）に応じて前記母線ワイヤに電気プリチヤージパルスを
   与える第２の出力（４０）を備えており、 前記電気プリチヤージパルスは前記電気プリチヤージパ
   ルスが前記母線ワイヤにデータ信号の予想される遷移の
   ほぼ瞬間に加えられるように前記データ信号と同期して
   前記母線ワイヤに加えられる、 ことを特徴とする母線回路。