JPS621191A - 信号出力回路 - Google Patents

信号出力回路

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JPS621191A
JPS621191A JP61054263A JP5426386A JPS621191A JP S621191 A JPS621191 A JP S621191A JP 61054263 A JP61054263 A JP 61054263A JP 5426386 A JP5426386 A JP 5426386A JP S621191 A JPS621191 A JP S621191A
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JP
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signal
level
transistors
output
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JP61054263A
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English (en)
Inventor
Shigeru Maruyama
繁 丸山
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プツシニブル型式の信号出力回路に関し、特
に多段のセンスアンプを備えた半導体メモリに用いられ
る信号出力回路に関する。
〔従来の技術〕
プッシュプル型式の信号出力回路は、電源間に直列接続
された第１および第２のトランジスタを有する。信号出
力端子は第１および第２のトランジスタの接続点に接続
されている。出力すべきデータ信号の正補の信号は、第
１および第２のトランジスタのゲートにこれらがプッシ
ュプル動作を果たすように供給される。定常状態では、
第１および第２のトランジスタの一方は遮断状態にある
から、電源間に流れる貫通電流は生じない。
〔発明が解決しようとする問題点〕
しかしながら、データ信号の論理レベルが変化すると、
それに伴なって第１および第２のトランジスタの一方は
遮断状態から導通状態に、他方は導通状態から遮断状態
にそれぞれ移行する。すなわち、データ信号の論理レベ
ルが変化する過渡状態のときに第１および第２のトラン
ジスタの両方とも導通状態となシ、電源間に貫通電流が
流れる。
第１および第２トランジスタの電流能力は負荷駆動能力
を充分なものとするために大きく設定されている。この
ため、千の貫通電流はかな）大きい。
このような大きな貫通電流は消費電力を増大させると共
に、電源ラインにおけるインピーダンスによって信号処
理部に大きなノイズ信号を与え、誤動作やデータ破壊を
ひき起こすことになる。
本発明の目的は、動作スピードを低下させることなく貫
通電流を激減させた手段を有する信号出力回路を提供す
ることにある。
〔問題点を解決するための手段〕
本発明による信号出力回路は、データ信号の論理レベル
を変化させる信号に応答して、データ信号の論理レベル
が変化するときに、第１および第２のトランジスタのゲ
ートベルをこれらトランジスタが遮断状態となりて出力
端子がハイインピーダンス状態となるような論理レベル
とする手段ヲ有する。
したがって、データ信号の論理レベルが変化する過渡状
態においては、出力端子はノ・インピーダンス状態、す
なわち、第１および第２のトランジスタは共に遮断状態
となっておシ、貫通電流は極めて小さくなる。第１およ
び第２のトランジスタは、データ信号の論理レベルの変
化の過渡期間の後にデータ信号に応答するから、負荷へ
の充電電流又は放電電流が流れるだけである。
〔実施例〕
以下、図面を参照しながら本発明の実施例につ−て詳細
に°説明しよう。
第１図社本発明の一実施例を示すブロック図であシ、第
２図はその動作説明のためのタイミングチャートである
。信号処理回路１として示したブロックは、マイクロプ
ロセッサ、論理回路、あるいは半導体メモリにおける信
号処理部を示し、信号Ｓ１を受けこの信号にもとづく処
理を行なってデータ信号Ｓ２＊発生する。データ信号Ｓ
２は増幅器２に供給される。増幅器２は一対の出力増子
ＡＩおよびＡ！を有し、データ信号Ｓ鵞に対し正補の信
号ＳＡおよび８Ａを出力する。これらの信号ＳＡおよび
ＳＡは出力回路３に供給される。出力回路３は第１の電
源端子と出力端子７との間に接続されたＰチャンネルｆ
ｆ１Ｍ０８）ランジスタＱｔ　ｓおよび第２の電源端子
と出力端子７との間に接続されたＮチャンネル９ＭＯ８
）？ンジスタＱｓを有する。信号ＳＡはトランジスタＱ
１のゲートに供給され、信号８Ａはインバータ５を介し
てトランジスタＱ鵞のゲートに供給される。本実施例で
は、第１の電源端子にはＶｃｃなる電圧が供給され、第
２の電源端子は接地されている。
第２図に示すように、データ信号Ｓ２はロウレベルにあ
シ、シたがって信号ＳＡはハイレベルで、ＳＡはロウレ
ベルであるとすると、トランジスタＱ！が導通状態にな
シ、出力端子７はロウレベルの信号が出力される。この
状態において、信号Ｓ１が変化するとこれに応じた信号
処理が回路１で行なわれる。回路１は、信号処理の結果
として、デー信号８２の論理レベルをロウレベルカラハ
イレベルへ反転させる。
ここで、本発明による貫通電流防止回路４がないとする
と、データ信号Ｓ２のレベル変化に応じて、増幅器２の
出力信号８Ａはハイレベルからロウレベルへ、８人はロ
ウレベルカラハイレベルへそれぞれ第２図の点［１００
で示すように変化する。この変化の過渡状態におてい、
トランジスタＱ１およびＱ２の両方とも導通することに
なる。トランジスタＱ１およびＱ、の電流能力は、充分
な負荷駆動能力を確保するために大きく設定されている
。この丸め、トランジスタＱ１およびＱ、の導通によっ
て、第２図で点線１１０として示されるかなシ大きな貫
通電流ＩＤＣが電源間に流れる。
このような大きな貫通電流ＩＤＣは回路４によって防止
される。防止回路４は、第１の電源端子（Ｖｃｃ）と増
幅器２の第１の出力端子Ａ！との間に接続されたＰチャ
ンネル型ＭＯＳトランジスタＱ３、第１の電源端子と増
幅器２の第２の出力端子Ａ。
との間に接続されたＰチャンネル型ＭＯ８ト９ンジＸり
Ｑ４％およびこれらトランジスタＱ３．Ｑ４ノケートへ
供給されるワンショットパルス（ｌφを発生するワンシ
ョットパルス発生回路６を有する。発生回路６は、信号
処理回路ｌからデータ信号Ｓ２の論理レベルの変化の前
に発生される信号Ｓ３に応答し、増幅器の出力信号８人
およびＳＡのレベル変化と時をほぼ同じにしてロウレベ
ルに変化するワンショットパルス信号φを発生する。
パルス信号φのパルス幅紘信号ＳＡ、ＳＡのレベル変化
に要する時間とほぼ同じにする。勿論、長くすることも
できるが、その分出力データの発生が遅れる。したがっ
て、データ信号Ｓ２のレベル変化によって増幅器２が信
号ＳＡおよび８Ａのレベルを変化させようとするときに
１　）ランジスタＱ。
およびＱ４が両方とも導通状態となる。かくして、第２
図で信号８Ａおよび８Ａを実線で示すように、トランジ
スタＱ１のゲートは実質的にハイレベルに保タレ、イン
バータ５の入力レベルはハイレベルに、したがってトラ
ンジスタＱｓのゲートはロウレヘＡ／　Ｋ反転する。ト
ランジスタＱｌおよＣＦ　Ｑ　＊　Ｏ両方とも遮断状態
となる。ワンショット信号φがなくなると、信号８Ａの
みがロウレベルに反転してトランジスタＱ、を導通させ
、信号出力端子７はハイレベルに反転する。このとき、
トランジスタＱ。
は実質的に遮断状態にある。この結果、電源間に流れる
貫通電流ＩＤＣは第２図で実線で示されるように極めて
小さくな夛、東線１１０として示した過大な貫通電流が
防止される。
なお、第１図で点線で示すように、ワンショットパルス
発生回路６は、信号Ｓ３の代わ夛に、入力信号８１に応
答してワンショット信号φを発生してもよく、要は、デ
ータ信号を変化させる信号に応答してワンショット信号
φを発生する。また、信号処理回路２は、トランジスタ
ＱＳ、Ｑ４のゲートにパルス信号φと別に制御信号を供
給してもよく、これによって所謂トライステート回路が
実現される。
第３図に本発明の第２の実施例としての半導体メモリ、
特にスタティック型ランダムアクセスメモリを示す。ア
ドレス信号Ａｏ乃至Ａｉはアドレス端子２０乃至２１に
供給されアドレスバッファ１゜へ取）込まれる。列アド
レス信号は列デコーダ１１に供給される０列デコーダ１
１はメモリセルアレイ１２におけるワード線Ｗ１乃至Ｗ
ｎの一つを選択する。メモリセルアレイ１２は、複数の
ビット線対（ＢＬｓ　、　ＢＬｔ　）乃至（ＢＬｍ、Ｂ
Ｉｍ）と、複数のスタティック型メモリセルＭＣ口乃至
ＭＣ血とをさらに有している。
データ書込モードでは、書込制御端子２２に供給される
信号ＷＥはロウレベルをとシ、データ読出／書込制御回
路１４は信号ＷＥによシデータ書込制御回路１５を活性
化する。したがって、制御回路１５は、データ入力端子
２４に供給されるデータ信号ＤＩＮの正補の信号りおよ
びＤを発生する。
これらデータ信号り、Ｄは列デコーダ１３によって選択
されたビット線対ＢＬ、ＢＬを介して選択されたワード
線ＷにつながるメモリセルＭＣに供給されて入力データ
ＤＩＮが書込まれるわけであるが、その書込み構成につ
いては、本発明と直接関係がなく、また図面の複雑化を
避けるために第３図では省略した。
データ読出しモードでは、信号ＷＥはハイレベルにあシ
、データ書込制御回路１５は非活性状態にある。行デコ
ーダＩＩＫよって選択されたワード線Ｗにつながるメモ
リセルＭＣの格納データは各ビット線対ＢＬ、ＢＬに現
われ初段のセンスアンプ１６に供給される。初段センス
アンプ１６はビット線対毎に設けられておシ、さらに、
８つのブロックに分割されてい丸缶ブロックでのセンス
アンプの出力端子は共通接続されている。列デコーダ１
３は列アドレス信号に応じて第１のセンス活性化信号８
Ｙ口乃至５Ｙ１ｊのうちの−っを付勢する。信号８Ｙ１
１乃至５Ｙ１ｊは初段センスアンプ１６の各ブロック毎
に供給されている。すなわち、付勢された第１のセンス
活性化信号によって各ブロックにおける一つのセンスア
ンプ、したがって、全体で８つのセンスアンプが活性化
される。各ブロックの初段センスアンプの正補の出力は
８つの２段目センスアンプＳ人、１乃至ＳＡ■にそれぞ
れ供給される。２段目のセンスアンプは２つのブロック
に分けられ、各ブロックのセンスアンプ（ＳＡｚｔ乃至
Ｓｋ＊４および８　Ａ　２ｇ乃至８Ａｘｓ）の出力端子
は共通接続されている。各ブロックには４つの第２セン
ス活性化信号ＳＹ、１乃至ＳＹ、、が供給されている。
列デコーダ１３は列アドレス信号に応答してＳＹ、１乃
至５Ｙ２４の一つを付勢する。したがって、第２段目の
センスアンプＳＡ、１乃至ＳＡ□のうち、ブロック毎に
一つのセンスアンプが活性化される。
活性化された二つの２段目センスアンプの正補の出力（
２Ａｔ、２８ｉ）および（２Ａｖ、２Ｂｓ）は、二つの
３段目センスアンプＳ　Ａ　＠　１およびＳＡｏにそれ
ぞれ供給される。一方の３段目センスアンプ５Ａ３１は
ＮチャンネルＭＯ８）ランジスタＱ１７乃至至Ｑ１−を
有し、他方のセンスアンプＳ　Ａ３．はＮチャンネルＭ
Ｏ８）ランジスタＱ２１乃至Ｑ２３を有する。これら二
つのセンスアンプ８Ａ３□おヨヒＳ　Ａ３．の共通負荷
としてＰチャンネルＭＯ８）ランジスタＱｚｏおよびＱ
ｚ４が設けられている。トランジスタＱ１９およびＱｚ
ｓのゲートには、列デコーダ１３から第３のセンス活性
化信号ＳＹ、！および５Ｙ３−がそれぞれ設けられてい
る。列デコーダ１３は、列アドレス信号に応答し第３の
センス活性化信号８Ｙ３１およびＳＹ３．の一方を付勢
する。この結果、アドレス信号Ａ、乃至Ａｉによって一
つのメモリセルＭＣが選択され、そのセルに格納されて
いるデータの正補の信号第３段のセンスアンプ出力３Ｂ
および３Ａとして現われる。
トランジスタＱ２ｏおよび（ｈａには、本発明によって
設けられたＰテヤンネ１ｇ／ＭＯ８トｔンジスタＱｆｆ
ｉＩおよびＱｔｓがそれぞれ並列に接続されておシ、こ
れらのゲートにはワンシ冒ットパルス発生器１８からワ
ンショット信号φが供給されている。これらの働きおよ
び効果については後で詳しく述べる。
第３段目のセンスアンプの出力は、第１の出力アンプＯ
Ａ１に供給されその出力はさらに第２の出力アンプＯＡ
、に供給される。第１の出力アンプＯＡｌは、Ｎチャン
ネルＭＯ８）ランジスタＱ釘乃至ＱｚｓおよびＰチャン
ネルＭＯＳトランジスタＱ３６　ｅ　Ｑｓｔを有し、第
２の出力アンプＯＡ！はＮチャンネルＭＯ８）ランジス
タＱｓｚ乃至Ｑ３４およびＰチャンネルＭＯ８）ランジ
スタＱｓｓ　、　Ｑｓｓを有している。
電流源となるトランジスタＱｘｓおよびＱ３４のゲート
には、データ読出／書込制御回路１４から読出し活性化
信号ＲＥが供給される。この信号ＢＥは、データ読出し
期間中ハイレベルをとシ、トランジスタＱｕ　、Ｑ３４
を導通状態に維持せしめて出力アンプＯＡｌ、ＯＡ、を
活性化する。データ書き込み期間中は、信号比Ｅはロウ
レベルをと夛、出力アン４Ｂは出力回路へ供給される。
この出力回路は、電源Ｖｃｃ、接地ＧＮＤ間に直列接続
されたＰチャンネルＭＯＳトランジスタＱｎおよびＮチ
ャンネルＭＯ８）ランジスタＱ４０を有し、これらトラ
ンジスタの接続点くデータ出力端子２５が接続されてい
る。トランジスタＱｓｓのゲートは第２の出力アン７”
ＯＡ、の一方の出力端子に、トランジスタＱ４０のゲー
トは、ＰおよびＮチャンネルＭＯＳトランジスタＱｓｔ
　ｅ　（：ｈｓでなるインバータを介してアンプＯＡ、
の他方の出力端子にそれぞれ接続されている。データ書
込みモードでは、信号ＲＥはロウレベルであってトラン
ジスタＱｓ＜は遮断状態にあるから、第２の出力アンプ
ＯＡ、の二つの出力端子は共にハイレベルをとる。この
結果、トランジスタＱ３９およびＱ４０は共に遮断状態
となシ、データ出力端子２５はハイインピーダンス状態
となる。
データ読出しモードでは、トランジスタＱｔｓ。
Ｑｓａは導通状態にあるから、出力アンプＯＡはセンス
アンプ８Ａの出力を受は入れる状態ある。第４図に示す
ように、アドレス信号（１）に゛よって、第１のワード
線Ｗｌが選択されセンス活性化信号ｓ　ｙ、ｌ。
ｓｙ、ｌおよび５Ｙ３１の付勢化による第１のビット線
対ＢＬ１およびＢＬｌが選択されておシ、それによって
指定されたメモリセルＭＣ１１がデータ１０＠を格納し
ているとすれば、ビット線ＢＬｌおよびＢＬｌはそれぞ
れハイレベルおよびロウレベルｔとる。これによって、
第３段目センスアンプＳ人３１の出力３人および３Ｂは
それぞれハイレベルおよびロウレベルをとシ、出力アン
プＯＡ、の出力４人および４Ｂはそれぞれハイレベルお
よびロウレベルとなって端子２５から得られる出力デー
タＤｏｔｒＴはロウレベルをとっている。ここで、アド
レス信号（２）に変化すると、指定されるメモリセルＭ
Ｃが変化するが、このアドレス信号（２）は選択される
ワード線をＷｌからＷ２に変えるものであったとすると
、センス活性化信号Ｓ　Ｙ　１１　、　Ｓ　Ｙ　Ｈおよ
び５ｙ３１は付勢化され続ける。すなわち、メモリセル
ＭＣ，１がアドレス信号（２）によって指定されること
になる。
メモリセルＭＣ載はデーダ１＠を格納しておシ。
したがって、ビット線ＨＬ、およびＨＬ、社それぞれロ
ウレベルおよびハイレベルへ変化する。
ところで、スタティック型のメモリセルは７リツプフロ
ツプ型弐に接続された二つのトランジスタを有するが、
これらの電流能力にはしはしば差が生じる。このため、
第４図にＢＬ、およびＢＬｌのレベル変化として示すよ
うに、　ＢＬｌは比較的速くロウレベルに変化しＢＬｌ
は比較的遅くロウレベルに変化する。このよう々レベル
変化は第４図で第３段目のセンスアンプＳＡ３．の点線
で示す出力３Ａ、３Ｂのレベル変化として現われる。す
なわち、出力３人および３Ｂが共にロウレベルに近い状
態となる。この結果、第２の出力アンプＯＡ！の出力４
人および４Ｂも点線で示すように共にロウレベルに近い
状態となシ、トランジスタＱｓｅおよびＱ４゜が両方と
も導通状態となる。これらトランジスタＱｓ＋ｅ　、　
Ｑａｏの電流能力は大きいので、第４図に点線２０１と
して示すかなシ大きな貫通電流ＩＤＣがが流れる。
このような太き表貫通電流ＩＤＣの防止のために、トラ
ンジスタＱｓｓおよびＱｓｓとワンショットパルス発生
器１８とが設けられている。ワンショットパルス発生器
１８はアドレスバッファ１０からの信号Ａｘを受けとシ
、アドレス信号Ａｏ乃至Ａｉのどれか一つでも変化した
ときにワンショットパルスφ゛を発生する。パルス信号
φは、このメモリが非選択の状態およびデータ書込モー
ドのときは発生する必要がない。したがって、パルス発
生器１８の動作はチップセレクト制御回路１７およびデ
ータ読出／書込制御回路１４からの信号ＣＸおよびＷｘ
で制御される。パルス発生器１８は、第４図に示すよう
に、第３段目のセンスアンプ８Ａ３の出力レベルの変化
時点に合わせてロウレベルに変化するパルス信号φを発
生する。信号φのパルス幅は、出力３Ｎおよび３Ｂの変
化に要する時間とほぼ同じく設定されている。
したがって、アドレス（２）への変化によシセンスアン
プ５Ａ３１の出力３Ａおよび３Ｂのレベルが変化しよう
とすると、ワンショットパルスφによってトランジスタ
ＱｓｓおよびＱｚｓが共に導通する。
ベルでちゃ、出力３Ｂはハイレベルに反転される。
かくして、トランジスタＱｘｙおよびＱｚ＠は導通状態
となシ、トランジスタＱｓｚおよびＱｓｓは遮断状態と
なって、出力アンプＯＡ、の出力４人および４Ｂは共に
ハイレベルとなる。この結果、トランジスタＱ３１１お
よびＱ４０は共に遮断状態となシ、貫通電流よりｃは第
４図に実線で示すように非常に小さくなる。
ワンショットパルスφがなくなった時点では、トランジ
スタＱｌｙおよびＱ１８のゲートはそれぞれ実質的にハ
イレベルおよびロウレベルにあるので、出力３人はロウ
レベルに反転し、一方、出力３Ｂはハイレベルに保持さ
れている。この結果、出力４ＡによってトランジスタＱ
ｓｅが導通し、出力デ−タＤ□ｇ７ハハイレベルに反転
する。このとき、トランジスタＱ４０は遮断状態にある
ので貫通電流ＩＤＣはない。
第５図に本発明の第３の実施例を示す。この実施例もス
タティック型の半導体メモリであるが、３段目のセンス
アンプ以降を示し、また第３図と同じ構成部は同じ参照
番号で示す。本実施例では、出力アンプがＯＡｌの１段
構成となりている。したがって、第３図および第４図で
述べたように第３段目のセンスアンプ８Ａ３の出力３人
および３Ｂが共にロウレベルに近くなっても、出力アン
プＯＡ１の出力４　Ａ　／および４Ｂ′は両方ともノ・
イレベルとなり、シたがって、大きな貫通電流（第４図
点線２０１）は生じない。
ところが、アドレス信号の変化によシ選択されるビット
線が変化するとき、特に第３のセンス活性化信号の付勢
が５Ｙ３１からＢｒ３．へ変化するときに、大きな貫通
電流が生じる。すなわち、第６図に示すように、アドレ
ス信号（３）によって信号ＳＹ、ｌの方が付勢されてい
るとすると、センスアンプＳＡ、、の出力３Ａおよび３
Ｂはそれぞれハイレベルおよびロウレベルにある。した
がって、出力アンプＯＡ、の出力４Ａ’および４　Ｂ　
／はそれぞれロウレベルおよびハイレベルにあシ、出力
データ信号Ｉ）ｏｔｒｔはハ、イレベルをとっている。
ここで、アドレス信号（４）へ変化したとすると、この
アドレス信号（４）はＳＹ３．０方を付勢する情報をも
っているが、センスアンプＳＡ、、およびＳＡ３．が共
に活性化状態におちいることＫよる誤動作を防止するた
めに、第６図に示すように、信号８　Ｙ３．をロウレベ
ルにした後に信号５Ｙ３ｚをハイレベルに付勢している
。
すなわち、センスアンプＳＡ３．からＳＡ３．へ切シか
わる遷移期間に、これらが両方とも非活性化状態となる
期間が存在する。センスアンプ５Ａ３１および８　Ａ　
Ｈｌの共通負荷であるトランジスタＱｕおよびＱｕは導
通状態にあるから、第６図のようにこの非活性化期間に
出力３Ａおよび３Ｂが共にハイレベルとなる。このため
、出力アンプＯＡ１の出力４Ａ′および４Ｂ′は両方と
もロウレベルとなってトランジスタＱｓｅおよびＱ４０
が導通し、点線３０１で示されるかなシ大きな貫通電流
ＩＤＣが流れる。
このような大きな貫通電流の防止のために、本発明によ
るＰチャンネルＭＯ８）ランジスタＱｉ。
およびＱｓｏがトランジスタＱｓｏおよびＱＢｌへそれ
ぞれ並列に接続されておル、ワンショットパルスφがＱ
ｓｏ　、　Ｑ１６のゲートに供給されている。ワンショ
ットパルスφは第３図に示すようにアドレス信号の変化
に応答してセンスアンプ８Ａｓの出力変化と時を同じに
して発生される。この結果、出力アンプＯＡ、の出力４
Ａ／および４　Ｂ　／は、センスアンプ８ｋｇ、および
ＳＡ、、の非活性化期間で、両方ともハイレベルとな〕
、トランジスタＱｓｓおよびＱ４゜を遮断状態とする。
し九がって、大きな貫通電流が防止される。パルス信号
φがなくなると、読み出しデータに応じて、トランジス
タＱｓｓおよびＱａ。
の一方が導通する。本説明では、トランジスタＱ４０が
導通し出力データＤ。ＩＵＴはロウレベルになる。
なお、第１図に示したワンショットパルス発生回路６は
遅延回路とＮＡＮＤＡＮＤ回路Ｄ回路等の論理回路との
組合で得ることができるので、その詳細については省略
する。第３図に示したワンショットパルス発生回路１８
については第７図を用いて説明しよう。
信号Ａｘはアドレス信号Ａｏ乃至Ａｉのどれかのレベル
変化に応答して発生されるから、各アドレス端子２１乃
至２２には、レベル変化検出回路５〇−１乃至５０−１
がそれぞれ設けられている。この回路５０は、二つの遅
延回路５１および５２、排他的論理和回路５３、および
ＮチャンネルＭＯ８トランジスタＱｓｏを有している。
したがって、アドレス信号Ａ６乃至Ａｉのどれかがレベ
ル変化をおこすと、トランジスタＱｓｏが導通して信号
Ａｘはロウレベルへ反転する。その導通タイミングはア
ドレス変化時点から回路５１の遅延時間だけ遅れたもの
となる。チップ選択時以外はＣｘはロウレベルにあるか
ら、４段のインバータ５７乃至６０によって信号φはロ
ウレベルに保持される。また、データ書込みそ−ド時は
、信号Ｗｘはロウレベルにあシ、ＮチャンネルＭＯＳト
ランジスタＱｓ！は遮断状態にある＠したがって、この
ような時はワンショットパルス信号φはアドレス変化に
かかわらず発生しない。データ読出しモードでは、信号
ＣｘおよびＷ、は共にハイレベルにあり、また、アドレ
ス変化以外は人Ｘはハイレベルにあるので、信号φＸは
ハイレベルにある。アドレス変化により信号ＡＸがロウ
レベルとなると、信号φＸがロウレベルに反転する。イ
ンバータ５４の出力はハイレベルに反転し、このレベル
が遅延回路５５を介してＮＡＮＤ回路５６に伝わシ、Ｐ
チャンネルＭ０８ト？ンジスタＱＳ１が導通する。信号
φＸはハイレベルに戻る。
回路５５の遅延時間によシ、φＸのパルス幅が決まる。
したがって、遅延回路５１および５５の遅延。
時間の設定によシ、アドレス変化に対し所望のタイミン
グで所望のパルス幅をもったワンショットパルス信号φ
が発生される。
〔発明の効果〕
以外のとおシ、本発明によれば、動作スピードを低下さ
せることなく貫通電流を減少させた信号出力回路が提供
される。
本発明は上記実施例に限定されないことは熱論である。
たとえばワンショットパルス信号φを一１イレベルへ変
化するとすれは、トランジスタＱｓ。
Ｑ４＃　Ｑｚｓ　ｔ　Ｑｚｓ　、　ＱｓｏおよびＱ　ｓ
ｏ　Ｋ　Ｎチャンネル製のものを用いる。また、ワンシ
ョットパルスは、アドレス信号の変化以外に、センスア
ンプの入力の変化に応じて発生してもよい。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
そのタイミングチャート、第３図は本発明の第２の実施
例を示すブロック図、第４図は第３図のタイミングチャ
ート、第５図は本発明の第３の実施例を示す回路図、第
６図は第５図のタイミングチャート、第７図は第°３図
で示したワンショットパルス発生回路の論理回路図であ
る。 ト〉 、−（、、ｆｉｔ） ′Ｉ Ｉｖｃ　　−一一一一一一えニーーーーーーーー箭Ｚ図 ”　　　２’０／ ｌ　ビゝ′ 、１１１ １ＤＣ、−一一一一一一 躬４図 塙　２　図

Claims (1)

    【特許請求の範囲】
  1. 　一対の信号が供給される入力端子および出力端子を有
    する出力回路であって前記一対の信号の論理レベルが所
    定の状態の時は前記出力端子をハイインピーダンス状態
    とし前記一対の信号の論理レベルが前記所定の状態以外
    の時は前記出力端子を前記一対の信号に応答した信号レ
    ベルとする出力回路と、前記一対の信号の論理レベルを
    変化させる信号に応答して前記一対の信号の論理レベル
    が変化するときに前記出力回路の前記入力端子の論理レ
    ベルを前記所定の状態とする手段とを備えることを特徴
    とする信号出力回路。
JP61054263A 1985-03-11 1986-03-11 信号出力回路 Pending JPS621191A (ja)

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JP4773385 1985-03-11
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JPS621191A true JPS621191A (ja) 1987-01-07

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JP61054263A Pending JPS621191A (ja) 1985-03-11 1986-03-11 信号出力回路

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